【課題】高温環境下での絶縁膜の腐食を抑制して、絶縁不良を回避した半導体装置及びその製造方法を提供することことを課題とする。
【解決手段】半導体基板１１上にエピタキシャル成長により第１絶縁膜１２が積層形成され、この第１絶縁膜１２上には、耐熱性の電極１３が選択的に形成され、この電極１３の上部には、シリカガラスを主成分とする層間絶縁膜１４が形成され、この層間絶縁膜１４の表面には絶縁バリア膜１５が形成され、この絶縁バリア膜１５の上には、Ａｌの配線１６が形成され、絶縁バリア膜１５は、絶縁性の窒化物、炭化物、窒化炭化物の単層膜、多層膜、または混合膜で構成されている。 （もっと読む）

【課題】高信頼性でかつ高レイアウト密度配線と混載可能な容量素子を備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明は、容量素子を有する半導体装置であって、アルミニウム合金膜１０２と、高融点金属膜を含む上層バリア膜１０３とを含む金属配線２００ａおよび下部電極２００ｂと、下部電極２００ｂ上に形成された容量絶縁膜１０４と、容量絶縁膜１０４上に形成された上部電極１０５とを有する。高融点金属膜の膜厚は、４０ｎｍ以上、８０ｎｍ以下であり、容量絶縁膜１０４は、有機シランを原料としたシリコン酸化膜からなることを特徴とする。 （もっと読む）

【課題】 信号線の形成位置に関わらず、信号線とＭＩＭ構造のキャパシタ１１との間で発生する寄生容量が抑制できるようにする。
【解決手段】 ＭＩＭ構造のキャパシタ１１と、絶縁膜１２ａ，１２ｂを介してＭＩＭ構造のキャパシタ１１を挟む、少なくとも一対の遮蔽部１３ａ，１３ｂとを備える。 （もっと読む）

【課題】素子分離部に対するウエルコンタクトホールの位置合わせ精度を向上する。
【解決手段】半導体基板にウエル領域２を形成する第１の工程と、前記半導体基板に、第１のアライメントマークと、前記ウエル領域２にアクティブ領域を分離する素子分離部７とを形成する第２の工程と、前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタのゲート電極９とを形成する第３の工程と、前記ゲート電極９とともにソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、前記半導体基板及び前記ゲート電極９の上に絶縁膜１４を形成する第５の工程と、前記第１のアライメントマークを基準として決められた位置に、ウエルコンタクトホールを形成する第６の工程と、前記第２のアライメントマークを基準として決められた位置に、前記絶縁膜１４を貫通するコンタクトホールを形成する第７の工程とを備える。 （もっと読む）

【課題】ゲート電極との短絡を抑えたセルフアラインコンタクトを有する、製造コストの低い半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）

【課題】ＳＯＩ（セミコンダクタ・オン・インシュレータ）基板内の底部半導体層からの半導体デバイスについて強化された信号分離を可能とする半導体構造、これを製造する方法、およびこれを操作する方法を提供する。
【解決手段】底部半導体層１０と反対の導電性タイプを有するドープ接点領域１８は底部半導体層１０内の埋め込み絶縁体層２０の下に設ける。少なくとも１つの導電ビア構造４７，７７は、相互接続レベル金属ライン９４から、中間工程（ＭＯＬ）誘電体層８０、最上部半導体層３０内の浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、ドープ接点領域１８まで延びる構造とする。 （もっと読む）

【課題】金属配線部から、金属が層間絶縁膜に拡散することを抑制するためのシリコン窒化膜等から窒素や水素が拡散することによる影響を軽減した信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２上に形成された半導体素子部１００と、半導体素子部１００の上部に形成された銅配線２２５と、半導体素子部１００と銅配線２２５とを電気的に接続するプラグ電極２１６と、このプラグ電極２１６が酸化しないようにするシリコン酸化膜２２３と、半導体素子部１００の上部に形成されたアモルファスシリコン膜２１７と、アモルファスシリコン膜２１７の上部に形成されたＣｕ拡散防止膜２１８と、を有した半導体装置１とする。 （もっと読む）

【課題】ＣＶＤ装置への出し入れ回数を減らした表示装置の製造方法および表示装置を提供すること。
【解決手段】本発明にかかる表示装置の製造方法は、絶縁基板上に第１の電極膜と第２の電極膜とを含む導電層、第１の絶縁層、半導体膜、第２の絶縁層および保護層を形成する工程と、半導体膜の上方の第１の領域に配置される所定の厚さの第１のレジスト膜と、第２の電極膜の上方の第２の領域に配置される開口部と、それら以外の領域に配置される厚い第２のレジスト膜と、を保護層上に形成する工程と、第２の領域下をエッチングする工程と、第１のレジスト膜をアッシングにより除去する工程と、第１の領域下に半導体膜に達する第１の孔を形成し、かつ第２の領域下に第２の電極膜に達する第２の孔を形成する工程と、第２のレジスト膜を除去する工程と、半導体膜および第２の電極膜と接続される配線を形成する工程と、を含む。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１と、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に第１の保護膜７０を形成する工程と、第１の保護膜７０に、上部電極６３に達する第１の開口７０ａを形成する工程と、第１の開口７０ａを形成した後に、第１の保護膜７０及び第１の開口７０ａから露出する上部電極６３の上方に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、第１の開口７０ａの内側で上部電極６３に達する第１のホール７１ａを形成する工程と、第１のホール７１ａに第１の導体プラグ７７ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】 下部電極となるＴｉＮ膜の表面のラフネスを低減させるために、化学機械研磨、Ａｒによるスパッタリング、Ｔａ膜の堆積等の工程が必要になる。
【解決手段】 半導体基板(10)の上に薄膜キャパシタが配置されている。この薄膜キャパシタは、少なくとも表層部が非晶質または微結晶の金属で形成された下部電極(21a,22a)、該下部電極の上に配置された誘電体膜(23a)、及び該誘電体膜の上に配置された上部電極(24a)を含む。 （もっと読む）

【課題】膜厚の異なる半導体層上においても、良好にゲート電極を形成可能な半導体装置の製造方法を提供する。
【解決手段】絶縁体２上の膜厚の異なる半導体層３ａ，３ｂにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法である。まず、膜厚の異なる半導体層３ａ，３ｂを絶縁体上に形成する。そして、半導体層３ａ，３ｂ上にゲート絶縁膜５ａ，５ｂを形成し、ゲート絶縁膜５ａ，５ｂ上にゲート電極材料を積層する。パターニング時におけるフォトリソグラフィに影響を与えない膜厚を有する犠牲膜をゲート電極材料上に形成し、エッチングにより犠牲膜をパターニングするとともに、パターニングされた犠牲膜８ａをマスクに用いてゲート電極材料をパターニングしてゲート電極１１，１２を形成する。 （もっと読む）

【課題】アルミニウム膜のウェットエッチングは、等方性のエッチング特性が知られているが、ウエハを高速回転させているため、回転に伴う異方性が現れるため、ウエハ外周部の配線形状を管理することが困難であった。
【解決手段】アルミニウム膜のウエット・エッチングにおいて、フルコーンノズルを２本搭載し、１本のノズルをウエハ全面へ薬液が塗布可能な位置に設置し、もう１本のノズルを薬液濃度が薄くなるウエハ中心部（ウエハ直近の位置）に設置し同時に薬液を塗布することにより、回転数依存が少なくエッチングレート均一性を向上することが可能とするものである。 （もっと読む）

【課題】
ＣＭＯＳ装置の製造工程におけるコンタクト不良発生を抑制する。
【解決手段】
半導体装置の製造方法は、（ａ）Ｓｉ基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、（ｂ）活性領域に、第１、第２のゲート電極構造、第１、第２のソース・ドレイン領域をそれぞれ形成する工程と、（ｃ）第１のソース／ドレイン領域に、凹部を形成する工程と、（ｄ）凹部にＳｉ−Ｇｅを含むｐ型の圧縮応力を有する半導体エピタキシャル層を形成する工程と、（ｅ）半導体基板上に引張応力を有する窒化シリコンのエッチストッパ膜、層間絶縁膜を形成する工程と、（ｆ）層間絶縁膜、エッチストッパ膜を貫通して、コンタクト孔をエッチングする工程と、（ｇ）半導体基板上方に酸素を含むプラズマを発生する工程と、（ｈ）コンタクト孔に導電性プラグを埋め込む工程と、を有する。 （もっと読む）

【課題】積層した導電体層を駆動回路などに接続する部分の製造効率を向上し、且つ信頼性を向上させること。
【解決手段】本発明の積層配線構造体は、導電体層と絶縁層とが交互に積層された積層部と、最上層の絶縁層から形成され導電体層それぞれに達し、側面が導電体層と絶縁膜を介して形成された複数のコンタクトと、を有している。また、コンタクトのうち少なくとも１つは、導電体層で区切られた複数の部分を有し、
上層の導電体層に区切られるコンタクトの内径より、下層の導電体層に接続されるコンタクトの開口部の内径が小さいことを特徴とすることもできる。 （もっと読む）

【課題】製造工程を改善することで製造効率を向上できるとともに、集積度を向上させることで半導体素子の価格を低下できるＭＩＭキャパシタ及びその製造方法を提供する。
【解決手段】半導体基板１１０上に形成される下部金属層１４０と、下部金属層１４０上に形成される上部金属層１６０と、下部金属層１４０と上部金属層１６０との間に形成される誘電層１５０と、上部金属層１６０上に形成される第１ボンディングメタル層１７０及び下部金属層１４０上に形成される第２ボンディングメタル層１８０と、上部金属層１６０と第１ボンディングメタル層１７０との間に形成され、上部金属層１６０と第１ボンディングメタル層１７０とを直接接続させる第１接続配線１７２と、下部金属層１４０と第２ボンディングメタル層１８０との間に形成され、下部金属層１４０と第２ボンディングメタル層１８０とを直接接続させる第２接続配線１８２とを備えてＭＩＭキャパシタ１００を構成する。 （もっと読む）

【課題】 プログラム特性の良好なプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法を提供することを目的とする。
【解決手段】 半導体基板１００と、半導体基板１００表面に離間して形成されたソース／ドレイン層１０３と、ソース／ドレイン層１０３間の半導体基板１００上に形成されたＨｆを含有する電荷トラップ膜を有するゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたプログラム電位が印加されるゲート電極１０６を備えることによって、ＦＰＧＡ等のプログラマブルロジックデバイスに使用されるプログラマブル素子のプログラム特性を向上する。 （もっと読む）

【課題】層間絶縁膜をドライエッチングしてコンタクトホールを形成する際に、高耐圧トランジスタのゲート絶縁膜が受けるダメージを低減できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上にＨＶトランジスタ１０のゲート電極１３と、ＬＶトランジスタ２０のゲート電極２３と、ダミーゲート電極５３とを同時に形成する工程と、シリコン基板１上に層間絶縁膜３０を形成する工程と、層間絶縁膜３０を部分的にドライエッチングして、ゲート電極１３、２３、ダミーゲート電極５３上にそれぞれコンタクトホール３１、３３、３４を形成する工程と、を含み、コンタクトホール３１、３３、３４を形成する工程では、コンタクトホール３１の底面からゲート電極１３の表面が露出すると同時に、又はそれよりも前に、コンタクトホール３４の底面からダミーゲート電極５３の表面が露出するように層間絶縁膜３０をエッチングする。 （もっと読む）

【課題】プラグまたは局所配線による接続で低い接続抵抗と十分に小さい拡散層リーク電流を実現し、更に深さが異なる接続孔や開口断面の断面の形状や大きさが異なる接続孔または局所配線穴を用いる場合でも、十分に小さい拡散層リーク電流と低い接続抵抗を実現する製造方法を提供する。
【解決手段】基体上の絶縁膜に開口した、表面がシリコンを主成分とする層が底部に露出している第１の開口部（接続孔または局所配線穴）の群と、表面が第１の金属珪化物を主成分とする層が底部に露出している第２の開口部の群と、表面が第１の金属を主成分とする層が底部に露出している第３の開口部の群のうちの、少なくとも２群の各開口部の底部に、第２の金属珪化物を主成分とする層また第２の金属を主成分とする層を、化学気相成長法によって同時に形成する。
【効果】従来以上に高集積、高性能の半導体装置が実現される。 （もっと読む）

コンタクトプラグを形成する半導体素子形成プロセスでは、チタンまたはタンタルコンタクト層（３０）、窒化チタンバリア層（４０）、及びタングステンシード層をコンタクト開口部（２４）に順番に堆積させる。次に、コンタクトホール（２４）への充填を、コンタクト開口部の底面から上に向かって、銅層（６０）を電気メッキすることにより行なって、ボイドがコンタクト開口部（２４）内に形成されることがないようにする。全ての余分な材料をＣＭＰプロセスにより除去してコンタクトプラグ（７０）を形成し、この場合、ＣＭＰプロセスを使用して、コンタクト層／シード層／バリア層（３０，４０，５０）のうちの一つ以上の層を薄くする、または除去することもできる。
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