半導体装置の製造方法
【課題】膜厚の異なる半導体層上においても、良好にゲート電極を形成可能な半導体装置の製造方法を提供する。
【解決手段】絶縁体２上の膜厚の異なる半導体層３ａ，３ｂにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法である。まず、膜厚の異なる半導体層３ａ，３ｂを絶縁体上に形成する。そして、半導体層３ａ，３ｂ上にゲート絶縁膜５ａ，５ｂを形成し、ゲート絶縁膜５ａ，５ｂ上にゲート電極材料を積層する。パターニング時におけるフォトリソグラフィに影響を与えない膜厚を有する犠牲膜をゲート電極材料上に形成し、エッチングにより犠牲膜をパターニングするとともに、パターニングされた犠牲膜８ａをマスクに用いてゲート電極材料をパターニングしてゲート電極１１，１２を形成する。
【解決手段】絶縁体２上の膜厚の異なる半導体層３ａ，３ｂにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法である。まず、膜厚の異なる半導体層３ａ，３ｂを絶縁体上に形成する。そして、半導体層３ａ，３ｂ上にゲート絶縁膜５ａ，５ｂを形成し、ゲート絶縁膜５ａ，５ｂ上にゲート電極材料を積層する。パターニング時におけるフォトリソグラフィに影響を与えない膜厚を有する犠牲膜をゲート電極材料上に形成し、エッチングにより犠牲膜をパターニングするとともに、パターニングされた犠牲膜８ａをマスクに用いてゲート電極材料をパターニングしてゲート電極１１，１２を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳトランジスタは、バルク半導体上に形成されたＭＯＳトランジスタに比べて寄生容量が小さく、高速化が可能であることや、基板バイアス効果が小さく、低電圧動作が可能であるなどの点から、その有用性が注目されている。ここで、ＳＯＩ基板上に形成されたＭＯＳトランジスタには、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとがある。完全空乏型ＭＯＳトランジスタは、ボディ領域が完全に空乏化されているため、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。一方、部分空乏型ＭＯＳトランジスタは、しきい値電圧設定の自由度があり、しきい値電圧を大きくすることができるため、耐圧にも優れ、トランジスタのスタンバイリーク電流を減らすこともできる。
【０００３】
このため、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとを同一基板上に混載することにより、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を実現することが行われている。完全空乏型ＭＯＳトランジスタが形成される領域と、部分空乏型ＭＯＳトランジスタが形成される領域とでは、半導体層の膜厚が異なっている。
【０００４】
このような完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとを同一基板上に形成する方法として、例えば、特許文献１には、膜厚の異なる半導体層上にゲート電極の形成材料を成膜した後、平坦化する技術が開示されている。
【特許文献１】特開２００５−２７６９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゲート電極には膜厚の制限があるため、半導体層間に生じる段差が大きすぎるとゲート電極形成材料によって段差を埋めることができないおそれがある。すると、ゲート電極のパターニング工程のフォトリソグラフィでのレジスト塗布膜の厚さが不均一となったり、レジストパターンを露光する際のフォーカスにズレが生じることで精度良くゲート電極を形成できなくなるおそれがある。
【０００６】
本発明はこのような事情に鑑みてなされたものであって、膜厚の異なる半導体層上においても、良好にゲート電極を形成可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置の製造方法は、絶縁体上の膜厚の大きな半導体層と膜厚の小さな半導体層とにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法において、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とを前記絶縁体上に形成する工程と、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材料を積層する工程と、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とで、略平坦化されるように、犠牲膜を形成する工程と、前記犠牲膜及び前記ゲート電極材料をパターニングして、ゲート電極を形成する工程と、を含むことを特徴とする。
【０００８】
本発明の半導体装置の製造方法によれば、略平坦な犠牲膜が形成されるので、例えば犠牲膜をパターニングしてマスクとすることでゲート電極材料を精度良くパターニングすることができ、膜厚の異なる半導体層上にゲート電極を良好に形成できる。
【０００９】
また、上記半導体装置の製造方法においては、前記犠牲膜は、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層との間に生じている段差よりも大きな膜厚を有するように前記ゲート電極材料上に形成されるのが好ましい。
この構成によれば、膜厚の異なる半導体層間に生じている段差が犠牲膜により埋められ、例えばこの犠牲膜の表面を研磨することで平坦な犠牲膜を形成することができる。
【００１０】
また、前記犠牲膜の形成工程が、前記犠牲膜の表面を平坦化する工程を含むのが望ましい。
このようにすれば、犠牲膜が平坦化されるので、例えば犠牲膜上にレジストを均一に塗布することが可能となる。このように均一に塗布されたレジストは、露光時にフォーカスズレが生じることがないので、精度良くレジストマスクを形成することが可能となる。よって、寸法精度の高いレジストマスクを用いることで犠牲膜についても精度良くパターニングすることが可能となる。したがって、精度良くパターニングされた犠牲膜をマスクとしてパターニングされるゲート電極についても寸法精度が高いものとなる。
【００１１】
また、上記半導体装置の製造方法においては、前記犠牲膜は、第１犠牲膜と第２犠牲膜とを順に積層することで形成され、前記犠牲膜の平坦化処理においては、前記膜厚の大きな半導体層上に形成された前記第１犠牲膜を露出させるまで前記第２犠牲膜を研磨するのが好ましい。
この構成によれば、第１犠牲膜を平坦化工程時におけるストッパー膜として機能させることができ、ゲート電極材料にダメージを与えることなく、犠牲膜の平坦化処理を良好且つ簡便に実行することが可能となる。
【００１２】
また、上記半導体装置の製造方法においては、前記第１犠牲膜からなるマスクを用いて前記ゲート電極材料をパターニングするのが好ましい。
これにより、ゲート電極材料のパターニングを良好に行うことが可能となる。
【００１３】
また、上記半導体装置の製造方法においては、前記犠牲膜の構成材料として、前記ゲート電極材料よりも成膜レートの高い材料を用いるのが好ましい。
この構成によれば、例えば半導体層にミクロンオーダーのような大きな段差が生じている場合においても、犠牲膜によって段差を短時間で埋めることが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置の製造方法の一実施形態について図面を参照しながら説明する。図１〜図４は、半導体装置の製造工程を示す断面図である。
【００１５】
半導体装置を製造する際には、まず図１（ａ）に示されるように、ＳＯＩ基板１を用意する。ＳＯＩ基板１は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ等から構成される基材１Ａを有し、この基材１Ａ上に絶縁層２（ＢＯＸ層）が形成され、絶縁層２上には半導体層３が形成されている。絶縁層２としては、本実施形態で用いるＳｉＯ２の他に、例えばＳｉＯＮ、又はＳｉ３Ｎ４等を例示できる。また、半導体層３としては、本実施形態で用いるＳｉの他に、例えばＧｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＳｉＣ等を例示できる。このように、ＳＯＩ基板１は絶縁体上に半導体層３が形成されたものとなっている。
【００１６】
次に、図１（ｂ）に示されるように、ＳＯＩ基板１上の半導体層３に素子分離領域を形成する。具体的には、フォトリソグラフィ法により半導体層３に溝部を形成し、この溝部内に素子分離絶縁膜４を埋め込むことで形成できる。素子分離絶縁膜４は、半導体層３を部分空乏型トランジスタ形成領域Ｒ１と、完全空乏型トランジスタ形成領域Ｒ２とに分離可能とするものである。
【００１７】
次に、図１（ｃ）に示されるように、部分空乏型トランジスタ形成領域Ｒ１に対応する半導体層３を覆うマスクＭを形成する。続いて、半導体層３の熱酸化を行うことにより、酸化膜（ＳｉＯ２）が形成される。次に、図１（ｄ）に示されるように、ウエットエッチングにより酸化膜の除去を行う。ウエットエッチングは等方的に進行するため、マスクＭの下面側に回り込むように酸化膜が除去される。
【００１８】
続いて、図２（ａ）に示されるように、マスクＭを剥離する。このように熱処理によって形成された酸化膜を除去することで、膜厚の異なる半導体層３ａ，３ｂを形成することができる。膜厚の厚い半導体層３ａは、後述する部分空乏型ＭＯＳトランジスタを構成するものであり、膜厚の薄い半導体層３ｂは、後述する完全空乏型ＭＯＳトランジスタを構成するものである。そして、所定の導電型の不純物を半導体層３ａ，３ｂに注入することで、ウェルを形成する。不純物の注入では、注入後、必要に応じて熱拡散処理を行ってもよい。
【００１９】
次に、図２（ｂ）に示されるように、半導体層３ａ，３ｂの熱酸化を行うことでゲート絶縁膜５ａ，５ｂを形成する。このとき、半導体層３ａにおけるゲート絶縁膜５ａの膜厚を、半導体層３ｂにおけるゲート絶縁膜５ｂの膜厚に比べて厚く形成する。具体的には、半導体層３ａ，３ｂの全面に熱酸化により酸化膜を形成した後、フォトリソグラフ法を用いることでマスクを用いて、半導体層３ｂに対してのみウェットエッチングを施し、半導体層３ｂの熱酸化膜のみを除去する。そして、レジストを除去した後に、再度、半導体層３ａ、３ｂの全面に熱酸化を行う。このように熱酸化を二回行うことで、半導体層３ｂにおけるゲート絶縁膜５ｂに比べて半導体層３ａにおけるゲート絶縁膜５ａは２回の酸化が施されていることになり、厚く形成することができる。なお、ゲート絶縁膜５ａ，５ｂの形成方法は、熱酸化に限定されることはなく、ＣＶＤ法等の他の成膜方法を用いてもよい。
【００２０】
次に、図２（ｃ）に示されるように、ＳＯＩ基板１の全面を覆うようにゲート電極を形成するためのゲート電極材料７を例えば減圧ＣＶＤにより成膜する。このとき、半導体層３ａ，３ｂの高さの差によりゲート電極材料７には段差が生じる。ゲート電極材料７としては、多結晶シリコン（ポリシリコン）を用いた。なお、ゲート電極材料７を構成する多結晶シリコンの成膜レートは、８８Å／ｍｉｎである。
【００２１】
次に、図２（ｄ）に示されるように、ゲート電極材料７上に犠牲膜８を形成する。犠牲膜８は、ＳＯＩ基板１における基板面を平坦化することで、後述するゲート電極材料７のエッチングプロセス時におけるレジストの膜厚均一を図り、露光時のフォーカスズレを防止するものである。これにより、ゲート電極材料７の良好なパターニングを可能としている。
【００２２】
具体的に本実施形態では、犠牲膜８は、第１犠牲膜８ａと第２犠牲膜８ｂとを積層することで構成される。第１犠牲膜８ａとしては、減圧ＣＶＤによりＳＩＮ膜を形成した。第１犠牲膜８ａの膜厚は、少なくとも後述の平坦化処理におけるストッパー膜として十分に機能する程度に設定される。
【００２３】
なお、減圧ＣＶＤの反応条件は、ジクロロシランガス及びアンモニアガスの雰囲気で、温度が７５０℃、圧力が０．０２５ｋＰａとした。また、第２犠牲膜８ｂとしては、プラズマＣＶＤによりＳｉＯ２膜を形成した。なお、プラズマＣＶＤの反応条件は、テトラエトキシシランの酸素ガスの雰囲気で、温度が４００℃、圧力が６Ｔｏｒｒとした。また、第２犠牲膜８ｂを構成するＳｉＯ２膜の成膜レートは７３００Å／ｍｉｎである。
【００２４】
このように第２犠牲膜８ｂは、ゲート電極材料７の成膜レートに比べて十分に早い（約８０倍）。また、第２犠牲膜８ｂは、ミクロンオーダーの成膜にも対応可能とされ、半導体層３ａ，３ｂ間に生じているあらゆる大きさの段差よりも大きな膜厚での成膜を可能としている。よって、後述するように犠牲膜８への平坦化処理が可能とされ、ゲート電極におけるパターニング精度を向上させることが可能となっている。
【００２５】
ところで、半導体層３ａ，３ｂには、上述したように膜厚差に起因する段差が生じている。そのため、犠牲膜８の膜厚が小さい場合には、平坦化処理後でも犠牲膜８の表面に段差が生じてしまう。
【００２６】
上記実施形態では、半導体層３ａ，３ｂ間に生じている段差部よりも犠牲膜８の膜厚を大きくしたが、犠牲膜８はパターニング時におけるフォトリソ工程に影響を与えない膜厚であれば、上記段差部よりも小さく形成してもよい。ここで、フォトリソ工程に影響を与えない膜厚とは、犠牲膜８をパターニングする際に用いるレジスト層の露光工程における焦点深度以下の膜厚を意味する。
【００２７】
次に、図３（ａ）に示されるように、犠牲膜８の平坦化処理を行う。平坦化処理としては、ＣＭＰ（化学的機械的研磨）を用いることで、犠牲膜８（第２犠牲膜８ｂ）の表面を研磨する。ＣＭＰの条件としては、ＣｅＯ２系砥粒のスラリーを用い、回転数を１００ｒｐｍ、研磨時の圧力を４．９Ｎ／ｃｍ２とした。
【００２８】
この平坦化処理は、半導体層３ａ，３ｂにより形成される段差の上段側、すなわち半導体層３ａ上に形成されている第１犠牲膜８ａが露出するまで、第２犠牲膜８ｂを研磨する。すなわち、第１犠牲膜８ａは平坦化処理時においてストッパー膜としての機能している。これにより、ゲート電極材料７にダメージが及ぶのを防止するとともに犠牲膜８の平坦化処理を良好且つ簡便なものとすることができる。
【００２９】
次に、ゲート電極材料７のパターニングを行う。
まず、図３（ｂ）に示されるように、平坦化処理が施された犠牲膜８上にレジストを塗布し、フォトリソグラフィ工程によってパターニングすることでレジストマスクＭ１を形成する。
【００３０】
この時、犠牲膜８が平坦面となっているので、レジストを均一に塗布することができる。このように均一に塗布されたレジストは、露光時にフォーカスズレが生じることがないので、精度良くレジストマスクＭ１を形成することが可能となる。よって、寸法精度の高いレジストマスクＭ１を用いることで犠牲膜８についても精度良くパターニングすることが可能となる。
【００３１】
そして、図３（ｃ）に示されるように、レジストマスクＭ１をマスクとして、第１犠牲膜８ａ、及び第２犠牲膜８ｂのエッチングを行う。なお、第２犠牲膜８ｂのエッチング条件としては、Ｃ４Ｆ８、ＣＨ２Ｆ２、Ｏ２、ＣＯ、Ａｒ雰囲気でドライエッチングを行った。
【００３２】
続いて、図３（ｄ）に示されるように、第１犠牲膜８ａ上に残った第２犠牲膜８ｂを除去する。具体的には、濃度２．５ｗｔ％の弗酸(ＨＦ：フッ化水素酸)によるウエットエッチングを行った。
【００３３】
次に、図４（ａ）に示されるように、第１犠牲膜８ａをマスクとしてゲート電極材料７をパターニングする。具体的には、ＨＢｒ、Ｏ２雰囲気でドライエッチングを行った。次に、図４（ｂ）に示されるように、第１犠牲膜８ａを除去する。具体的には、加熱燐酸（Ｈ３ＰＯ４；温度１５０℃）によるウエットエッチングを行った。以上の工程により、半導体層３ａ，３ｂ上にゲート電極１１，１２を形成することができる。
【００３４】
上述したように、第１犠牲膜８ａおよび第２犠牲膜８ｂは、寸法精度の高いレジストマスクＭ１によってパターニングされている。よって、第１犠牲膜８ａについても高い寸法精度を有したものとなる。すなわち、この第１犠牲膜８ａをマスクとすることでゲート電極材料７を良好にパターニング（エッチング）することができ、ゲート電極１１，１２を寸法の精度良く、安定に加工することができる。
【００３５】
続いて、図４（ｃ）に示されるように、ゲート電極１１，１２をマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を半導体層３ａ，３ｂ内に打ち込むことにより、ゲート電極１１，１２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層１３，１３を半導体層３ａ，３ｂにそれぞれ形成する。そして、ＣＶＤ法等により、ＬＤＤ層１３，１３が形成された半導体層３ａ，３ｂ上に絶縁層（図示せず）を形成し、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１１，１２の側壁にそれぞれサイドウォール１４，１４を形成する。
【００３６】
続いて、ゲート電極１１，１２およびサイドウォール１４，１４をマスクにして、Ａｓ、Ｐ、Ｂ等の不純物を半導体層３ａ，３ｂ内に打ち込む。これにより、半導体層３ａ，３ｂにおけるサイドウォール１４，１４の側方に、それぞれ配置された高濃度不純物導入層からなるソース／ドレイン領域１５ａ，１５ｂを半導体層３ａ，３ｂにそれぞれ形成する。
【００３７】
なお、膜厚の薄い方の半導体層３ｂに形成されたソース／ドレイン領域１５ｂは絶縁層２に接触させ、膜厚の厚い方の半導体層３ａに形成されたソース／ドレイン領域１５ａは絶縁層２と離間させることができる。これにより、部分空乏型トランジスタ形成領域Ｒ１に部分空乏型電界効果トランジスタを形成することが可能となるとともに、完全空乏型トランジスタ形成領域Ｒ２に完全空乏型電界効果トランジスタを形成することが可能となる。したがって、本実施形態によれば、同一基板上に部分空乏型電界効果トランジスタおよび完全空乏型電界効果トランジスタを混載することができる。
【００３８】
次に、図４（ｄ）に示すように、フォトリソグラフィ工程およびエッチング技術により、半導体層３ａ，３ｂを覆う層間絶縁膜２０を形成するとともに、ゲート電極１１，１２を露出させる開口部２０ａ、２０ｂを形成する。そして、スパッタなどの方法によりＡｌなどの金属膜を層間絶縁膜２０上に形成する。そして、金属膜をパターニングすることで開口部２０ａ，２０ｂを介してゲート電極１１，１２にそれぞれ接続された配線層２１，２２を層間絶縁膜２０上に形成する。
【００３９】
これにより、部分空乏型電界効果トランジスタ３１および完全空乏型電界効果トランジスタ３２が同一基板上に混載されてなる半導体装置５０が製造され、この半導体装置５０によれば低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】半導体装置の製造工程を説明する図である。
【図２】図１に続く、半導体装置の製造工程説明図である。
【図３】図２に続く、半導体装置の製造工程説明図である。
【図４】図３に続く、半導体装置の製造工程説明図である。
【符号の説明】
【００４１】
２…絶縁層、３，３ａ，３ｂ…半導体層、５ａ，５ｂ…ゲート絶縁膜、７…ゲート電極材料、８…犠牲膜、８ａ…第１犠牲膜、８ｂ…第２犠牲膜、１１…ゲート電極、５０…半導体装置
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳトランジスタは、バルク半導体上に形成されたＭＯＳトランジスタに比べて寄生容量が小さく、高速化が可能であることや、基板バイアス効果が小さく、低電圧動作が可能であるなどの点から、その有用性が注目されている。ここで、ＳＯＩ基板上に形成されたＭＯＳトランジスタには、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとがある。完全空乏型ＭＯＳトランジスタは、ボディ領域が完全に空乏化されているため、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。一方、部分空乏型ＭＯＳトランジスタは、しきい値電圧設定の自由度があり、しきい値電圧を大きくすることができるため、耐圧にも優れ、トランジスタのスタンバイリーク電流を減らすこともできる。
【０００３】
このため、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとを同一基板上に混載することにより、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を実現することが行われている。完全空乏型ＭＯＳトランジスタが形成される領域と、部分空乏型ＭＯＳトランジスタが形成される領域とでは、半導体層の膜厚が異なっている。
【０００４】
このような完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとを同一基板上に形成する方法として、例えば、特許文献１には、膜厚の異なる半導体層上にゲート電極の形成材料を成膜した後、平坦化する技術が開示されている。
【特許文献１】特開２００５−２７６９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゲート電極には膜厚の制限があるため、半導体層間に生じる段差が大きすぎるとゲート電極形成材料によって段差を埋めることができないおそれがある。すると、ゲート電極のパターニング工程のフォトリソグラフィでのレジスト塗布膜の厚さが不均一となったり、レジストパターンを露光する際のフォーカスにズレが生じることで精度良くゲート電極を形成できなくなるおそれがある。
【０００６】
本発明はこのような事情に鑑みてなされたものであって、膜厚の異なる半導体層上においても、良好にゲート電極を形成可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置の製造方法は、絶縁体上の膜厚の大きな半導体層と膜厚の小さな半導体層とにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法において、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とを前記絶縁体上に形成する工程と、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材料を積層する工程と、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とで、略平坦化されるように、犠牲膜を形成する工程と、前記犠牲膜及び前記ゲート電極材料をパターニングして、ゲート電極を形成する工程と、を含むことを特徴とする。
【０００８】
本発明の半導体装置の製造方法によれば、略平坦な犠牲膜が形成されるので、例えば犠牲膜をパターニングしてマスクとすることでゲート電極材料を精度良くパターニングすることができ、膜厚の異なる半導体層上にゲート電極を良好に形成できる。
【０００９】
また、上記半導体装置の製造方法においては、前記犠牲膜は、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層との間に生じている段差よりも大きな膜厚を有するように前記ゲート電極材料上に形成されるのが好ましい。
この構成によれば、膜厚の異なる半導体層間に生じている段差が犠牲膜により埋められ、例えばこの犠牲膜の表面を研磨することで平坦な犠牲膜を形成することができる。
【００１０】
また、前記犠牲膜の形成工程が、前記犠牲膜の表面を平坦化する工程を含むのが望ましい。
このようにすれば、犠牲膜が平坦化されるので、例えば犠牲膜上にレジストを均一に塗布することが可能となる。このように均一に塗布されたレジストは、露光時にフォーカスズレが生じることがないので、精度良くレジストマスクを形成することが可能となる。よって、寸法精度の高いレジストマスクを用いることで犠牲膜についても精度良くパターニングすることが可能となる。したがって、精度良くパターニングされた犠牲膜をマスクとしてパターニングされるゲート電極についても寸法精度が高いものとなる。
【００１１】
また、上記半導体装置の製造方法においては、前記犠牲膜は、第１犠牲膜と第２犠牲膜とを順に積層することで形成され、前記犠牲膜の平坦化処理においては、前記膜厚の大きな半導体層上に形成された前記第１犠牲膜を露出させるまで前記第２犠牲膜を研磨するのが好ましい。
この構成によれば、第１犠牲膜を平坦化工程時におけるストッパー膜として機能させることができ、ゲート電極材料にダメージを与えることなく、犠牲膜の平坦化処理を良好且つ簡便に実行することが可能となる。
【００１２】
また、上記半導体装置の製造方法においては、前記第１犠牲膜からなるマスクを用いて前記ゲート電極材料をパターニングするのが好ましい。
これにより、ゲート電極材料のパターニングを良好に行うことが可能となる。
【００１３】
また、上記半導体装置の製造方法においては、前記犠牲膜の構成材料として、前記ゲート電極材料よりも成膜レートの高い材料を用いるのが好ましい。
この構成によれば、例えば半導体層にミクロンオーダーのような大きな段差が生じている場合においても、犠牲膜によって段差を短時間で埋めることが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置の製造方法の一実施形態について図面を参照しながら説明する。図１〜図４は、半導体装置の製造工程を示す断面図である。
【００１５】
半導体装置を製造する際には、まず図１（ａ）に示されるように、ＳＯＩ基板１を用意する。ＳＯＩ基板１は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ等から構成される基材１Ａを有し、この基材１Ａ上に絶縁層２（ＢＯＸ層）が形成され、絶縁層２上には半導体層３が形成されている。絶縁層２としては、本実施形態で用いるＳｉＯ２の他に、例えばＳｉＯＮ、又はＳｉ３Ｎ４等を例示できる。また、半導体層３としては、本実施形態で用いるＳｉの他に、例えばＧｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＳｉＣ等を例示できる。このように、ＳＯＩ基板１は絶縁体上に半導体層３が形成されたものとなっている。
【００１６】
次に、図１（ｂ）に示されるように、ＳＯＩ基板１上の半導体層３に素子分離領域を形成する。具体的には、フォトリソグラフィ法により半導体層３に溝部を形成し、この溝部内に素子分離絶縁膜４を埋め込むことで形成できる。素子分離絶縁膜４は、半導体層３を部分空乏型トランジスタ形成領域Ｒ１と、完全空乏型トランジスタ形成領域Ｒ２とに分離可能とするものである。
【００１７】
次に、図１（ｃ）に示されるように、部分空乏型トランジスタ形成領域Ｒ１に対応する半導体層３を覆うマスクＭを形成する。続いて、半導体層３の熱酸化を行うことにより、酸化膜（ＳｉＯ２）が形成される。次に、図１（ｄ）に示されるように、ウエットエッチングにより酸化膜の除去を行う。ウエットエッチングは等方的に進行するため、マスクＭの下面側に回り込むように酸化膜が除去される。
【００１８】
続いて、図２（ａ）に示されるように、マスクＭを剥離する。このように熱処理によって形成された酸化膜を除去することで、膜厚の異なる半導体層３ａ，３ｂを形成することができる。膜厚の厚い半導体層３ａは、後述する部分空乏型ＭＯＳトランジスタを構成するものであり、膜厚の薄い半導体層３ｂは、後述する完全空乏型ＭＯＳトランジスタを構成するものである。そして、所定の導電型の不純物を半導体層３ａ，３ｂに注入することで、ウェルを形成する。不純物の注入では、注入後、必要に応じて熱拡散処理を行ってもよい。
【００１９】
次に、図２（ｂ）に示されるように、半導体層３ａ，３ｂの熱酸化を行うことでゲート絶縁膜５ａ，５ｂを形成する。このとき、半導体層３ａにおけるゲート絶縁膜５ａの膜厚を、半導体層３ｂにおけるゲート絶縁膜５ｂの膜厚に比べて厚く形成する。具体的には、半導体層３ａ，３ｂの全面に熱酸化により酸化膜を形成した後、フォトリソグラフ法を用いることでマスクを用いて、半導体層３ｂに対してのみウェットエッチングを施し、半導体層３ｂの熱酸化膜のみを除去する。そして、レジストを除去した後に、再度、半導体層３ａ、３ｂの全面に熱酸化を行う。このように熱酸化を二回行うことで、半導体層３ｂにおけるゲート絶縁膜５ｂに比べて半導体層３ａにおけるゲート絶縁膜５ａは２回の酸化が施されていることになり、厚く形成することができる。なお、ゲート絶縁膜５ａ，５ｂの形成方法は、熱酸化に限定されることはなく、ＣＶＤ法等の他の成膜方法を用いてもよい。
【００２０】
次に、図２（ｃ）に示されるように、ＳＯＩ基板１の全面を覆うようにゲート電極を形成するためのゲート電極材料７を例えば減圧ＣＶＤにより成膜する。このとき、半導体層３ａ，３ｂの高さの差によりゲート電極材料７には段差が生じる。ゲート電極材料７としては、多結晶シリコン（ポリシリコン）を用いた。なお、ゲート電極材料７を構成する多結晶シリコンの成膜レートは、８８Å／ｍｉｎである。
【００２１】
次に、図２（ｄ）に示されるように、ゲート電極材料７上に犠牲膜８を形成する。犠牲膜８は、ＳＯＩ基板１における基板面を平坦化することで、後述するゲート電極材料７のエッチングプロセス時におけるレジストの膜厚均一を図り、露光時のフォーカスズレを防止するものである。これにより、ゲート電極材料７の良好なパターニングを可能としている。
【００２２】
具体的に本実施形態では、犠牲膜８は、第１犠牲膜８ａと第２犠牲膜８ｂとを積層することで構成される。第１犠牲膜８ａとしては、減圧ＣＶＤによりＳＩＮ膜を形成した。第１犠牲膜８ａの膜厚は、少なくとも後述の平坦化処理におけるストッパー膜として十分に機能する程度に設定される。
【００２３】
なお、減圧ＣＶＤの反応条件は、ジクロロシランガス及びアンモニアガスの雰囲気で、温度が７５０℃、圧力が０．０２５ｋＰａとした。また、第２犠牲膜８ｂとしては、プラズマＣＶＤによりＳｉＯ２膜を形成した。なお、プラズマＣＶＤの反応条件は、テトラエトキシシランの酸素ガスの雰囲気で、温度が４００℃、圧力が６Ｔｏｒｒとした。また、第２犠牲膜８ｂを構成するＳｉＯ２膜の成膜レートは７３００Å／ｍｉｎである。
【００２４】
このように第２犠牲膜８ｂは、ゲート電極材料７の成膜レートに比べて十分に早い（約８０倍）。また、第２犠牲膜８ｂは、ミクロンオーダーの成膜にも対応可能とされ、半導体層３ａ，３ｂ間に生じているあらゆる大きさの段差よりも大きな膜厚での成膜を可能としている。よって、後述するように犠牲膜８への平坦化処理が可能とされ、ゲート電極におけるパターニング精度を向上させることが可能となっている。
【００２５】
ところで、半導体層３ａ，３ｂには、上述したように膜厚差に起因する段差が生じている。そのため、犠牲膜８の膜厚が小さい場合には、平坦化処理後でも犠牲膜８の表面に段差が生じてしまう。
【００２６】
上記実施形態では、半導体層３ａ，３ｂ間に生じている段差部よりも犠牲膜８の膜厚を大きくしたが、犠牲膜８はパターニング時におけるフォトリソ工程に影響を与えない膜厚であれば、上記段差部よりも小さく形成してもよい。ここで、フォトリソ工程に影響を与えない膜厚とは、犠牲膜８をパターニングする際に用いるレジスト層の露光工程における焦点深度以下の膜厚を意味する。
【００２７】
次に、図３（ａ）に示されるように、犠牲膜８の平坦化処理を行う。平坦化処理としては、ＣＭＰ（化学的機械的研磨）を用いることで、犠牲膜８（第２犠牲膜８ｂ）の表面を研磨する。ＣＭＰの条件としては、ＣｅＯ２系砥粒のスラリーを用い、回転数を１００ｒｐｍ、研磨時の圧力を４．９Ｎ／ｃｍ２とした。
【００２８】
この平坦化処理は、半導体層３ａ，３ｂにより形成される段差の上段側、すなわち半導体層３ａ上に形成されている第１犠牲膜８ａが露出するまで、第２犠牲膜８ｂを研磨する。すなわち、第１犠牲膜８ａは平坦化処理時においてストッパー膜としての機能している。これにより、ゲート電極材料７にダメージが及ぶのを防止するとともに犠牲膜８の平坦化処理を良好且つ簡便なものとすることができる。
【００２９】
次に、ゲート電極材料７のパターニングを行う。
まず、図３（ｂ）に示されるように、平坦化処理が施された犠牲膜８上にレジストを塗布し、フォトリソグラフィ工程によってパターニングすることでレジストマスクＭ１を形成する。
【００３０】
この時、犠牲膜８が平坦面となっているので、レジストを均一に塗布することができる。このように均一に塗布されたレジストは、露光時にフォーカスズレが生じることがないので、精度良くレジストマスクＭ１を形成することが可能となる。よって、寸法精度の高いレジストマスクＭ１を用いることで犠牲膜８についても精度良くパターニングすることが可能となる。
【００３１】
そして、図３（ｃ）に示されるように、レジストマスクＭ１をマスクとして、第１犠牲膜８ａ、及び第２犠牲膜８ｂのエッチングを行う。なお、第２犠牲膜８ｂのエッチング条件としては、Ｃ４Ｆ８、ＣＨ２Ｆ２、Ｏ２、ＣＯ、Ａｒ雰囲気でドライエッチングを行った。
【００３２】
続いて、図３（ｄ）に示されるように、第１犠牲膜８ａ上に残った第２犠牲膜８ｂを除去する。具体的には、濃度２．５ｗｔ％の弗酸(ＨＦ：フッ化水素酸)によるウエットエッチングを行った。
【００３３】
次に、図４（ａ）に示されるように、第１犠牲膜８ａをマスクとしてゲート電極材料７をパターニングする。具体的には、ＨＢｒ、Ｏ２雰囲気でドライエッチングを行った。次に、図４（ｂ）に示されるように、第１犠牲膜８ａを除去する。具体的には、加熱燐酸（Ｈ３ＰＯ４；温度１５０℃）によるウエットエッチングを行った。以上の工程により、半導体層３ａ，３ｂ上にゲート電極１１，１２を形成することができる。
【００３４】
上述したように、第１犠牲膜８ａおよび第２犠牲膜８ｂは、寸法精度の高いレジストマスクＭ１によってパターニングされている。よって、第１犠牲膜８ａについても高い寸法精度を有したものとなる。すなわち、この第１犠牲膜８ａをマスクとすることでゲート電極材料７を良好にパターニング（エッチング）することができ、ゲート電極１１，１２を寸法の精度良く、安定に加工することができる。
【００３５】
続いて、図４（ｃ）に示されるように、ゲート電極１１，１２をマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を半導体層３ａ，３ｂ内に打ち込むことにより、ゲート電極１１，１２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層１３，１３を半導体層３ａ，３ｂにそれぞれ形成する。そして、ＣＶＤ法等により、ＬＤＤ層１３，１３が形成された半導体層３ａ，３ｂ上に絶縁層（図示せず）を形成し、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１１，１２の側壁にそれぞれサイドウォール１４，１４を形成する。
【００３６】
続いて、ゲート電極１１，１２およびサイドウォール１４，１４をマスクにして、Ａｓ、Ｐ、Ｂ等の不純物を半導体層３ａ，３ｂ内に打ち込む。これにより、半導体層３ａ，３ｂにおけるサイドウォール１４，１４の側方に、それぞれ配置された高濃度不純物導入層からなるソース／ドレイン領域１５ａ，１５ｂを半導体層３ａ，３ｂにそれぞれ形成する。
【００３７】
なお、膜厚の薄い方の半導体層３ｂに形成されたソース／ドレイン領域１５ｂは絶縁層２に接触させ、膜厚の厚い方の半導体層３ａに形成されたソース／ドレイン領域１５ａは絶縁層２と離間させることができる。これにより、部分空乏型トランジスタ形成領域Ｒ１に部分空乏型電界効果トランジスタを形成することが可能となるとともに、完全空乏型トランジスタ形成領域Ｒ２に完全空乏型電界効果トランジスタを形成することが可能となる。したがって、本実施形態によれば、同一基板上に部分空乏型電界効果トランジスタおよび完全空乏型電界効果トランジスタを混載することができる。
【００３８】
次に、図４（ｄ）に示すように、フォトリソグラフィ工程およびエッチング技術により、半導体層３ａ，３ｂを覆う層間絶縁膜２０を形成するとともに、ゲート電極１１，１２を露出させる開口部２０ａ、２０ｂを形成する。そして、スパッタなどの方法によりＡｌなどの金属膜を層間絶縁膜２０上に形成する。そして、金属膜をパターニングすることで開口部２０ａ，２０ｂを介してゲート電極１１，１２にそれぞれ接続された配線層２１，２２を層間絶縁膜２０上に形成する。
【００３９】
これにより、部分空乏型電界効果トランジスタ３１および完全空乏型電界効果トランジスタ３２が同一基板上に混載されてなる半導体装置５０が製造され、この半導体装置５０によれば低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】半導体装置の製造工程を説明する図である。
【図２】図１に続く、半導体装置の製造工程説明図である。
【図３】図２に続く、半導体装置の製造工程説明図である。
【図４】図３に続く、半導体装置の製造工程説明図である。
【符号の説明】
【００４１】
２…絶縁層、３，３ａ，３ｂ…半導体層、５ａ，５ｂ…ゲート絶縁膜、７…ゲート電極材料、８…犠牲膜、８ａ…第１犠牲膜、８ｂ…第２犠牲膜、１１…ゲート電極、５０…半導体装置
【特許請求の範囲】
【請求項１】
絶縁体上の膜厚の大きな半導体層と膜厚の小さな半導体層とにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法において、
前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とを前記絶縁体上に形成する工程と、
前記膜厚の大きな半導体層と前記膜厚の小さな半導体層にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極材料を積層する工程と、
前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とで、略平坦化されるように、犠牲膜を形成する工程と、
前記犠牲膜及び前記ゲート電極材料をパターニングして、ゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記犠牲膜は、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層との間に生じている段差よりも大きな膜厚を有するように前記ゲート電極材料上に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記犠牲膜の形成工程が、前記犠牲膜の表面を平坦化する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記犠牲膜は、第１犠牲膜と第２犠牲膜とを順に積層することで形成され、前記犠牲膜の平坦化処理においては、前記膜厚の大きな半導体層上に形成された前記第１犠牲膜を露出させるまで前記第２犠牲膜を研磨することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１犠牲膜からなるマスクを用いて前記ゲート電極材料をパターニングすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記犠牲膜の構成材料として、前記ゲート電極材料よりも成膜レートの高い材料を用いることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
絶縁体上の膜厚の大きな半導体層と膜厚の小さな半導体層とにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法において、
前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とを前記絶縁体上に形成する工程と、
前記膜厚の大きな半導体層と前記膜厚の小さな半導体層にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極材料を積層する工程と、
前記膜厚の大きな半導体層と前記膜厚の小さな半導体層とで、略平坦化されるように、犠牲膜を形成する工程と、
前記犠牲膜及び前記ゲート電極材料をパターニングして、ゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記犠牲膜は、前記膜厚の大きな半導体層と前記膜厚の小さな半導体層との間に生じている段差よりも大きな膜厚を有するように前記ゲート電極材料上に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記犠牲膜の形成工程が、前記犠牲膜の表面を平坦化する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記犠牲膜は、第１犠牲膜と第２犠牲膜とを順に積層することで形成され、前記犠牲膜の平坦化処理においては、前記膜厚の大きな半導体層上に形成された前記第１犠牲膜を露出させるまで前記第２犠牲膜を研磨することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１犠牲膜からなるマスクを用いて前記ゲート電極材料をパターニングすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記犠牲膜の構成材料として、前記ゲート電極材料よりも成膜レートの高い材料を用いることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−２１８４７９（Ｐ２００９−２１８４７９Ａ）
【公開日】平成２１年９月２４日（２００９．９．２４）
【国際特許分類】
【出願番号】特願２００８−６２４８２（Ｐ２００８−６２４８２）
【出願日】平成２０年３月１２日（２００８．３．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年９月２４日（２００９．９．２４）
【国際特許分類】
【出願日】平成２０年３月１２日（２００８．３．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]