半導体装置およびその製造方法
【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、バイポーラトランジスタとしてのヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor；ＨＢＴ）とＭＯＳ型トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；ＭＯＳＦＥＴ）とを備えるバイシーモス（以下、ＢｉＣＭＯＳ）型半導体集積回路装置の構造とその製造方法に関する。
【背景技術】
【０００２】
インターネット通信網高速化など超高速通信技術の発達に伴い、高速動作性・高電流駆動能力を有するバイポーラトランジスタの開発が進んでいる。中でもＨＢＴは、Ｓｉホモ接合バイポーラトランジスタと比較して、優れた高速動作性・高電流駆動能力を有する特徴がある。例えば、Ｓｉ／ＳｉＣ、Ｓｉ／ＳｉＧｅもしくはＳｉ／ＳｉＧｅＣなどのヘテロ接合構造を用いたＨＢＴは、シリコン基板上に形成される素子でありながら、従来、ＧａＡｓ等の化合物半導体を用いたトランジスタでなければ動作させることのできなかった高周波領域でも動作が可能である。シリコン系のＨＢＴでは、一般に、エピタキシャル成長により形成された、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣといったIV族同士のヘテロ接合構造
がベース層に適用される。
【０００３】
ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣを使用したヘテロ接合構造は、Ｓｉ中にＧｅやＣを添加して含有量や分布を調整する。これにより、引っ張り応力や圧縮歪み応力をＳｉ単結晶に与えることができ、バンドギャップを連続的に調整できる。ＳｉＣ系では引っ張り応力、ＳｉＧｅ系では圧縮応力を与えるのが一般的である。このヘテロ接合構造によりベース電流を抑制でき、ベース層の低抵抗化のためにベース層内の不純物濃度を増大させても、トランジスタの電流利得（ｈFE）を高く維持できる。また、バンドギャップの連続変化を利用してキャリアのベース走行時間を短縮でき、高ｆｔ（遮断周波数）、高ｆｍａｘ（最大発振周波数）を有する高周波特性のデバイスを得ることができる。
【０００４】
上記のヘテロ接合構造はＳｉ基板と、ＳｉＣ層、ＳｉＧｅ層あるいはＳｉＧｅＣ層というIV族同士の組合せのため、汎用シリコンプロセスとの整合性が高く、素子の集積化や低
コスト化の面で大きな利点をもつ。特に、ヘテロ接合バイポーラトランジスタとＭＯＳＦＥＴとを共通のＳｉ基板上に集積化できるため、ＭＯＳ型トランジスタのレール・ツー・レール出力、低消費電流、低電源電圧という特徴と、バイポーラトランジスタの高精度・高安定度で低雑音という特徴と、ヘテロ接合バイポーラトランジスタの高速動作性という特徴とを兼ね備えた高性能ＢｉＣＭＯＳ集積回路装置を構成することができる（特許文献１、２等参照。）。
【０００５】
図１３〜図１８は、従来のＨＢＴ（ＳｉＧｅ縦型ＨＢＴ）を含むＢｉＣＭＯＳ集積回路装置の製造過程の一例を示す工程断面図である。これらの図面を用いて従来の製造工程および従来法が有する問題点について説明する。なお、縦型ＨＢＴとはヘテロ接合バイポーラ素子を形成するｎｐｎの接合界面の主要部分がＳｉ基板の主面に対して平行であり、それに伴いキャリアの流れが縦方向となるＨＢＴ素子を指す。なお、各図（ａ）はＨＢＴ形成部を示し、各図（ｂ）は同一基板上のＭＯＳ型トランジスタ形成部（以下、ＣＭＯＳ形成部という。）を示している。
【０００６】
図１３（ａ）に示すように、ＢｉＣＭＯＳ集積回路装置のＨＢＴ形成部においては、（００１）結晶面を主面とするＳｉ半導体基板１００の上部に埋め込みコレクタ層１０１が形成される。埋め込みコレクタ層１０１は、例えば、リン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物を、注入および拡散させることで形成される。また、埋め込みコレクタ層１０１上にはｎ-エピタキシャル層１０２が形成されている。当該構造を有する基板の表面部には、素子分離が形成される。図１３（ａ）の例では、素子分離は、酸化シリコン（シリコンオキサイド）が埋め込まれたシャロートレンチ１０３の部分と、ノンドープ（アンドープ）ポリシリコン膜１０４とこれを取り囲む酸化シリコン膜１０５とにより構成されるディープトレンチ１０６の部分から構成されている。図１３（ａ）の例では、ｎ-エピタキシャル層１０２に、シャロートレンチ１０３で分離されたＳｉ基板領域１０７、１０８が形成されている。Ｓｉ基板領域１０７はＨＢＴ素子形成領域であり、Ｓｉ基板領域１０８はＨＢＴ素子のｎ+コレクタ引出層として使用される領域である。
【０００７】
一方、図１３（ｂ）に示すように、ＢｉＣＭＯＳ集積回路装置のＣＭＯＳ形成部は、ｎ型ＭＯＳトランジスタ形成領域１１６とｐ型ＭＯＳトランジスタ形成領域１１７とを備える。ここでは、ｎ型ＭＯＳトランジスタ形成領域１１６には、ｐ型拡散層１１２上に設けられたｎ型ゲート電極１０９ａ、ＬＤＤ（Lightly Doped Drain）サイドウォールスペーサ１１１、ＬＤＤとなるｎ-領域１１３、およびｎ+ソース・ドレイン領域１２２、１２３により構成されたｎ型のＭＯＳ型トランジスタが形成されている。また、ｐ型ＭＯＳトランジスタ形成領域１１７には、ｎ型拡散層１１４上に設けられたｐ型ゲート電極１０９ｂ、ＬＤＤサイドウォールスペーサ１１１、ＬＤＤとなるｐ-領域１１５、およびｐ+ソース・ドレイン領域１２０、１２１により構成されたｐ型のＭＯＳ型トランジスタが形成されている。ｎ型ＭＯＳトランジスタ形成領域１１６とｐ型ＭＯＳトランジスタ形成領域１１７との間は、シャロートレンチ１０３にて分離されている。
【０００８】
なお、文中、図中のｎ-やｎ+、ｐ-やｐ+などの添字−や添字＋は濃度を表している。低濃度を意味する添字−は、おおよそ１０16〜１０18ｃｍ-3のオーダーの濃度を示し、高濃度を意味する添字＋は、おおよそ１０19〜１０20ｃｍ-3のオーダーの濃度を示している。
【０００９】
図１３（ａ）、図１３（ｂ）に示すように、ＨＢＴ形成部およびＣＭＯＳ形成部に、プロテクトレイヤーが形成される。プロテクトレイヤーは、下層から順に、酸化シリコン（シリコンオキサイド）膜１１８、ノンドープ（アンドープ）ポリシリコン膜１１９が堆積された膜である。当該プロテクトレイヤーには、ＨＢＴ素子形成領域１０７が露出する開口部がドライエッチングにより形成される。このプロテクトレイヤーは、ＨＢＴ素子形成においてプロセス加工上必要であるが、素子構成要素とはならない犠牲的な保護膜である。また、図１３（ｂ）に示すように、ＣＭＯＳ領域はプロテクトレイヤーに覆われるため、ＨＢＴ素子形成のための加工に対してマスクされる。図１３（ｂ）に示す、ＨＢＴ素子の形成が開始される段階では、ソース・ドレイン領域を含め、ＭＯＳ型トランジスタの構成要素の全ての形成が終了している状態にある。
【００１０】
次に、図１４（ａ）に示すように、ＨＢＴ素子形成領域１０７上に、ＳｉＣ層、ＳｉＧｅ層あるいはＳｉＧｅＣ層からなるヘテロ接合構造１２４がエピタキシャル成長により形成される。図１４（ｂ）は、図１４（ａ）に示す工程におけるＣＭＯＳ形成部の状態を示す断面であるが、ヘテロ接合構造１２４はＨＢＴ素子形成領域１０７上にのみ選択的に形成されるため、構造上の変化はない。
【００１１】
続いて、図１５（ａ）、図１５（ｂ）に示すように、ＨＢＴ形成部およびＣＭＯＳ形成部に酸化シリコン膜１２５が堆積される。当該酸化シリコン膜１２５には、ウェットエッチングにより、ＨＢＴ素子形成領域１０７の特定部分（図１５（ａ）では、メサ部の傾斜部分）を露出する開口が形成される。当該開口が形成された後、図１６（ａ）、図１６（ｂ）に示すように、さらにＨＢＴ形成部およびＣＭＯＳ形成部の全体に、ノンドープポリシリコン膜１２６と酸化シリコン膜１２７が堆積される。当該層膜は、ＨＢＴ素子のベース引き出し電極として使用される。
【００１２】
次いで、ヘテロ接合構造１２４上の、ノンドープポリシリコン膜１２６と酸化シリコン膜１２７の一部が選択的にエッチング除去され、ヘテロ接合構造１２４からなる島領域の約半分の領域を占めるエミッタ用開口領域が形成される。当該エッチングにおいて、酸化シリコン膜１２５はドライエッチングストッパ膜として機能する。その後、薄い酸化シリコン膜１２８および不純物ドープトポリシリコンが全面に堆積され、全面エッチバックが行われる。これにより、エミッタ用開口領域内に、不純物ドープトポリシリコンからなるサイドウォールスペーサ１２９が形成される。このとき、エミッタ用開口領域内で対向するサイドウォールスペーサ１２９の間隔がエミッタ幅Ｗおよびエミッタ長Ｌを決定する。なお、図１６（ａ）では、図中の左右方向の開口幅をエミッタ幅Ｗとし、紙面に垂直な方向の開口幅をエミッタ長Ｌと定義している。
【００１３】
エミッタ開口領域が形成されると、図１７（ａ）に示すように、前記サイドウォールスペーサ１２９の間に露出した酸化シリコン膜１２８、１２５が除去された後、エミッタ電極として用いるｎ型の不純物がドープされたポリシリコン膜が堆積される。当該ポリシリコン膜と酸化シリコン膜１２７とが選択的にエッチングされ、エミッタ電極１３０が形成される。このとき、ＣＭＯＳ形成部の酸化シリコン膜１２７は、図１７（ｂ）に示すように、全て除去される。その後、図１８（ａ）に示すように、ノンドープポリシリコン膜１２６がパターニングされ、外部ベース電極１３１が形成される。このとき、ＣＭＯＳ形成部では、図１８（ｂ）に示すように、ノンドープポリシリコン膜１２６、酸化シリコン膜１２５およびノンドープポリシリコン膜１１９は、ＨＢＴ素子形成領域と同様に全て除去されるが、酸化シリコン膜１１８は残される。
【００１４】
以上のように、ＣＭＯＳ形成部については、プロテクトレイヤーが形成された後は、堆積された膜はＨＢＴ素子加工のためのエッチングにより全面除去されていく。
【特許文献１】特開２０００−３３２０２５号公報
【特許文献２】特開２００２−２０８６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述の従来技術には、以下の課題がある。
【００１６】
第１に、ＨＢＴ素子形成には、上述したように多くの膜の堆積およびそれらの除去と加工のためのマスキングが必要になる。一般的な縦型ＨＢＴ素子の場合、上述のように、特に、ヘテロ接合構造１２４からなるエピタキシャル・ベース層と、エミッタ電極１３０などを構成するポリシリコン膜とを分離・形成する際に、多くの工程が必要である。すなわち、各種絶縁膜やポリシリコン膜の堆積工程や、堆積された膜を加工するためのマスキング工程、ドライエッチング工程、ウェットエッチング工程などが必要であり、必然的に工程数が多くなってしまう。加えて、サイドウォールスペーサ１２９を形成するための膜堆積やその加工のための工程も必要となる。また、エミッタ電極１３０、外部ベース電極１３１を個別に形成する必要があるため、これらを加工するためのマスキング工程も２回必要である。製造のコスト低減には、工程数の削減が極めて有効であるため、ＢｉＣＭＯＳ集積回路装置では、ＨＢＴ素子形成工程とＭＯＳＦＥＴ素子形成工程との工程の共有化が重要課題となっている。すなわち、工程の共有化ができるか否かが、マスク回数や工程回数の差となって表れ、製造コストを増減させることになる。
【００１７】
第２に、従来技術では、上述のように、エピタキシャル・ベース層上にサイドウォールスペーサ１２９が形成される場合が多く、サイドウォールスペーサ１２９が形成される開口部においてエミッタ・ベース層を分離する酸化シリコン膜１２５の膜厚は極めて薄い。そのため、加工寸法の微細化等によりサイドウォールスペーサ１２９の加工マージンが小さくなると、酸化シリコン膜１２５を介してエピタキシャル・ベース層とその上に形成されるエミッタ電極１３０が接触し、ショートする不良が多発するようになる。加えて、ＨＢＴ素子では、真性ベース抵抗∝（エミッタ幅Ｗ／エミッタ長Ｌ）×真性ベース層１２４のシート抵抗Ｒｓｂｉ、の関係が成立するため、エミッタ幅Ｗを縮小することによってベース抵抗を下げることが可能である。しかしながら、上述の従来構造では、エミッタ電極１３０が形成される開口部内のサイドウォールスペーサ１２９がエピタキシャル・ベース層とエミッタ電極との接触面積を規定している。そのため、サイドウォールスペーサ１２９を配置するスペースが必要であり、エミッタ開口部分の微細化には限界がある。したがって、より微細な構造を実現する観点では、低ベース抵抗を維持でき、かつサイドウォールスペーサ１２９のない構造が望まれる。
【００１８】
第３に、縦型ＨＢＴ素子は、図１８（ａ）に示すように、エミッタ電極１３０部分の段差が大きくなる。このため、ＨＢＴ形成部上とＣＭＯＳ形成部上に、図１８（ａ）、図１８（ｂ）より後の工程で層間絶縁膜を形成し、表面をＣＭＰ（化学的機械的研磨）などで平坦化した場合、エミッタ電極１３０上に形成するコンタクトホールとＣＭＯＳ形成部に形成するシリコン基板上へのコンタクトホールとのアスペクト比（パターン幅と深さの比）の差が大きくなる。このようなアスペクト比が大きいコンタクトホールを同時にドライエッチングする場合、エミッタ電極１３０部のコンタクトホールは浅いので過剰なオーバーエッチやコンタクトホール底面へのエッチングイオンの打ち込みダメージが発生する可能性が高くなる。
【００１９】
第４に、図１８（ａ）、図１８（ｂ）に示すエミッタ電極１３０、外部引き出しベース電極１３１の構造では、各電極上にコンタクトホールが確実に形成できるように、各電極の端部からコンタクトホールまでのマージンを確保する必要がある。電極上にドライエッチングでコンタクトホールを形成する際にマスク合わせズレが発生した場合、コンタクトホールが位置ズレした状態で形成される。このとき、コンタクトホールが電極上からはみ出ると、電極周辺に形成された絶縁膜にも開口が形成される。そして、コンタクトホールを介してエミッタあるいはベースと、他の関係しない部分とがショートする可能性がある。
【００２０】
本発明は、上記従来の事情を鑑みて提案されたものであって、低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、第１導電型の半導体層を備える。当該半導体層の、素子分離領域で囲まれた第１の領域には、第１導電型とは反対導電型である第２導電型の単結晶半導体からなる島領域を備える。また、上記半導体層の、第１の領域とは異なる第２の領域に形成されたコレクタ引出層と、第１の領域と第２の領域とにわたって、前記半導体層の内部に形成された第１導電型のコレクタ層とを備える。さらに、島領域の表面の所定部分に接触して形成された第２導電型の半導体膜からなるベース電極と、当該ベース電極から離間して、島領域の他の部分に接触して形成された第１導電型の半導体膜からなるエミッタ電極を備える。そして、本発明に係る半導体装置では、ベース電極とエミッタ電極とが、上記半導体層上に形成された共通の半導体膜を加工することで形成されている。
【００２２】
一方、他の観点では、本発明は、上記半導体装置の製造に好適な半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法では、まず、第１導電型の半導体層に素子分離領域が形成される。次いで、素子分離領域で囲まれた半導体層の第１の領域に、第１導電型とは反対導電型である第２導電型の単結晶半導体からなる島領域が形成される。続いて、当該島領域を含む半導体層上の全面に絶縁膜が形成される。島領域上の異なる位置の絶縁膜には、少なくとも２つの開口部が形成され、開口部が形成された絶縁膜上に半導体膜が形成される。そして、当該半導体膜の一部が除去され、一方の開口部において島領域に接続するベース電極と、他方の開口部において島領域に接続するエミッタ電極とが同時に形成される。その後、ベース電極に第２導電型の不純物が導入され、エミッタ電極に第１導電型の不純物が導入される。また、上記半導体層の、第１の領域とは異なる第２の領域に、第１導電型の不純物を導入することにより、コレクタ引出層が形成される。例えば、上記半導体層はシリコンからなり、上記島領域はＳｉＧｅ単結晶半導体、ＳｉＣ単結晶半導体またはＳｉＧｅＣ単結晶半導体等のＳｉ-IV族系単結
晶半導体からなる。
【００２３】
上記半導体装置および半導体装置の製造方法では、ベース電極とエミッタ電極とが、共通の半導体膜を加工することにより形成される。そのため、従来法において、エミッタ電極とベース電極との間に介在された絶縁膜を削減することができる。その結果、絶縁膜の堆積回数や加工回数を削減でき、製造コストを低減することができる。また、エミッタ電極と島領域との接続部にサイドウォールスペーサを形成することなくゲート電極とエミッタ電極とを電気的に分離できるため、パターン寸法が微細化された場合でも、高い製造歩留まりで製造することができる。加えて、サイドウォールスペーサを形成する必要がないため、エミッタサイズの微細化も容易である。さらに、従来のように、ベース電極上にエミッタ電極が積層された構造を有しないため、エミッタ電極の高さを従来に比べて低くすることができ、ゲート電極およびエミッタ電極に起因する段差を抑制することができる。
【００２４】
上記半導体装置の製造方法において、製造される半導体装置は、第１および第２の領域とは異なる半導体層の領域に、第１導電型のチャネルを有する第１のＭＯＳトランジスタおよび第２導電型のチャネルを有する第２のＭＯＳトランジスタを備えてもよい。この場合、上記エミッタ電極に不純物を導入する工程において、第１のＭＯＳトランジスタのソース領域またはドレイン領域が同時に形成され、上記ベース電極に不純物を導入する工程において、第２のＭＯＳトランジスタのソース領域またはドレイン領域が同時に形成される構成を採用することができる。これにより、半導体装置の製造方法において、不純物を導入する工程の数を従来に比べて削減することができる。
【００２５】
また、この半導体装置の製造方法では、さらに、上記半導体層上に、ゲート電極、エミッタ電極、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを被覆する、層間絶縁膜が形成され、当該層間絶縁膜を貫通するコンタクトホールが同時に形成されてもよい。同時に形成されるコンタクトホールが、例えば、ゲート電極と、エミッタ電極と、第１のＭＯＳトランジスタのゲート電極、ソース電極およびドレイン電極と、第２のＭＯＳトランジスタのゲート電極、ソース電極およびドレイン電極とのそれぞれに到達する場合に特に好適である。上述のように、ゲート電極およびエミッタ電極に起因する段差を抑制することができるため、同一基板上にＭＯＳトランジスタが形成されている場合、エミッタ電極は、当該ＭＯＳトランジスタのゲート電極と同等高さになる。そのため、ＭＯＳトランジスタの各電極に接続するコンタクトを形成するための各コンタクトホールと、ＨＢＴ素子の各電極にコンタクトを形成するための各コンタクトホールとのアスペクト比差を低減することができる。その結果、層間絶縁膜にコンタクトホールを形成する際のドライエッチングに起因して従来発生していたダメージを著しく低減することができる。
【００２６】
工程数をさらに削減する観点では、エミッタ電極と、ベース電極と、第１のＭＯＳトランジスタのソース領域またはドレイン領域と、第２のＭＯＳトランジスタのソース領域またはドレイン領域とに、導入された不純物を同一の熱処理工程で活性化させる構成を採用することが好ましい。
【００２７】
なお、上記半導体膜の一部を除去する工程において、半導体膜を除去するエッチングは、エミッタ電極となる半導体膜上にエッチングマスクがなく、ベース電極となる半導体膜上にエッチングマスクが存在する状態で実施することができる。これにより、上記他方の開口部内に埋め込まれたエミッタ電極を、自己整合的に形成することができる。また、エミッタ電極に接続するコンタクトを形成するためのコンタクトホールを形成する場合、エミッタ電極の周囲に露出している絶縁膜と高選択比のドライエッチング条件を適用してコンタクトホールを形成することにより、エミッタ電極上のコンタクトホールの位置合わせマージンを著しく緩和することができる。したがって、従来法に比べて、開口径の大きなコンタクトホールを形成することができ、コンタクトプラグとエミッタ電極との接触面積を大きくすることができる。また、従来と同一のコンタクト抵抗を実現する場合には、エミッタ電極面積を従来に比べて小さくすることができる。したがって、エミッタ電極上に形成されるコンタクトホールを、平面視において、エミッタ電極を内包する構成にすることもできる。
【発明の効果】
【００２８】
本発明によれば、従来法に比べて、絶縁膜の堆積や加工等の工程数を大幅に削減することができ、製造コストを低減することができる。また、エミッタ電極と島領域との接続部にサイドウォールスペーサを形成する必要がないため、パターン寸法が微細化された場合でも、高い製造歩留まりで半導体装置を製造することができる。さらに、エミッタサイズの微細化も容易であり、ベース抵抗の低減を容易に実現することができる。加えて、ゲート電極やエミッタ電極に起因する段差を抑制することができるため、ＢｉＣＭＯＳ型の半導体装置では、ＨＢＴ素子およびＭＯＳトランジスタのそれぞれに接続するコンタクトを形成するためのコンタクトホールのアスペクト比差を低減でき、製造歩留まりを高めることができる。
【００２９】
また、本発明において、エミッタ電極を埋め込み構造とすることで、エミッタ電極上のコンタクトホールの位置合わせマージンを著しく緩和することができ、開口径の大きなコンタクトホールを形成することができる。その結果、従来に比べて、コンタクトプラグとエミッタ電極との接触面積を大きくすることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係る一実施形態を図面を用いて詳細に説明する。なお、本発明の実施形態は様々な代替可能な実施形態に変形でき、本発明の範囲が後述の実施形態によって限定されるものと解釈されてはならない。
【００３１】
図１〜図１０は、本発明の一実施形態における半導体装置の製造過程を示す工程断面図である。本実施形態において例示する半導体装置は、バイポーラトランジスタとしてのＳｉＧｅ縦型ＨＢＴと、ＭＯＳ型トランジスタとしての低電圧駆動ＣＭＯＳデバイスを含む半導体集積回路装置である。なお、各図面上の同符号で表示された要素は同じ要素を意味し、各図（ａ）はＨＢＴ形成部を示し、各図（ｂ）は同一基板上のＭＯＳ型トランジスタ形成部（以下、ＣＭＯＳ形成部という。）を示している。
【００３２】
図１（ａ）に示すように、本実施形態に係るＢｉＣＭＯＳ集積回路装置のＨＢＴ形成部においては、（００１）結晶面を主面とするＳｉ半導体基板１０の上部に埋め込みコレクタ層１が形成されている。埋め込みコレクタ層１は、例えば、リン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物を、Ｓｉ半導体基板１０に高濃度に注入することで形成される。当該埋め込みコレクタ層１の形成は、ＣＭＯＳ形成部のＣＭＯＳ型トランジスタを形成する領域を被覆するレジストマスク等を設けた状態で実施される。このため、図１（ｂ）に示すように、ＣＭＯＳ形成部のＣＭＯＳ型トランジスタを形成する領域には、埋め込みコレクタ層１が形成されていない。
【００３３】
埋め込みコレクタ層１の形成後、Ｓｉ半導体基板１０の表面には、Ｓｉエピタキシャル成長により、ｎ型低不純物濃度の半導体層２が形成される。半導体層２が形成された基板の表面部には、素子分離領域が形成される。図１（ａ）の例では、素子分離領域は、シャロートレンチ３とディープトレンチ６とで構成されている。ここでは、シャロートレンチ３は、基板に形成された浅いトレンチに酸化シリコン（シリコンオキサイド）膜を埋め込むことで形成される。また、ディープトレンチ６は、表面に酸化シリコン膜５が形成された深いトレンチにノンドープ（アンドープ）ポリシリコン膜４を埋め込むことで形成される。図１（ａ）の例では、ＨＢＴ形成部のｎ-エピタキシャル半導体層２に、シャロートレンチ３で分離されたＳｉ基板領域７、８が形成されている。Ｓｉ基板領域７はＨＢＴ素子形成領域（第１の領域）であり、Ｓｉ基板領域８はｎ+コレクタ引出層形成領域（第２の領域）として使用される。なお、シャロートレンチ３は少なくとも半導体層２を分離する素子分離であり、ディープトレンチ６は、少なくとも埋め込みコレクタ層１およびＣＭＯＳ形成部のウェル層（後述する）を分離する素子分離領域である。
【００３４】
一方、図１（ｂ）に示すように、本実施形態に係るＢｉＣＭＯＳ集積回路装置のＣＭＯＳ形成部は、ｎ型ＭＯＳトランジスタ形成領域１６とｐ型ＭＯＳトランジスタ形成領域１７とを備える。ｎ型ＭＯＳトランジスタ形成領域１６には、ｎ型のＭＯＳ型トランジスタが形成され、ｐ型ＭＯＳトランジスタ形成領域１７には、ｎ型のＭＯＳ型トランジスタが形成される。本実施形態では、ＨＢＴ形成部にＨＢＴ素子の形成を開始する時点（後述のヘテロ接合構造２４の形成を開始する時点）において、ｎ型ＭＯＳトランジスタ形成領域１６に、Ｐウェルである低不純物濃度のｐ型拡散層１２上に設けられたｎ型ポリシリコン膜からなるゲート電極９ａ、ＬＤＤ（Lightly Doped Drain）サイドウォールスペーサ１１、ｎ型低不純物濃度のＬＤＤであるｎ-領域１３が形成されている。また、ｐ型ＭＯＳトランジスタ形成領域１７には、Ｎウェルである低不純物濃度のｎ型拡散層１４上に設けられたｐ型ポリシリコン膜からなるｐ型ゲート電極９ｂ、ＬＤＤサイドウォールスペーサ１１、ｐ型低不純物濃度のＬＤＤであるｐ-領域１５が形成されている。なお、ｎ型ＭＯＳトランジスタ形成領域１６とｐ型ＭＯＳトランジスタ形成領域１７との間は、シャロートレンチ３のみで分離されている。
【００３５】
なお、従来技術と同様に、文中、図中のｎ-やｎ+、ｐ-やｐ+などの添字−や添字＋は濃度を表している。低濃度を意味する添字−は、おおよそ１０16〜１０18ｃｍ-3のオーダーの濃度を示し、高濃度を意味する添字＋は、おおよそ１０19〜１０20ｃｍ-3のオーダーの濃度を示している。
【００３６】
上述した従来技術では、ＣＭＯＳ形成部の高不純物濃度ソース・ドレイン拡散層（ｎ+ソース・ドレイン領域１２２、１２３およびｐ+ソース・ドレイン領域１２０、１２１）が形成された後にＨＢＴ素子の形成が開始されていたが、本実施形態では、図１（ａ）、図１（ｂ）に示すように、ＨＢＴ素子形成の開始時に、ＭＯＳトランジスタのソース・ドレイン領域（高濃度不純物領域）は未だ形成されていない。本実施形態では、ＭＯＳ型トランジスタのソース・ドレイン領域の形成を、後述するように、ＨＢＴ素子のエミッタ電極、ベース電極への注入と同時に行う。これにより、ＨＢＴ形成工程とＭＯＳトランジスタ形成工程とを共用化し、工程削減・コスト削減を実現している。なお、図１（ｂ）に示すＭＯＳ型トランジスタの構造は、周知の手法により形成可能であるため、ここでの説明は省略する。
【００３７】
続いて、図２（ａ）に示すように、全面に絶縁膜４１が形成される。ここでは、絶縁膜４１として、ＬＰ−ＣＶＤ（減圧化学的気相成長）法により、酸化シリコン膜を堆積している。絶縁膜４１は、酸化シリコン膜に限らず、窒化シリコン膜であってもよい。この後、絶縁膜４１上に、ＨＢＴ素子形成領域７を露出する開口部を有するレジストマスク（図示せず）が形成される。ここでは、当該レジストマスクの開口端は、ＨＢＴ素子形成領域７を区画するシャロートレンチ３上に位置している。そして、当該レジストマスクをエッチングマスクとして絶縁膜４１をエッチングすることにより、前記開口部に対応する絶縁膜４１が除去される。従来法の図１４（ａ）、図１４（ｂ）に示す工程では、プロテクトレイヤーとして、酸化シリコン膜１１８とノンドープポリシリコン膜１１９の２層を堆積している。これに対し、本実施形態では１層の絶縁膜を堆積するため、この点でも工程が削減されていることになる。
【００３８】
続いて、絶縁膜４１に形成された開口部に露出したＳｉ基板領域７上に、ｐ型不純物がドープされたＳｉＧｅ層からなる島状のヘテロ接合構造２４がエピタキシャル成長により形成される。当該ＳｉＧｅ層はベース用導電層（エピタキシャル・ベース層）として機能する。ヘテロ接合構造２４は、ＳｉＣ層やＳｉＧｅＣ層で構成されてもよい。図２（ｂ）は、Ｓｉ基板領域７上に、ヘテロ接合構造２４が形成されたときのＣＭＯＳ形成部の状態を示す断面図である。ヘテロ接合構造２４はＨＢＴ素子形成領域７上にのみ選択的に形成されるため、ＣＭＯＳ形成部にヘテロ接合構造は存在しない。
【００３９】
続いて、図３（ａ）に示すように、ヘテロ接合構造２４を含む基板全体にＬＰ−ＣＶＤ法により、窒化シリコン膜４２および酸化シリコン膜４３が下層から順に堆積される。堆積された酸化シリコン膜４３上には、ヘテロ接合構造２４の、外部ベース層形成領域およびエミッタ層形成領域を除く領域を被覆するレジストマスク５１が形成される。当該レジストマスク５１を用いたエッチングにより、酸化シリコン膜４３、窒化シリコン膜４２を順次パターニングすることで、ヘテロ接合構造２４が表面に露出した、外部ベース層形成領域９１およびエミッタ層形成領域９２が形成される。なお、本実施形態では、酸化シリコン膜からなる絶縁膜４１が窒化シリコン膜４２をエッチングする際のエッチングストッパ膜として機能する。酸化シリコン膜４３に対するエッチングには、例えば、フッ酸の希釈エッチング液を使用したウェットエッチングを適用でき、窒化シリコン膜４２に対するエッチングには、１５０℃程度の熱リン酸を使用したウェットエッチングを適用することができる。あるいは、エッチングガスとして、ＣＨＦ3などのフルオロカーボン系の混合ガスを使用したドライエッチングを適用することもできる。当該エッチングにおいてＣＭＯＳ形成部は、レジストマスク５１により被覆されていないため、絶縁膜４１上の、窒化シリコン膜４２および酸化シリコン膜４３は、図３(ｂ)に示すように全て除去される。
【００４０】
上記レジストマスク５１の除去後、図４（ａ）、図４（ｂ）に示すように、ノンドープポリシリコン膜４４が全面に堆積される。当該膜はノンドープであればよく、ポリシリコンに限らず、単結晶、非晶質（アモルファス）のシリコン膜を使用することもできる。この後、図５（ａ）に示すように、ノンドープポリシリコン膜４４上に、外部ベース電極およびエミッタ電極に対応する部分を被覆するレジストマスク５２が形成される。当該レジストマスク５２を用いたポリシリコン膜４４のエッチングにより、外部ベース電極３１とエミッタ電極３２とが形成される。このとき、ポリシリコン膜４４は絶縁膜４１と酸化シリコン膜４３とに対して選択的にエッチング除去される。なお、ＣＭＯＳ形成部には、レジストマスク５２が形成されないため、図５（ｂ）に示すように、ポリシリコン膜４４は全て除去され、絶縁膜４１が露出する。
【００４１】
以上のようにして、外部ベース電極３１のパターンとエミッタ電極３２のパターンの形成が完了すると、図６（ａ）、図６（ｂ）に示すように、外部ベース電極３１を含む領域およびｐ型ＭＯＳトランジスタ形成領域１７に開口部を有するレジストマスク５３が形成される。当該レジストマスク５３をイオン注入マスクとしてｐ型不純物を高濃度にイオン注入することにより、外部ベース電極３１の表面に高不純物濃度のｐ型層３３が形成され、ｐ型ＭＯＳトランジスタ形成領域１７ではゲート電極９ｂがｐ型となり、ｐ型ソース２０、ｐ型ドレイン２１が同時に形成される。
【００４２】
続いて、レジストマスク５３を除去した後、図７（ａ）、図７（ｂ）に示すように、エミッタ電極３２を含む領域、ｎ+コレクタ引出層となるＳｉ基板領域８を含む領域およびｎ型ＭＯＳトランジスタ形成領域１６に開口部を有するレジストマスク５４が形成される。当該レジストマスク５４をイオン注入マスクとしてｎ型不純物を高濃度にイオン注入することにより、エミッタ電極３２の表面に高不純物濃度のｎ型層３４が形成され、ｎ型ＭＯＳトランジスタ形成領域１６ではゲート電極９ａがｎ型となり、ｎ型ソース２２、ｎ型ドレイン２３が同時に形成される。その後、レジストマスク５４は除去される。
【００４３】
なお、本実施形態では、外部ベース電極３１等へのｐ型不純物のイオン注入を先に実施し、その後に、エミッタ電極３２等へのｎ型不純物のイオン注入を実施しているが、先にｎ型不純物のイオン注入を実施し、その後にｐ型不純物のイオン注入を実施してもよい。また、本実施形態では、プロテクトレイヤーである絶縁膜４１を通じたｐ型、ｎ型不純物のイオン注入により、ＣＭＯＳ形成部にソース・ドレイン領域を形成しているが、上記イオン注入前に絶縁膜４１が除去されてもよい。絶縁膜４１の有無により、ソース・ドレイン領域の注入深さを変更することができる。また、絶縁膜４１の膜厚を制御することにより、ソース・ドレイン領域の注入深さを制御することも可能である。なお、本実施形態では、絶縁膜４１が酸化シリコン膜であるので、バッファードフッ酸や希釈フッ酸等のエッチング液を使用したウェットエッチング等により、容易に絶縁膜４１を除去することができる。
【００４４】
以上のようにして、イオン注入が完了すると、図８（ａ）、図８（ｂ）に示すように、ウェットエッチングにより、表面に露出した酸化シリコン膜４３、絶縁膜４１が除去された後、基板上の全面に減圧ＣＶＤもしくは常圧ＣＶＤにて、薄い酸化シリコン膜４５が堆積される。当該酸化シリコン膜４５には、フォトリソグラフィ技術およびエッチング技術を用いて、コンタクト領域（外部ベース電極３１のコンタクト領域、エミッタ電極３２のコンタクト領域、コレクタ引出層のコンタクト領域およびＣＭＯＳ形成部のコンタクト領域）に開口部が形成される。酸化シリコン膜４５に開口部が形成された後、基板上の全面に、スパッタリング法により、コバルト（Ｃｏ）膜、チタン（Ｔｉ）膜が下層から順に積層される。当該状態で加熱処理を行い、酸化シリコン膜４５の開口部に露出した、ポリシリコン膜からなる外部ベース電極３１、エミッタ電極３２と、ＴｉもしくはＣｏとを反応させ、単結晶シリコン層であるｎ型ソース２０、ｎ型ドレイン２１、ｐ型ソース２２、ｐ型ドレイン２３のシリコンとＴｉもしくはＣｏとを反応させる。これにより、酸化シリコン膜４５の開口部に露出し、コバルト膜に接触した各部の表面部に、シリサイド層６１、６２、６３、６４、６５、６６、６７、６８、６９が形成され、低抵抗化される。酸化シリコン膜４５は、シリサイド層６１〜６９の形成後に除去される。
【００４５】
以降の工程では、ＨＢＴ素子、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタに接続する配線が、標準的な多層配線工程プロセスにより形成される。すなわち、図９（ａ）、図９（ｂ）に示すように、基板上に酸化膜等からなる層間絶縁膜４６が堆積された後、層間絶縁膜４６に公知のリソグラフィ技術およびエッチング技術を適用することにより、層間絶縁膜４６を貫通して各シリサイド層６１〜６９に到達するコンタクトホール７１、７２、７３、７４、７５、７６、７７、７８、７９が形成される。
【００４６】
その後に、図１０（ａ）、図１０（ｂ）に示すように、各コンタクトホール７１〜７９にＴｉ膜、ＴｉＮ膜が形成された後、タングステン（Ｗ）膜が埋め込まれ、ＣＭＰ等により表面の不要部を除去することで、Ｗプラグ８１、８２、８３、８４、８５、８６、８７、８８、８９が形成される。次いで、基板上にアルミニウム合金膜を形成し、所定部分が開口されたマスク（図示せず）を用いて、アルミニウム合金膜をパターニングすることにより、各Ｗプラグと接続され、層間絶縁膜４６の上に伸びる金属配線（図示せず）が形成される。このような、配線工程プロセスが必要に応じて繰り返し実施され、半導体装置が完成する。
【００４７】
以上のようにして構成された本実施形態の半導体装置では、ＨＢＴ素子のエミッタ電極３２と、外部ベース電極３１とが、共通の半導体膜４４を加工することにより形成されるとともに、エミッタ・ベース間が窒化シリコン膜４２と層間絶縁膜４６とによって離間されている。当該構造では、極薄い酸化シリコン膜１２８とサイドウォールスペーサ１２９とによって分離される従来技術のように、外部ベース電極とエミッタ電極とがオーバーラップすることがない。そのため、加工寸法の微細化等により加工マージンが小さくなった場合でも、ベース・エミッタ間の短絡不良の発生を抑制することができる。また、サイドウォールスペーサが存在しないため、エミッタ電極３２、ベース電極３１間の絶縁膜の薄膜化によるエミッタサイズの縮小を従来構造に比べて容易に実現でき、容易にベース抵抗を低減することができる。
【００４８】
さらに、本実施形態の構成では、エミッタ電極３２の上面位置は、従来と比較して、外部ベース電極を構成するポリシリコン膜と酸化シリコン膜１２７の膜厚分だけ低くなる。その結果、エミッタ電極３２の上端はＣＭＯＳ素子の各ゲート電極９ａ、９ｂの上端と同程度の高さになる。そのため、外部ベース電極３１とエミッタ電極３２上、ゲート電極９ａ、９ｂ上、ソース・ドレイン領域２０〜２３上において、層間絶縁膜４６に形成されるコンタクトホールの深さがほぼ同程度になり、従来構造に比べて、各コンタクトホール間のアスペクト比差が小さくなる。したがって、コンタクトホールのドライエッチ時の過剰なオーバーエッチングやエッチングイオン打ち込みダメージ、シリサイド膜破れなどを防ぐことができ、結果として、半導体装置を高い製造歩留まりで製造すること可能になる。
【００４９】
ところで、上述の半導体装置の製造方法においては、製造工程の一部を変更した場合でも同様の効果を奏することができる。以下、図１１、図１２を用いて、当該変形例を説明する。図１１（ａ）、図１１（ｂ）は、図５（ａ）、図５（ｂ）を用いて説明した工程に対応する工程を示す断面図である。この変形例では、ノンドープポリシリコン膜４４をパターニングする際、外部ベース電極に対応する部分を被覆し、エミッタ電極に対応する部分を露出するレジストマスク５５が上述のレジストマスク５２に代えて形成される。そして、当該レジストマスク５５を通じた異方性ドライエッチングにより、ノンドープポリシリコン膜４４がパターニングされる。これにより、自己整合的な埋め込みエミッタ電極３６を実現することができ、上述の実施形態に比べて、ＨＢＴ素子の占有面積を縮小することができる。なお、図１１（ｂ）に示すように、本変形例に係る半導体装置の製造方法を適用した場合であっても、ＣＭＯＳ形成部の構造に変化はない。
【００５０】
以上のようにして、埋め込みエミッタ電極３６を形成した後、図６（ａ）、図６（ｂ）で説明したように、ｐ型不純物を高濃度にイオン注入することにより、外部ベース電極３１の表面に高不純物濃度のｐ型層３３が形成され、ｐ型ＭＯＳトランジスタ形成領域１７ではゲート電極９ｂがｐ型となり、ｐ型ソース２０、ｐ型ドレイン２１が同時に形成される。また、図７（ａ）、図７（ｂ）で説明したように、ｎ型不純物を高濃度にイオン注入することにより、エミッタ電極３６の表面に高不純物濃度のｎ型層３４が形成され、ｎ型ＭＯＳトランジスタ形成領域１６ではゲート電極９ａがｎ型となり、ｎ型ソース２２、ｎ型ドレイン２３が同時に形成される。
【００５１】
続いて、図１２（ａ）に示すように、酸化シリコン膜４３、絶縁膜４１が除去され、コンタクト領域（外部ベース電極３１のコンタクト領域、エミッタ電極３６のコンタクト領域、コレクタ引出層のコンタクト領域およびＣＭＯＳ形成部のコンタクト領域）に開口を有する酸化シリコン膜４７が形成される。その後、基板上の全面に、スパッタリング法により、コバルト（Ｃｏ）膜、チタン（Ｔｉ）膜が下層から順に積層され、当該状態で加熱処理を行い、酸化シリコン膜４７の開口部に露出し、コバルト膜に接触した各部の表面部にシリサイド層が形成される。このとき、エミッタ電極３６は、酸化シリコン膜３３を除去したことによって、窒化シリコン膜４２の上面より上方に突出する凸形状となっており、当該凸形状のエミッタ電極３６の表面にシリサイド層６２が形成される。ＣＭＯＳ形成部については図１２（ｂ）に示すように、上述の実施形態と相違点はない。以降、上述の実施形態において、図９〜図１０を用いて説明した各工程が実施され、半導体装置が完成する。なお、エミッタ電極３６上に形成されるコンタクトホールは、平面視においてエミッタ電極３６を包含する開口部を有していることが好ましい。
【００５２】
この変形例では、上述の実施形態に比べて、エミッタ電極３６の面積を小さくすることができる。また、エミッタ電極自体よりも大きなコンタクトホール（平面視においてエミッタ電極を包含するコンタクトホール）をエミッタ電極３６上に形成することが可能になる。これは、エミッタ電極３６の周辺が窒化シリコン膜４２で囲まれ、かつ外部ベース電極３１とは一定の距離だけ離間していることに起因する。すなわち、コンタクトホールのドライエッチングにおいて、層間絶縁膜４６を構成する酸化シリコン膜と、窒化シリコン膜４３とが大きなエッチング速度選択比を有する条件を採用することで、窒化シリコン膜４３がエッチングストッパ膜として機能させることができるからである。また、エミッタ電極３６は、窒化シリコン膜４２の上面より上方に突出する凸形状を有しているため、開口径の大きなコンタクトホールを形成することで、コンタクトプラグとエミッタ電極３６との接触面積も大きくすることができる。
【００５３】
本変形例では、以上のように、エミッタ電極全体にコンタクトホールが形成できるので、上述の実施形態で説明した効果に加えて、エミッタ電極とコンタクトホールとの接触面積を大きくしてコンタクト抵抗を低減し、その寄生抵抗を低減できるという効果を得ることができる。
【００５４】
以上説明したように、本発明では、従来法におけるエミッタ電極用開口部形成に伴う各種の膜の堆積工程やドライエッチング工程が不要であるため、工程数を大幅に削減することができる。また、本発明によれば、外部ベース電極とエミッタ電極とを共通の半導体膜を加工することにより同時に形成し、かつ外部ベース電極とヘテロ接合構造（エピタキシャル・ベース層）とを接続するための開口部とエミッタ電極とヘテロ接合構造とを接続するための開口部を同時に開口している。そのため、外部ベース電極とエミッタ電極を別々の工程で形成する従来法と比較してフォトリソ工程を２回削減することができる。また、外部ベース電極とエミッタ電極用のポリシリコン膜の堆積工程も１回削減できる。
【００５５】
さらに、本発明では、ＨＢＴ素子のエミッタ電極およびベース電極を加工する工程の後、外部ベース電極、エミッタ電極にそれぞれｐ型、ｎ型不純物イオン注入すると同時に、ＭＯＳ型トランジスタに対してｎ型、ｐ型の高不純物濃度ソース・ドレインを形成するためのイオン注入を実施している。従来法では、ＨＢＴ素子形成開始前にＣＭＯＳ形成部の高不純物濃度ソース・ドレイン注入を完了しているのに対し、本発明では外部ベース電極注入とＰｃｈ−ＭＯＳのソース・ドレイン注入およびエミッタ電極注入とＮｃｈ−ＭＯＳのソース・ドレイン注入を兼用することで大幅な工程削減・コスト削減を実現している。
【００５６】
また、本発明は、エミッタ電極とヘテロ接合構造とを接続するための開口部にサイドウォールスペーサを設ける必要がないため、従来、サイドウォールスペーサ間隔で規定されるエミッタ幅Ｗをサイドウォールスペーサがない分だけ拡張することができる。その結果、開口部の寸法で定義されるエミッタサイズを縮小しても従来のベース抵抗を維持することができる。あるいは、従来と同一のエミッタサイズとした場合には、従来に比べてベース抵抗を低減することができる。
【００５７】
さらに、本発明ではエミッタ電極の高さを、外部ベース電極やＣＭＯＳ型トランジスタのゲート電極の高さに近いものとするので、コンタクトホールのエッチングが容易になる。また、本発明において、エミッタ電極を埋め込み構造とすることで、エミッタ電極上のコンタクトホールの位置合わせマージンを著しく緩和することができ、開口径の大きなコンタクトホールを形成することができる。その結果、従来に比べて、コンタクトプラグとエミッタ電極との接触面積を大きくすることができる。
【００５８】
以上、本発明を望ましい実施形態に基づいて説明した。本発明は上述の実施形態に限定せず、本発明の技術的な思想内で当業者によって様々な形態に変形が可能である。例えば、上記実施形態において示した成膜やエッチング等の各プロセスは、他の等価なプロセスに置換することが可能である。
【産業上の利用可能性】
【００５９】
本発明によれば、低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができ、半導体装置およびその製造方法として有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図２】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図３】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図４】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図５】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図６】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図７】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図８】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図９】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１０】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１１】本発明の一実施形態の変形例における半導体装置の製造過程を示す工程断面図
【図１２】本発明の一実施形態の変形例における半導体装置の製造過程を示す工程断面図
【図１３】従来の半導体装置の製造過程を示す工程断面図
【図１４】従来の半導体装置の製造過程を示す工程断面図
【図１５】従来の半導体装置の製造過程を示す工程断面図
【図１６】従来の半導体装置の製造過程を示す工程断面図
【図１７】従来の半導体装置の製造過程を示す工程断面図
【図１８】従来の半導体装置の製造過程を示す工程断面図
【符号の説明】
【００６１】
１０、１００ シリコン基板
１、１０１ 埋め込みコレクタ層
２、１０２ 半導体層
３、１０３ シャロートレンチ
４、１０４ ノンドープポリシリコン
５、１０５ シリコン酸化膜
６、１０６ ディープトレンチ
７ Ｓｉ基板領域（第１の領域）
８ Ｓｉ基板領域（第２の領域）
９ａ、１０９ａ ｎ型ゲート電極
９ｂ、１０９ｂ ｐ型ゲート電極
１６、１１６ ｎ型ＭＯＳＦＥＴ形成領域
１７、１１７ ｐ型ＭＯＳＦＥＴ形成領域
２０、１２０ ｐ型ＭＯＳＦＥＴソース領域
２１、１２１ ｐ型ＭＯＳＦＥＴドレイン領域
２２、１２２ ｎ型ＭＯＳＦＥＴソース領域
２３、１２３ ｎ型ＭＯＳＦＥＴドレイン領域
２４、１２４ ヘテロ接合エピタキシャル膜
３１、１３１ ベース電極
３２、１３０ エミッタ電極
３３ ベース電極ｐ+注入層
３４ エミッタ電極ｎ+注入層
３５ コレクタ引出層ｎ+注入層
３６ 埋め込みエミッタ電極
４１ 絶縁膜（酸化シリコン膜）
４２ 窒化シリコン膜
４３ 酸化シリコン膜
４４ ノンドープポリシリコン膜
４５、４７ 酸化シリコン膜
４６ 層間絶縁膜
５１〜５５ レジストマスク
６１〜６９ シリサイド層
７１〜７９ コンタクトホール
８１〜８９ コンタクトプラグ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、バイポーラトランジスタとしてのヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor；ＨＢＴ）とＭＯＳ型トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；ＭＯＳＦＥＴ）とを備えるバイシーモス（以下、ＢｉＣＭＯＳ）型半導体集積回路装置の構造とその製造方法に関する。
【背景技術】
【０００２】
インターネット通信網高速化など超高速通信技術の発達に伴い、高速動作性・高電流駆動能力を有するバイポーラトランジスタの開発が進んでいる。中でもＨＢＴは、Ｓｉホモ接合バイポーラトランジスタと比較して、優れた高速動作性・高電流駆動能力を有する特徴がある。例えば、Ｓｉ／ＳｉＣ、Ｓｉ／ＳｉＧｅもしくはＳｉ／ＳｉＧｅＣなどのヘテロ接合構造を用いたＨＢＴは、シリコン基板上に形成される素子でありながら、従来、ＧａＡｓ等の化合物半導体を用いたトランジスタでなければ動作させることのできなかった高周波領域でも動作が可能である。シリコン系のＨＢＴでは、一般に、エピタキシャル成長により形成された、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣといったIV族同士のヘテロ接合構造
がベース層に適用される。
【０００３】
ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣを使用したヘテロ接合構造は、Ｓｉ中にＧｅやＣを添加して含有量や分布を調整する。これにより、引っ張り応力や圧縮歪み応力をＳｉ単結晶に与えることができ、バンドギャップを連続的に調整できる。ＳｉＣ系では引っ張り応力、ＳｉＧｅ系では圧縮応力を与えるのが一般的である。このヘテロ接合構造によりベース電流を抑制でき、ベース層の低抵抗化のためにベース層内の不純物濃度を増大させても、トランジスタの電流利得（ｈFE）を高く維持できる。また、バンドギャップの連続変化を利用してキャリアのベース走行時間を短縮でき、高ｆｔ（遮断周波数）、高ｆｍａｘ（最大発振周波数）を有する高周波特性のデバイスを得ることができる。
【０００４】
上記のヘテロ接合構造はＳｉ基板と、ＳｉＣ層、ＳｉＧｅ層あるいはＳｉＧｅＣ層というIV族同士の組合せのため、汎用シリコンプロセスとの整合性が高く、素子の集積化や低
コスト化の面で大きな利点をもつ。特に、ヘテロ接合バイポーラトランジスタとＭＯＳＦＥＴとを共通のＳｉ基板上に集積化できるため、ＭＯＳ型トランジスタのレール・ツー・レール出力、低消費電流、低電源電圧という特徴と、バイポーラトランジスタの高精度・高安定度で低雑音という特徴と、ヘテロ接合バイポーラトランジスタの高速動作性という特徴とを兼ね備えた高性能ＢｉＣＭＯＳ集積回路装置を構成することができる（特許文献１、２等参照。）。
【０００５】
図１３〜図１８は、従来のＨＢＴ（ＳｉＧｅ縦型ＨＢＴ）を含むＢｉＣＭＯＳ集積回路装置の製造過程の一例を示す工程断面図である。これらの図面を用いて従来の製造工程および従来法が有する問題点について説明する。なお、縦型ＨＢＴとはヘテロ接合バイポーラ素子を形成するｎｐｎの接合界面の主要部分がＳｉ基板の主面に対して平行であり、それに伴いキャリアの流れが縦方向となるＨＢＴ素子を指す。なお、各図（ａ）はＨＢＴ形成部を示し、各図（ｂ）は同一基板上のＭＯＳ型トランジスタ形成部（以下、ＣＭＯＳ形成部という。）を示している。
【０００６】
図１３（ａ）に示すように、ＢｉＣＭＯＳ集積回路装置のＨＢＴ形成部においては、（００１）結晶面を主面とするＳｉ半導体基板１００の上部に埋め込みコレクタ層１０１が形成される。埋め込みコレクタ層１０１は、例えば、リン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物を、注入および拡散させることで形成される。また、埋め込みコレクタ層１０１上にはｎ-エピタキシャル層１０２が形成されている。当該構造を有する基板の表面部には、素子分離が形成される。図１３（ａ）の例では、素子分離は、酸化シリコン（シリコンオキサイド）が埋め込まれたシャロートレンチ１０３の部分と、ノンドープ（アンドープ）ポリシリコン膜１０４とこれを取り囲む酸化シリコン膜１０５とにより構成されるディープトレンチ１０６の部分から構成されている。図１３（ａ）の例では、ｎ-エピタキシャル層１０２に、シャロートレンチ１０３で分離されたＳｉ基板領域１０７、１０８が形成されている。Ｓｉ基板領域１０７はＨＢＴ素子形成領域であり、Ｓｉ基板領域１０８はＨＢＴ素子のｎ+コレクタ引出層として使用される領域である。
【０００７】
一方、図１３（ｂ）に示すように、ＢｉＣＭＯＳ集積回路装置のＣＭＯＳ形成部は、ｎ型ＭＯＳトランジスタ形成領域１１６とｐ型ＭＯＳトランジスタ形成領域１１７とを備える。ここでは、ｎ型ＭＯＳトランジスタ形成領域１１６には、ｐ型拡散層１１２上に設けられたｎ型ゲート電極１０９ａ、ＬＤＤ（Lightly Doped Drain）サイドウォールスペーサ１１１、ＬＤＤとなるｎ-領域１１３、およびｎ+ソース・ドレイン領域１２２、１２３により構成されたｎ型のＭＯＳ型トランジスタが形成されている。また、ｐ型ＭＯＳトランジスタ形成領域１１７には、ｎ型拡散層１１４上に設けられたｐ型ゲート電極１０９ｂ、ＬＤＤサイドウォールスペーサ１１１、ＬＤＤとなるｐ-領域１１５、およびｐ+ソース・ドレイン領域１２０、１２１により構成されたｐ型のＭＯＳ型トランジスタが形成されている。ｎ型ＭＯＳトランジスタ形成領域１１６とｐ型ＭＯＳトランジスタ形成領域１１７との間は、シャロートレンチ１０３にて分離されている。
【０００８】
なお、文中、図中のｎ-やｎ+、ｐ-やｐ+などの添字−や添字＋は濃度を表している。低濃度を意味する添字−は、おおよそ１０16〜１０18ｃｍ-3のオーダーの濃度を示し、高濃度を意味する添字＋は、おおよそ１０19〜１０20ｃｍ-3のオーダーの濃度を示している。
【０００９】
図１３（ａ）、図１３（ｂ）に示すように、ＨＢＴ形成部およびＣＭＯＳ形成部に、プロテクトレイヤーが形成される。プロテクトレイヤーは、下層から順に、酸化シリコン（シリコンオキサイド）膜１１８、ノンドープ（アンドープ）ポリシリコン膜１１９が堆積された膜である。当該プロテクトレイヤーには、ＨＢＴ素子形成領域１０７が露出する開口部がドライエッチングにより形成される。このプロテクトレイヤーは、ＨＢＴ素子形成においてプロセス加工上必要であるが、素子構成要素とはならない犠牲的な保護膜である。また、図１３（ｂ）に示すように、ＣＭＯＳ領域はプロテクトレイヤーに覆われるため、ＨＢＴ素子形成のための加工に対してマスクされる。図１３（ｂ）に示す、ＨＢＴ素子の形成が開始される段階では、ソース・ドレイン領域を含め、ＭＯＳ型トランジスタの構成要素の全ての形成が終了している状態にある。
【００１０】
次に、図１４（ａ）に示すように、ＨＢＴ素子形成領域１０７上に、ＳｉＣ層、ＳｉＧｅ層あるいはＳｉＧｅＣ層からなるヘテロ接合構造１２４がエピタキシャル成長により形成される。図１４（ｂ）は、図１４（ａ）に示す工程におけるＣＭＯＳ形成部の状態を示す断面であるが、ヘテロ接合構造１２４はＨＢＴ素子形成領域１０７上にのみ選択的に形成されるため、構造上の変化はない。
【００１１】
続いて、図１５（ａ）、図１５（ｂ）に示すように、ＨＢＴ形成部およびＣＭＯＳ形成部に酸化シリコン膜１２５が堆積される。当該酸化シリコン膜１２５には、ウェットエッチングにより、ＨＢＴ素子形成領域１０７の特定部分（図１５（ａ）では、メサ部の傾斜部分）を露出する開口が形成される。当該開口が形成された後、図１６（ａ）、図１６（ｂ）に示すように、さらにＨＢＴ形成部およびＣＭＯＳ形成部の全体に、ノンドープポリシリコン膜１２６と酸化シリコン膜１２７が堆積される。当該層膜は、ＨＢＴ素子のベース引き出し電極として使用される。
【００１２】
次いで、ヘテロ接合構造１２４上の、ノンドープポリシリコン膜１２６と酸化シリコン膜１２７の一部が選択的にエッチング除去され、ヘテロ接合構造１２４からなる島領域の約半分の領域を占めるエミッタ用開口領域が形成される。当該エッチングにおいて、酸化シリコン膜１２５はドライエッチングストッパ膜として機能する。その後、薄い酸化シリコン膜１２８および不純物ドープトポリシリコンが全面に堆積され、全面エッチバックが行われる。これにより、エミッタ用開口領域内に、不純物ドープトポリシリコンからなるサイドウォールスペーサ１２９が形成される。このとき、エミッタ用開口領域内で対向するサイドウォールスペーサ１２９の間隔がエミッタ幅Ｗおよびエミッタ長Ｌを決定する。なお、図１６（ａ）では、図中の左右方向の開口幅をエミッタ幅Ｗとし、紙面に垂直な方向の開口幅をエミッタ長Ｌと定義している。
【００１３】
エミッタ開口領域が形成されると、図１７（ａ）に示すように、前記サイドウォールスペーサ１２９の間に露出した酸化シリコン膜１２８、１２５が除去された後、エミッタ電極として用いるｎ型の不純物がドープされたポリシリコン膜が堆積される。当該ポリシリコン膜と酸化シリコン膜１２７とが選択的にエッチングされ、エミッタ電極１３０が形成される。このとき、ＣＭＯＳ形成部の酸化シリコン膜１２７は、図１７（ｂ）に示すように、全て除去される。その後、図１８（ａ）に示すように、ノンドープポリシリコン膜１２６がパターニングされ、外部ベース電極１３１が形成される。このとき、ＣＭＯＳ形成部では、図１８（ｂ）に示すように、ノンドープポリシリコン膜１２６、酸化シリコン膜１２５およびノンドープポリシリコン膜１１９は、ＨＢＴ素子形成領域と同様に全て除去されるが、酸化シリコン膜１１８は残される。
【００１４】
以上のように、ＣＭＯＳ形成部については、プロテクトレイヤーが形成された後は、堆積された膜はＨＢＴ素子加工のためのエッチングにより全面除去されていく。
【特許文献１】特開２０００−３３２０２５号公報
【特許文献２】特開２００２−２０８６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述の従来技術には、以下の課題がある。
【００１６】
第１に、ＨＢＴ素子形成には、上述したように多くの膜の堆積およびそれらの除去と加工のためのマスキングが必要になる。一般的な縦型ＨＢＴ素子の場合、上述のように、特に、ヘテロ接合構造１２４からなるエピタキシャル・ベース層と、エミッタ電極１３０などを構成するポリシリコン膜とを分離・形成する際に、多くの工程が必要である。すなわち、各種絶縁膜やポリシリコン膜の堆積工程や、堆積された膜を加工するためのマスキング工程、ドライエッチング工程、ウェットエッチング工程などが必要であり、必然的に工程数が多くなってしまう。加えて、サイドウォールスペーサ１２９を形成するための膜堆積やその加工のための工程も必要となる。また、エミッタ電極１３０、外部ベース電極１３１を個別に形成する必要があるため、これらを加工するためのマスキング工程も２回必要である。製造のコスト低減には、工程数の削減が極めて有効であるため、ＢｉＣＭＯＳ集積回路装置では、ＨＢＴ素子形成工程とＭＯＳＦＥＴ素子形成工程との工程の共有化が重要課題となっている。すなわち、工程の共有化ができるか否かが、マスク回数や工程回数の差となって表れ、製造コストを増減させることになる。
【００１７】
第２に、従来技術では、上述のように、エピタキシャル・ベース層上にサイドウォールスペーサ１２９が形成される場合が多く、サイドウォールスペーサ１２９が形成される開口部においてエミッタ・ベース層を分離する酸化シリコン膜１２５の膜厚は極めて薄い。そのため、加工寸法の微細化等によりサイドウォールスペーサ１２９の加工マージンが小さくなると、酸化シリコン膜１２５を介してエピタキシャル・ベース層とその上に形成されるエミッタ電極１３０が接触し、ショートする不良が多発するようになる。加えて、ＨＢＴ素子では、真性ベース抵抗∝（エミッタ幅Ｗ／エミッタ長Ｌ）×真性ベース層１２４のシート抵抗Ｒｓｂｉ、の関係が成立するため、エミッタ幅Ｗを縮小することによってベース抵抗を下げることが可能である。しかしながら、上述の従来構造では、エミッタ電極１３０が形成される開口部内のサイドウォールスペーサ１２９がエピタキシャル・ベース層とエミッタ電極との接触面積を規定している。そのため、サイドウォールスペーサ１２９を配置するスペースが必要であり、エミッタ開口部分の微細化には限界がある。したがって、より微細な構造を実現する観点では、低ベース抵抗を維持でき、かつサイドウォールスペーサ１２９のない構造が望まれる。
【００１８】
第３に、縦型ＨＢＴ素子は、図１８（ａ）に示すように、エミッタ電極１３０部分の段差が大きくなる。このため、ＨＢＴ形成部上とＣＭＯＳ形成部上に、図１８（ａ）、図１８（ｂ）より後の工程で層間絶縁膜を形成し、表面をＣＭＰ（化学的機械的研磨）などで平坦化した場合、エミッタ電極１３０上に形成するコンタクトホールとＣＭＯＳ形成部に形成するシリコン基板上へのコンタクトホールとのアスペクト比（パターン幅と深さの比）の差が大きくなる。このようなアスペクト比が大きいコンタクトホールを同時にドライエッチングする場合、エミッタ電極１３０部のコンタクトホールは浅いので過剰なオーバーエッチやコンタクトホール底面へのエッチングイオンの打ち込みダメージが発生する可能性が高くなる。
【００１９】
第４に、図１８（ａ）、図１８（ｂ）に示すエミッタ電極１３０、外部引き出しベース電極１３１の構造では、各電極上にコンタクトホールが確実に形成できるように、各電極の端部からコンタクトホールまでのマージンを確保する必要がある。電極上にドライエッチングでコンタクトホールを形成する際にマスク合わせズレが発生した場合、コンタクトホールが位置ズレした状態で形成される。このとき、コンタクトホールが電極上からはみ出ると、電極周辺に形成された絶縁膜にも開口が形成される。そして、コンタクトホールを介してエミッタあるいはベースと、他の関係しない部分とがショートする可能性がある。
【００２０】
本発明は、上記従来の事情を鑑みて提案されたものであって、低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、第１導電型の半導体層を備える。当該半導体層の、素子分離領域で囲まれた第１の領域には、第１導電型とは反対導電型である第２導電型の単結晶半導体からなる島領域を備える。また、上記半導体層の、第１の領域とは異なる第２の領域に形成されたコレクタ引出層と、第１の領域と第２の領域とにわたって、前記半導体層の内部に形成された第１導電型のコレクタ層とを備える。さらに、島領域の表面の所定部分に接触して形成された第２導電型の半導体膜からなるベース電極と、当該ベース電極から離間して、島領域の他の部分に接触して形成された第１導電型の半導体膜からなるエミッタ電極を備える。そして、本発明に係る半導体装置では、ベース電極とエミッタ電極とが、上記半導体層上に形成された共通の半導体膜を加工することで形成されている。
【００２２】
一方、他の観点では、本発明は、上記半導体装置の製造に好適な半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法では、まず、第１導電型の半導体層に素子分離領域が形成される。次いで、素子分離領域で囲まれた半導体層の第１の領域に、第１導電型とは反対導電型である第２導電型の単結晶半導体からなる島領域が形成される。続いて、当該島領域を含む半導体層上の全面に絶縁膜が形成される。島領域上の異なる位置の絶縁膜には、少なくとも２つの開口部が形成され、開口部が形成された絶縁膜上に半導体膜が形成される。そして、当該半導体膜の一部が除去され、一方の開口部において島領域に接続するベース電極と、他方の開口部において島領域に接続するエミッタ電極とが同時に形成される。その後、ベース電極に第２導電型の不純物が導入され、エミッタ電極に第１導電型の不純物が導入される。また、上記半導体層の、第１の領域とは異なる第２の領域に、第１導電型の不純物を導入することにより、コレクタ引出層が形成される。例えば、上記半導体層はシリコンからなり、上記島領域はＳｉＧｅ単結晶半導体、ＳｉＣ単結晶半導体またはＳｉＧｅＣ単結晶半導体等のＳｉ-IV族系単結
晶半導体からなる。
【００２３】
上記半導体装置および半導体装置の製造方法では、ベース電極とエミッタ電極とが、共通の半導体膜を加工することにより形成される。そのため、従来法において、エミッタ電極とベース電極との間に介在された絶縁膜を削減することができる。その結果、絶縁膜の堆積回数や加工回数を削減でき、製造コストを低減することができる。また、エミッタ電極と島領域との接続部にサイドウォールスペーサを形成することなくゲート電極とエミッタ電極とを電気的に分離できるため、パターン寸法が微細化された場合でも、高い製造歩留まりで製造することができる。加えて、サイドウォールスペーサを形成する必要がないため、エミッタサイズの微細化も容易である。さらに、従来のように、ベース電極上にエミッタ電極が積層された構造を有しないため、エミッタ電極の高さを従来に比べて低くすることができ、ゲート電極およびエミッタ電極に起因する段差を抑制することができる。
【００２４】
上記半導体装置の製造方法において、製造される半導体装置は、第１および第２の領域とは異なる半導体層の領域に、第１導電型のチャネルを有する第１のＭＯＳトランジスタおよび第２導電型のチャネルを有する第２のＭＯＳトランジスタを備えてもよい。この場合、上記エミッタ電極に不純物を導入する工程において、第１のＭＯＳトランジスタのソース領域またはドレイン領域が同時に形成され、上記ベース電極に不純物を導入する工程において、第２のＭＯＳトランジスタのソース領域またはドレイン領域が同時に形成される構成を採用することができる。これにより、半導体装置の製造方法において、不純物を導入する工程の数を従来に比べて削減することができる。
【００２５】
また、この半導体装置の製造方法では、さらに、上記半導体層上に、ゲート電極、エミッタ電極、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを被覆する、層間絶縁膜が形成され、当該層間絶縁膜を貫通するコンタクトホールが同時に形成されてもよい。同時に形成されるコンタクトホールが、例えば、ゲート電極と、エミッタ電極と、第１のＭＯＳトランジスタのゲート電極、ソース電極およびドレイン電極と、第２のＭＯＳトランジスタのゲート電極、ソース電極およびドレイン電極とのそれぞれに到達する場合に特に好適である。上述のように、ゲート電極およびエミッタ電極に起因する段差を抑制することができるため、同一基板上にＭＯＳトランジスタが形成されている場合、エミッタ電極は、当該ＭＯＳトランジスタのゲート電極と同等高さになる。そのため、ＭＯＳトランジスタの各電極に接続するコンタクトを形成するための各コンタクトホールと、ＨＢＴ素子の各電極にコンタクトを形成するための各コンタクトホールとのアスペクト比差を低減することができる。その結果、層間絶縁膜にコンタクトホールを形成する際のドライエッチングに起因して従来発生していたダメージを著しく低減することができる。
【００２６】
工程数をさらに削減する観点では、エミッタ電極と、ベース電極と、第１のＭＯＳトランジスタのソース領域またはドレイン領域と、第２のＭＯＳトランジスタのソース領域またはドレイン領域とに、導入された不純物を同一の熱処理工程で活性化させる構成を採用することが好ましい。
【００２７】
なお、上記半導体膜の一部を除去する工程において、半導体膜を除去するエッチングは、エミッタ電極となる半導体膜上にエッチングマスクがなく、ベース電極となる半導体膜上にエッチングマスクが存在する状態で実施することができる。これにより、上記他方の開口部内に埋め込まれたエミッタ電極を、自己整合的に形成することができる。また、エミッタ電極に接続するコンタクトを形成するためのコンタクトホールを形成する場合、エミッタ電極の周囲に露出している絶縁膜と高選択比のドライエッチング条件を適用してコンタクトホールを形成することにより、エミッタ電極上のコンタクトホールの位置合わせマージンを著しく緩和することができる。したがって、従来法に比べて、開口径の大きなコンタクトホールを形成することができ、コンタクトプラグとエミッタ電極との接触面積を大きくすることができる。また、従来と同一のコンタクト抵抗を実現する場合には、エミッタ電極面積を従来に比べて小さくすることができる。したがって、エミッタ電極上に形成されるコンタクトホールを、平面視において、エミッタ電極を内包する構成にすることもできる。
【発明の効果】
【００２８】
本発明によれば、従来法に比べて、絶縁膜の堆積や加工等の工程数を大幅に削減することができ、製造コストを低減することができる。また、エミッタ電極と島領域との接続部にサイドウォールスペーサを形成する必要がないため、パターン寸法が微細化された場合でも、高い製造歩留まりで半導体装置を製造することができる。さらに、エミッタサイズの微細化も容易であり、ベース抵抗の低減を容易に実現することができる。加えて、ゲート電極やエミッタ電極に起因する段差を抑制することができるため、ＢｉＣＭＯＳ型の半導体装置では、ＨＢＴ素子およびＭＯＳトランジスタのそれぞれに接続するコンタクトを形成するためのコンタクトホールのアスペクト比差を低減でき、製造歩留まりを高めることができる。
【００２９】
また、本発明において、エミッタ電極を埋め込み構造とすることで、エミッタ電極上のコンタクトホールの位置合わせマージンを著しく緩和することができ、開口径の大きなコンタクトホールを形成することができる。その結果、従来に比べて、コンタクトプラグとエミッタ電極との接触面積を大きくすることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係る一実施形態を図面を用いて詳細に説明する。なお、本発明の実施形態は様々な代替可能な実施形態に変形でき、本発明の範囲が後述の実施形態によって限定されるものと解釈されてはならない。
【００３１】
図１〜図１０は、本発明の一実施形態における半導体装置の製造過程を示す工程断面図である。本実施形態において例示する半導体装置は、バイポーラトランジスタとしてのＳｉＧｅ縦型ＨＢＴと、ＭＯＳ型トランジスタとしての低電圧駆動ＣＭＯＳデバイスを含む半導体集積回路装置である。なお、各図面上の同符号で表示された要素は同じ要素を意味し、各図（ａ）はＨＢＴ形成部を示し、各図（ｂ）は同一基板上のＭＯＳ型トランジスタ形成部（以下、ＣＭＯＳ形成部という。）を示している。
【００３２】
図１（ａ）に示すように、本実施形態に係るＢｉＣＭＯＳ集積回路装置のＨＢＴ形成部においては、（００１）結晶面を主面とするＳｉ半導体基板１０の上部に埋め込みコレクタ層１が形成されている。埋め込みコレクタ層１は、例えば、リン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物を、Ｓｉ半導体基板１０に高濃度に注入することで形成される。当該埋め込みコレクタ層１の形成は、ＣＭＯＳ形成部のＣＭＯＳ型トランジスタを形成する領域を被覆するレジストマスク等を設けた状態で実施される。このため、図１（ｂ）に示すように、ＣＭＯＳ形成部のＣＭＯＳ型トランジスタを形成する領域には、埋め込みコレクタ層１が形成されていない。
【００３３】
埋め込みコレクタ層１の形成後、Ｓｉ半導体基板１０の表面には、Ｓｉエピタキシャル成長により、ｎ型低不純物濃度の半導体層２が形成される。半導体層２が形成された基板の表面部には、素子分離領域が形成される。図１（ａ）の例では、素子分離領域は、シャロートレンチ３とディープトレンチ６とで構成されている。ここでは、シャロートレンチ３は、基板に形成された浅いトレンチに酸化シリコン（シリコンオキサイド）膜を埋め込むことで形成される。また、ディープトレンチ６は、表面に酸化シリコン膜５が形成された深いトレンチにノンドープ（アンドープ）ポリシリコン膜４を埋め込むことで形成される。図１（ａ）の例では、ＨＢＴ形成部のｎ-エピタキシャル半導体層２に、シャロートレンチ３で分離されたＳｉ基板領域７、８が形成されている。Ｓｉ基板領域７はＨＢＴ素子形成領域（第１の領域）であり、Ｓｉ基板領域８はｎ+コレクタ引出層形成領域（第２の領域）として使用される。なお、シャロートレンチ３は少なくとも半導体層２を分離する素子分離であり、ディープトレンチ６は、少なくとも埋め込みコレクタ層１およびＣＭＯＳ形成部のウェル層（後述する）を分離する素子分離領域である。
【００３４】
一方、図１（ｂ）に示すように、本実施形態に係るＢｉＣＭＯＳ集積回路装置のＣＭＯＳ形成部は、ｎ型ＭＯＳトランジスタ形成領域１６とｐ型ＭＯＳトランジスタ形成領域１７とを備える。ｎ型ＭＯＳトランジスタ形成領域１６には、ｎ型のＭＯＳ型トランジスタが形成され、ｐ型ＭＯＳトランジスタ形成領域１７には、ｎ型のＭＯＳ型トランジスタが形成される。本実施形態では、ＨＢＴ形成部にＨＢＴ素子の形成を開始する時点（後述のヘテロ接合構造２４の形成を開始する時点）において、ｎ型ＭＯＳトランジスタ形成領域１６に、Ｐウェルである低不純物濃度のｐ型拡散層１２上に設けられたｎ型ポリシリコン膜からなるゲート電極９ａ、ＬＤＤ（Lightly Doped Drain）サイドウォールスペーサ１１、ｎ型低不純物濃度のＬＤＤであるｎ-領域１３が形成されている。また、ｐ型ＭＯＳトランジスタ形成領域１７には、Ｎウェルである低不純物濃度のｎ型拡散層１４上に設けられたｐ型ポリシリコン膜からなるｐ型ゲート電極９ｂ、ＬＤＤサイドウォールスペーサ１１、ｐ型低不純物濃度のＬＤＤであるｐ-領域１５が形成されている。なお、ｎ型ＭＯＳトランジスタ形成領域１６とｐ型ＭＯＳトランジスタ形成領域１７との間は、シャロートレンチ３のみで分離されている。
【００３５】
なお、従来技術と同様に、文中、図中のｎ-やｎ+、ｐ-やｐ+などの添字−や添字＋は濃度を表している。低濃度を意味する添字−は、おおよそ１０16〜１０18ｃｍ-3のオーダーの濃度を示し、高濃度を意味する添字＋は、おおよそ１０19〜１０20ｃｍ-3のオーダーの濃度を示している。
【００３６】
上述した従来技術では、ＣＭＯＳ形成部の高不純物濃度ソース・ドレイン拡散層（ｎ+ソース・ドレイン領域１２２、１２３およびｐ+ソース・ドレイン領域１２０、１２１）が形成された後にＨＢＴ素子の形成が開始されていたが、本実施形態では、図１（ａ）、図１（ｂ）に示すように、ＨＢＴ素子形成の開始時に、ＭＯＳトランジスタのソース・ドレイン領域（高濃度不純物領域）は未だ形成されていない。本実施形態では、ＭＯＳ型トランジスタのソース・ドレイン領域の形成を、後述するように、ＨＢＴ素子のエミッタ電極、ベース電極への注入と同時に行う。これにより、ＨＢＴ形成工程とＭＯＳトランジスタ形成工程とを共用化し、工程削減・コスト削減を実現している。なお、図１（ｂ）に示すＭＯＳ型トランジスタの構造は、周知の手法により形成可能であるため、ここでの説明は省略する。
【００３７】
続いて、図２（ａ）に示すように、全面に絶縁膜４１が形成される。ここでは、絶縁膜４１として、ＬＰ−ＣＶＤ（減圧化学的気相成長）法により、酸化シリコン膜を堆積している。絶縁膜４１は、酸化シリコン膜に限らず、窒化シリコン膜であってもよい。この後、絶縁膜４１上に、ＨＢＴ素子形成領域７を露出する開口部を有するレジストマスク（図示せず）が形成される。ここでは、当該レジストマスクの開口端は、ＨＢＴ素子形成領域７を区画するシャロートレンチ３上に位置している。そして、当該レジストマスクをエッチングマスクとして絶縁膜４１をエッチングすることにより、前記開口部に対応する絶縁膜４１が除去される。従来法の図１４（ａ）、図１４（ｂ）に示す工程では、プロテクトレイヤーとして、酸化シリコン膜１１８とノンドープポリシリコン膜１１９の２層を堆積している。これに対し、本実施形態では１層の絶縁膜を堆積するため、この点でも工程が削減されていることになる。
【００３８】
続いて、絶縁膜４１に形成された開口部に露出したＳｉ基板領域７上に、ｐ型不純物がドープされたＳｉＧｅ層からなる島状のヘテロ接合構造２４がエピタキシャル成長により形成される。当該ＳｉＧｅ層はベース用導電層（エピタキシャル・ベース層）として機能する。ヘテロ接合構造２４は、ＳｉＣ層やＳｉＧｅＣ層で構成されてもよい。図２（ｂ）は、Ｓｉ基板領域７上に、ヘテロ接合構造２４が形成されたときのＣＭＯＳ形成部の状態を示す断面図である。ヘテロ接合構造２４はＨＢＴ素子形成領域７上にのみ選択的に形成されるため、ＣＭＯＳ形成部にヘテロ接合構造は存在しない。
【００３９】
続いて、図３（ａ）に示すように、ヘテロ接合構造２４を含む基板全体にＬＰ−ＣＶＤ法により、窒化シリコン膜４２および酸化シリコン膜４３が下層から順に堆積される。堆積された酸化シリコン膜４３上には、ヘテロ接合構造２４の、外部ベース層形成領域およびエミッタ層形成領域を除く領域を被覆するレジストマスク５１が形成される。当該レジストマスク５１を用いたエッチングにより、酸化シリコン膜４３、窒化シリコン膜４２を順次パターニングすることで、ヘテロ接合構造２４が表面に露出した、外部ベース層形成領域９１およびエミッタ層形成領域９２が形成される。なお、本実施形態では、酸化シリコン膜からなる絶縁膜４１が窒化シリコン膜４２をエッチングする際のエッチングストッパ膜として機能する。酸化シリコン膜４３に対するエッチングには、例えば、フッ酸の希釈エッチング液を使用したウェットエッチングを適用でき、窒化シリコン膜４２に対するエッチングには、１５０℃程度の熱リン酸を使用したウェットエッチングを適用することができる。あるいは、エッチングガスとして、ＣＨＦ3などのフルオロカーボン系の混合ガスを使用したドライエッチングを適用することもできる。当該エッチングにおいてＣＭＯＳ形成部は、レジストマスク５１により被覆されていないため、絶縁膜４１上の、窒化シリコン膜４２および酸化シリコン膜４３は、図３(ｂ)に示すように全て除去される。
【００４０】
上記レジストマスク５１の除去後、図４（ａ）、図４（ｂ）に示すように、ノンドープポリシリコン膜４４が全面に堆積される。当該膜はノンドープであればよく、ポリシリコンに限らず、単結晶、非晶質（アモルファス）のシリコン膜を使用することもできる。この後、図５（ａ）に示すように、ノンドープポリシリコン膜４４上に、外部ベース電極およびエミッタ電極に対応する部分を被覆するレジストマスク５２が形成される。当該レジストマスク５２を用いたポリシリコン膜４４のエッチングにより、外部ベース電極３１とエミッタ電極３２とが形成される。このとき、ポリシリコン膜４４は絶縁膜４１と酸化シリコン膜４３とに対して選択的にエッチング除去される。なお、ＣＭＯＳ形成部には、レジストマスク５２が形成されないため、図５（ｂ）に示すように、ポリシリコン膜４４は全て除去され、絶縁膜４１が露出する。
【００４１】
以上のようにして、外部ベース電極３１のパターンとエミッタ電極３２のパターンの形成が完了すると、図６（ａ）、図６（ｂ）に示すように、外部ベース電極３１を含む領域およびｐ型ＭＯＳトランジスタ形成領域１７に開口部を有するレジストマスク５３が形成される。当該レジストマスク５３をイオン注入マスクとしてｐ型不純物を高濃度にイオン注入することにより、外部ベース電極３１の表面に高不純物濃度のｐ型層３３が形成され、ｐ型ＭＯＳトランジスタ形成領域１７ではゲート電極９ｂがｐ型となり、ｐ型ソース２０、ｐ型ドレイン２１が同時に形成される。
【００４２】
続いて、レジストマスク５３を除去した後、図７（ａ）、図７（ｂ）に示すように、エミッタ電極３２を含む領域、ｎ+コレクタ引出層となるＳｉ基板領域８を含む領域およびｎ型ＭＯＳトランジスタ形成領域１６に開口部を有するレジストマスク５４が形成される。当該レジストマスク５４をイオン注入マスクとしてｎ型不純物を高濃度にイオン注入することにより、エミッタ電極３２の表面に高不純物濃度のｎ型層３４が形成され、ｎ型ＭＯＳトランジスタ形成領域１６ではゲート電極９ａがｎ型となり、ｎ型ソース２２、ｎ型ドレイン２３が同時に形成される。その後、レジストマスク５４は除去される。
【００４３】
なお、本実施形態では、外部ベース電極３１等へのｐ型不純物のイオン注入を先に実施し、その後に、エミッタ電極３２等へのｎ型不純物のイオン注入を実施しているが、先にｎ型不純物のイオン注入を実施し、その後にｐ型不純物のイオン注入を実施してもよい。また、本実施形態では、プロテクトレイヤーである絶縁膜４１を通じたｐ型、ｎ型不純物のイオン注入により、ＣＭＯＳ形成部にソース・ドレイン領域を形成しているが、上記イオン注入前に絶縁膜４１が除去されてもよい。絶縁膜４１の有無により、ソース・ドレイン領域の注入深さを変更することができる。また、絶縁膜４１の膜厚を制御することにより、ソース・ドレイン領域の注入深さを制御することも可能である。なお、本実施形態では、絶縁膜４１が酸化シリコン膜であるので、バッファードフッ酸や希釈フッ酸等のエッチング液を使用したウェットエッチング等により、容易に絶縁膜４１を除去することができる。
【００４４】
以上のようにして、イオン注入が完了すると、図８（ａ）、図８（ｂ）に示すように、ウェットエッチングにより、表面に露出した酸化シリコン膜４３、絶縁膜４１が除去された後、基板上の全面に減圧ＣＶＤもしくは常圧ＣＶＤにて、薄い酸化シリコン膜４５が堆積される。当該酸化シリコン膜４５には、フォトリソグラフィ技術およびエッチング技術を用いて、コンタクト領域（外部ベース電極３１のコンタクト領域、エミッタ電極３２のコンタクト領域、コレクタ引出層のコンタクト領域およびＣＭＯＳ形成部のコンタクト領域）に開口部が形成される。酸化シリコン膜４５に開口部が形成された後、基板上の全面に、スパッタリング法により、コバルト（Ｃｏ）膜、チタン（Ｔｉ）膜が下層から順に積層される。当該状態で加熱処理を行い、酸化シリコン膜４５の開口部に露出した、ポリシリコン膜からなる外部ベース電極３１、エミッタ電極３２と、ＴｉもしくはＣｏとを反応させ、単結晶シリコン層であるｎ型ソース２０、ｎ型ドレイン２１、ｐ型ソース２２、ｐ型ドレイン２３のシリコンとＴｉもしくはＣｏとを反応させる。これにより、酸化シリコン膜４５の開口部に露出し、コバルト膜に接触した各部の表面部に、シリサイド層６１、６２、６３、６４、６５、６６、６７、６８、６９が形成され、低抵抗化される。酸化シリコン膜４５は、シリサイド層６１〜６９の形成後に除去される。
【００４５】
以降の工程では、ＨＢＴ素子、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタに接続する配線が、標準的な多層配線工程プロセスにより形成される。すなわち、図９（ａ）、図９（ｂ）に示すように、基板上に酸化膜等からなる層間絶縁膜４６が堆積された後、層間絶縁膜４６に公知のリソグラフィ技術およびエッチング技術を適用することにより、層間絶縁膜４６を貫通して各シリサイド層６１〜６９に到達するコンタクトホール７１、７２、７３、７４、７５、７６、７７、７８、７９が形成される。
【００４６】
その後に、図１０（ａ）、図１０（ｂ）に示すように、各コンタクトホール７１〜７９にＴｉ膜、ＴｉＮ膜が形成された後、タングステン（Ｗ）膜が埋め込まれ、ＣＭＰ等により表面の不要部を除去することで、Ｗプラグ８１、８２、８３、８４、８５、８６、８７、８８、８９が形成される。次いで、基板上にアルミニウム合金膜を形成し、所定部分が開口されたマスク（図示せず）を用いて、アルミニウム合金膜をパターニングすることにより、各Ｗプラグと接続され、層間絶縁膜４６の上に伸びる金属配線（図示せず）が形成される。このような、配線工程プロセスが必要に応じて繰り返し実施され、半導体装置が完成する。
【００４７】
以上のようにして構成された本実施形態の半導体装置では、ＨＢＴ素子のエミッタ電極３２と、外部ベース電極３１とが、共通の半導体膜４４を加工することにより形成されるとともに、エミッタ・ベース間が窒化シリコン膜４２と層間絶縁膜４６とによって離間されている。当該構造では、極薄い酸化シリコン膜１２８とサイドウォールスペーサ１２９とによって分離される従来技術のように、外部ベース電極とエミッタ電極とがオーバーラップすることがない。そのため、加工寸法の微細化等により加工マージンが小さくなった場合でも、ベース・エミッタ間の短絡不良の発生を抑制することができる。また、サイドウォールスペーサが存在しないため、エミッタ電極３２、ベース電極３１間の絶縁膜の薄膜化によるエミッタサイズの縮小を従来構造に比べて容易に実現でき、容易にベース抵抗を低減することができる。
【００４８】
さらに、本実施形態の構成では、エミッタ電極３２の上面位置は、従来と比較して、外部ベース電極を構成するポリシリコン膜と酸化シリコン膜１２７の膜厚分だけ低くなる。その結果、エミッタ電極３２の上端はＣＭＯＳ素子の各ゲート電極９ａ、９ｂの上端と同程度の高さになる。そのため、外部ベース電極３１とエミッタ電極３２上、ゲート電極９ａ、９ｂ上、ソース・ドレイン領域２０〜２３上において、層間絶縁膜４６に形成されるコンタクトホールの深さがほぼ同程度になり、従来構造に比べて、各コンタクトホール間のアスペクト比差が小さくなる。したがって、コンタクトホールのドライエッチ時の過剰なオーバーエッチングやエッチングイオン打ち込みダメージ、シリサイド膜破れなどを防ぐことができ、結果として、半導体装置を高い製造歩留まりで製造すること可能になる。
【００４９】
ところで、上述の半導体装置の製造方法においては、製造工程の一部を変更した場合でも同様の効果を奏することができる。以下、図１１、図１２を用いて、当該変形例を説明する。図１１（ａ）、図１１（ｂ）は、図５（ａ）、図５（ｂ）を用いて説明した工程に対応する工程を示す断面図である。この変形例では、ノンドープポリシリコン膜４４をパターニングする際、外部ベース電極に対応する部分を被覆し、エミッタ電極に対応する部分を露出するレジストマスク５５が上述のレジストマスク５２に代えて形成される。そして、当該レジストマスク５５を通じた異方性ドライエッチングにより、ノンドープポリシリコン膜４４がパターニングされる。これにより、自己整合的な埋め込みエミッタ電極３６を実現することができ、上述の実施形態に比べて、ＨＢＴ素子の占有面積を縮小することができる。なお、図１１（ｂ）に示すように、本変形例に係る半導体装置の製造方法を適用した場合であっても、ＣＭＯＳ形成部の構造に変化はない。
【００５０】
以上のようにして、埋め込みエミッタ電極３６を形成した後、図６（ａ）、図６（ｂ）で説明したように、ｐ型不純物を高濃度にイオン注入することにより、外部ベース電極３１の表面に高不純物濃度のｐ型層３３が形成され、ｐ型ＭＯＳトランジスタ形成領域１７ではゲート電極９ｂがｐ型となり、ｐ型ソース２０、ｐ型ドレイン２１が同時に形成される。また、図７（ａ）、図７（ｂ）で説明したように、ｎ型不純物を高濃度にイオン注入することにより、エミッタ電極３６の表面に高不純物濃度のｎ型層３４が形成され、ｎ型ＭＯＳトランジスタ形成領域１６ではゲート電極９ａがｎ型となり、ｎ型ソース２２、ｎ型ドレイン２３が同時に形成される。
【００５１】
続いて、図１２（ａ）に示すように、酸化シリコン膜４３、絶縁膜４１が除去され、コンタクト領域（外部ベース電極３１のコンタクト領域、エミッタ電極３６のコンタクト領域、コレクタ引出層のコンタクト領域およびＣＭＯＳ形成部のコンタクト領域）に開口を有する酸化シリコン膜４７が形成される。その後、基板上の全面に、スパッタリング法により、コバルト（Ｃｏ）膜、チタン（Ｔｉ）膜が下層から順に積層され、当該状態で加熱処理を行い、酸化シリコン膜４７の開口部に露出し、コバルト膜に接触した各部の表面部にシリサイド層が形成される。このとき、エミッタ電極３６は、酸化シリコン膜３３を除去したことによって、窒化シリコン膜４２の上面より上方に突出する凸形状となっており、当該凸形状のエミッタ電極３６の表面にシリサイド層６２が形成される。ＣＭＯＳ形成部については図１２（ｂ）に示すように、上述の実施形態と相違点はない。以降、上述の実施形態において、図９〜図１０を用いて説明した各工程が実施され、半導体装置が完成する。なお、エミッタ電極３６上に形成されるコンタクトホールは、平面視においてエミッタ電極３６を包含する開口部を有していることが好ましい。
【００５２】
この変形例では、上述の実施形態に比べて、エミッタ電極３６の面積を小さくすることができる。また、エミッタ電極自体よりも大きなコンタクトホール（平面視においてエミッタ電極を包含するコンタクトホール）をエミッタ電極３６上に形成することが可能になる。これは、エミッタ電極３６の周辺が窒化シリコン膜４２で囲まれ、かつ外部ベース電極３１とは一定の距離だけ離間していることに起因する。すなわち、コンタクトホールのドライエッチングにおいて、層間絶縁膜４６を構成する酸化シリコン膜と、窒化シリコン膜４３とが大きなエッチング速度選択比を有する条件を採用することで、窒化シリコン膜４３がエッチングストッパ膜として機能させることができるからである。また、エミッタ電極３６は、窒化シリコン膜４２の上面より上方に突出する凸形状を有しているため、開口径の大きなコンタクトホールを形成することで、コンタクトプラグとエミッタ電極３６との接触面積も大きくすることができる。
【００５３】
本変形例では、以上のように、エミッタ電極全体にコンタクトホールが形成できるので、上述の実施形態で説明した効果に加えて、エミッタ電極とコンタクトホールとの接触面積を大きくしてコンタクト抵抗を低減し、その寄生抵抗を低減できるという効果を得ることができる。
【００５４】
以上説明したように、本発明では、従来法におけるエミッタ電極用開口部形成に伴う各種の膜の堆積工程やドライエッチング工程が不要であるため、工程数を大幅に削減することができる。また、本発明によれば、外部ベース電極とエミッタ電極とを共通の半導体膜を加工することにより同時に形成し、かつ外部ベース電極とヘテロ接合構造（エピタキシャル・ベース層）とを接続するための開口部とエミッタ電極とヘテロ接合構造とを接続するための開口部を同時に開口している。そのため、外部ベース電極とエミッタ電極を別々の工程で形成する従来法と比較してフォトリソ工程を２回削減することができる。また、外部ベース電極とエミッタ電極用のポリシリコン膜の堆積工程も１回削減できる。
【００５５】
さらに、本発明では、ＨＢＴ素子のエミッタ電極およびベース電極を加工する工程の後、外部ベース電極、エミッタ電極にそれぞれｐ型、ｎ型不純物イオン注入すると同時に、ＭＯＳ型トランジスタに対してｎ型、ｐ型の高不純物濃度ソース・ドレインを形成するためのイオン注入を実施している。従来法では、ＨＢＴ素子形成開始前にＣＭＯＳ形成部の高不純物濃度ソース・ドレイン注入を完了しているのに対し、本発明では外部ベース電極注入とＰｃｈ−ＭＯＳのソース・ドレイン注入およびエミッタ電極注入とＮｃｈ−ＭＯＳのソース・ドレイン注入を兼用することで大幅な工程削減・コスト削減を実現している。
【００５６】
また、本発明は、エミッタ電極とヘテロ接合構造とを接続するための開口部にサイドウォールスペーサを設ける必要がないため、従来、サイドウォールスペーサ間隔で規定されるエミッタ幅Ｗをサイドウォールスペーサがない分だけ拡張することができる。その結果、開口部の寸法で定義されるエミッタサイズを縮小しても従来のベース抵抗を維持することができる。あるいは、従来と同一のエミッタサイズとした場合には、従来に比べてベース抵抗を低減することができる。
【００５７】
さらに、本発明ではエミッタ電極の高さを、外部ベース電極やＣＭＯＳ型トランジスタのゲート電極の高さに近いものとするので、コンタクトホールのエッチングが容易になる。また、本発明において、エミッタ電極を埋め込み構造とすることで、エミッタ電極上のコンタクトホールの位置合わせマージンを著しく緩和することができ、開口径の大きなコンタクトホールを形成することができる。その結果、従来に比べて、コンタクトプラグとエミッタ電極との接触面積を大きくすることができる。
【００５８】
以上、本発明を望ましい実施形態に基づいて説明した。本発明は上述の実施形態に限定せず、本発明の技術的な思想内で当業者によって様々な形態に変形が可能である。例えば、上記実施形態において示した成膜やエッチング等の各プロセスは、他の等価なプロセスに置換することが可能である。
【産業上の利用可能性】
【００５９】
本発明によれば、低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができ、半導体装置およびその製造方法として有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図２】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図３】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図４】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図５】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図６】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図７】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図８】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図９】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１０】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図１１】本発明の一実施形態の変形例における半導体装置の製造過程を示す工程断面図
【図１２】本発明の一実施形態の変形例における半導体装置の製造過程を示す工程断面図
【図１３】従来の半導体装置の製造過程を示す工程断面図
【図１４】従来の半導体装置の製造過程を示す工程断面図
【図１５】従来の半導体装置の製造過程を示す工程断面図
【図１６】従来の半導体装置の製造過程を示す工程断面図
【図１７】従来の半導体装置の製造過程を示す工程断面図
【図１８】従来の半導体装置の製造過程を示す工程断面図
【符号の説明】
【００６１】
１０、１００ シリコン基板
１、１０１ 埋め込みコレクタ層
２、１０２ 半導体層
３、１０３ シャロートレンチ
４、１０４ ノンドープポリシリコン
５、１０５ シリコン酸化膜
６、１０６ ディープトレンチ
７ Ｓｉ基板領域（第１の領域）
８ Ｓｉ基板領域（第２の領域）
９ａ、１０９ａ ｎ型ゲート電極
９ｂ、１０９ｂ ｐ型ゲート電極
１６、１１６ ｎ型ＭＯＳＦＥＴ形成領域
１７、１１７ ｐ型ＭＯＳＦＥＴ形成領域
２０、１２０ ｐ型ＭＯＳＦＥＴソース領域
２１、１２１ ｐ型ＭＯＳＦＥＴドレイン領域
２２、１２２ ｎ型ＭＯＳＦＥＴソース領域
２３、１２３ ｎ型ＭＯＳＦＥＴドレイン領域
２４、１２４ ヘテロ接合エピタキシャル膜
３１、１３１ ベース電極
３２、１３０ エミッタ電極
３３ ベース電極ｐ+注入層
３４ エミッタ電極ｎ+注入層
３５ コレクタ引出層ｎ+注入層
３６ 埋め込みエミッタ電極
４１ 絶縁膜（酸化シリコン膜）
４２ 窒化シリコン膜
４３ 酸化シリコン膜
４４ ノンドープポリシリコン膜
４５、４７ 酸化シリコン膜
４６ 層間絶縁膜
５１〜５５ レジストマスク
６１〜６９ シリサイド層
７１〜７９ コンタクトホール
８１〜８９ コンタクトプラグ
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の、素子分離領域で囲まれた第１の領域に形成された、前記第１導電型とは反対導電型である第２導電型の単結晶半導体からなる島領域と、
前記半導体層の、前記第１領域とは異なる第２の領域に形成された、コレクタ引出層と、
前記第１の領域と前記第２の領域とにわたって、前記半導体層の内部に形成された第１導電型のコレクタ層と、
前記島領域の表面の所定部分に接触して形成された、第２導電型の半導体膜からなるベース電極と、
前記ベース電極から離間して、前記島領域の他の部分に接触して形成された、第１導電型の半導体膜からなるエミッタ電極と、
を備え、
前記ベース電極と前記エミッタ電極とが、前記半導体層上に形成された共通の半導体膜を加工することで形成されたことを特徴とする半導体装置。
【請求項２】
前記半導体層はシリコンからなり、前記島領域はＳｉ-IV族系単結晶半導体からなる、
請求項１記載の半導体装置。
【請求項３】
第１導電型の半導体層に素子分離領域を形成する工程と、
前記素子分離領域で囲まれた前記半導体層の第１の領域に、前記第１導電型とは反対導電型である第２導電型の単結晶半導体からなる島領域を形成する工程と、
前記島領域を含む前記半導体層上の全面に絶縁膜を形成する工程と、
前記島領域上に形成された前記絶縁膜の互いに異なる位置に開口部を設ける工程と、
前記開口部が形成された前記絶縁膜上に半導体膜を形成する工程と、
前記半導体膜の一部を除去し、一方の前記開口部において前記島領域に接続するベース電極と、他方の前記開口部において前記島領域に接続するエミッタ電極とを同時に形成する工程と、
前記ベース電極に第２導電型の不純物を導入し、前記エミッタ電極に第１導電型の不純物を導入する工程と、
前記半導体層の、前記第１の領域とは異なる第２の領域に、第１導電型の不純物を導入してコレクタ引出層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体装置は、前記第１および第２の領域とは異なる前記半導体層の領域に、第１導電型のチャネルを有する第１のＭＯＳトランジスタおよび第２導電型のチャネルを有する第２のＭＯＳトランジスタを備え、
前記エミッタ電極に不純物を導入する工程において、前記第１のＭＯＳトランジスタのソース領域またはドレイン領域を同時に形成し、
前記ベース電極に不純物を導入する工程において、前記第２のＭＯＳトランジスタのソース領域またはドレイン領域を同時に形成する、請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体層上に、前記ゲート電極、エミッタ電極、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを被覆する、層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記ゲート電極と、前記エミッタ電極と、前記第１のＭＯＳトランジスタのゲート電極、ソース電極およびドレイン電極と、前記第２のＭＯＳトランジスタのゲート電極、ソース電極およびドレイン電極とのそれぞれに到達するコンタクトホールを同時に形成する工程と、
をさらに含む、請求項４記載の半導体装置の製造方法。
【請求項６】
前記エミッタ電極と、前記ベース電極と、前記第１のＭＯＳトランジスタのソース領域またはドレイン領域と、前記第２のＭＯＳトランジスタのソース領域またはドレイン領域とに、導入された不純物を同一の熱処理工程で活性化させる、請求項４記載の半導体装置の製造方法。
【請求項７】
前記半導体膜の一部を除去する工程において、半導体膜を除去するエッチングが、前記エミッタ電極となる前記半導体膜上にエッチングマスクがなく、前記ベース電極となる前記半導体膜上にエッチングマスクが存在する状態で実施され、前記他方の開口部内に埋め込まれた前記エミッタ電極を形成する、請求項３から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記エミッタ電極上に形成されるコンタクトホールは、平面視において、前記エミッタ電極を内包する、請求項７記載の半導体装置の製造方法。
【請求項９】
前記半導体層はシリコンからなり、前記島領域はＳｉ-IV族系単結晶半導体からなる、請求項３から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
第１導電型の半導体層と、
前記半導体層の、素子分離領域で囲まれた第１の領域に形成された、前記第１導電型とは反対導電型である第２導電型の単結晶半導体からなる島領域と、
前記半導体層の、前記第１領域とは異なる第２の領域に形成された、コレクタ引出層と、
前記第１の領域と前記第２の領域とにわたって、前記半導体層の内部に形成された第１導電型のコレクタ層と、
前記島領域の表面の所定部分に接触して形成された、第２導電型の半導体膜からなるベース電極と、
前記ベース電極から離間して、前記島領域の他の部分に接触して形成された、第１導電型の半導体膜からなるエミッタ電極と、
を備え、
前記ベース電極と前記エミッタ電極とが、前記半導体層上に形成された共通の半導体膜を加工することで形成されたことを特徴とする半導体装置。
【請求項２】
前記半導体層はシリコンからなり、前記島領域はＳｉ-IV族系単結晶半導体からなる、
請求項１記載の半導体装置。
【請求項３】
第１導電型の半導体層に素子分離領域を形成する工程と、
前記素子分離領域で囲まれた前記半導体層の第１の領域に、前記第１導電型とは反対導電型である第２導電型の単結晶半導体からなる島領域を形成する工程と、
前記島領域を含む前記半導体層上の全面に絶縁膜を形成する工程と、
前記島領域上に形成された前記絶縁膜の互いに異なる位置に開口部を設ける工程と、
前記開口部が形成された前記絶縁膜上に半導体膜を形成する工程と、
前記半導体膜の一部を除去し、一方の前記開口部において前記島領域に接続するベース電極と、他方の前記開口部において前記島領域に接続するエミッタ電極とを同時に形成する工程と、
前記ベース電極に第２導電型の不純物を導入し、前記エミッタ電極に第１導電型の不純物を導入する工程と、
前記半導体層の、前記第１の領域とは異なる第２の領域に、第１導電型の不純物を導入してコレクタ引出層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体装置は、前記第１および第２の領域とは異なる前記半導体層の領域に、第１導電型のチャネルを有する第１のＭＯＳトランジスタおよび第２導電型のチャネルを有する第２のＭＯＳトランジスタを備え、
前記エミッタ電極に不純物を導入する工程において、前記第１のＭＯＳトランジスタのソース領域またはドレイン領域を同時に形成し、
前記ベース電極に不純物を導入する工程において、前記第２のＭＯＳトランジスタのソース領域またはドレイン領域を同時に形成する、請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体層上に、前記ゲート電極、エミッタ電極、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを被覆する、層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記ゲート電極と、前記エミッタ電極と、前記第１のＭＯＳトランジスタのゲート電極、ソース電極およびドレイン電極と、前記第２のＭＯＳトランジスタのゲート電極、ソース電極およびドレイン電極とのそれぞれに到達するコンタクトホールを同時に形成する工程と、
をさらに含む、請求項４記載の半導体装置の製造方法。
【請求項６】
前記エミッタ電極と、前記ベース電極と、前記第１のＭＯＳトランジスタのソース領域またはドレイン領域と、前記第２のＭＯＳトランジスタのソース領域またはドレイン領域とに、導入された不純物を同一の熱処理工程で活性化させる、請求項４記載の半導体装置の製造方法。
【請求項７】
前記半導体膜の一部を除去する工程において、半導体膜を除去するエッチングが、前記エミッタ電極となる前記半導体膜上にエッチングマスクがなく、前記ベース電極となる前記半導体膜上にエッチングマスクが存在する状態で実施され、前記他方の開口部内に埋め込まれた前記エミッタ電極を形成する、請求項３から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記エミッタ電極上に形成されるコンタクトホールは、平面視において、前記エミッタ電極を内包する、請求項７記載の半導体装置の製造方法。
【請求項９】
前記半導体層はシリコンからなり、前記島領域はＳｉ-IV族系単結晶半導体からなる、請求項３から８のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１０−１９２６６４（Ｐ２０１０−１９２６６４Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２００９−３５２６９（Ｐ２００９−３５２６９）
【出願日】平成２１年２月１８日（２００９．２．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２１年２月１８日（２００９．２．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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