半導体装置およびその製造方法
【課題】ゲート電極との短絡を抑えたセルフアラインコンタクトを有する、製造コストの低い半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、セルフアラインコンタクトプラグを採用し、ゲート電極の配置ピッチを狭めて高集積化した半導体装置が知られている（例えば、非特許文献１参照）。セルフアラインコンタクトプラグは、２つのゲート電極間にこれらのゲート電極と絶縁された状態で自己整合的に形成されるため、その一部がゲート電極上に乗ってしまっても、ゲート電極と短絡しない。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Y. Ishigaki et al., Symposium on VLSI Technology Digest of Technical Papers, 1994, pp.99-100.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ゲート電極との短絡を抑えたセルフアラインコンタクトプラグを有する、製造コストの低い半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、それぞれ半導体基板上に形成され、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタと、前記第１のゲート電極上に形成された第１の絶縁膜と、前記第２のゲート電極上に形成された、前記第１の絶縁膜よりも厚さの厚い領域を有する第２の絶縁膜と、前記ソース・ドレイン領域に接続され、その中心位置が前記第１および第２のゲート電極の間の中心位置よりも前記第２のゲート電極側に位置するセルフアラインコンタクトプラグと、を有する半導体装置を提供する。
【０００６】
また、本発明の他の態様は、それぞれ半導体基板上に形成され、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタと、前記ソース・ドレイン領域に接続された、セルフアラインコンタクトプラグと、前記第１および第２のゲート電極上に前記セルフアラインコンタクトプラグを挟むように形成された、一対の側壁の形状を有する、第１および第２の絶縁膜と、を有する半導体装置を提供する。
【０００７】
また、本発明の他の態様は、半導体基板上に、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタを形成する工程と、前記第１および第２のゲート電極の間に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜の上方に芯材を形成する工程と、前記芯材の両側面に側壁絶縁膜を形成し、前記第１および第２のゲート電極上を覆う工程と、前記第１の層間絶縁膜および前記側壁絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第１および第２の層間絶縁膜内に、前記第１のゲート電極上の前記側壁絶縁膜と前記第２のゲート電極上の前記側壁絶縁膜の間を通り、前記ソース・ドレイン領域に達するコンタクトホールを形成する工程と、前記コンタクトホール内に、セルフアラインコンタクトプラグを形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、ゲート電極との短絡を抑えたセルフアラインコンタクトプラグを有する、製造コストの低い半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｃ】（ｉ）、（ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図。
【図４Ａ】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｅ）〜（ｇ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第３の実施の形態に係る半導体装置の断面図。
【図６Ａ】本発明の第３の実施の形態に係る半導体装置の構成を概略的に表す上面図。
【図６Ｂ】比較例としての半導体装置の構成を概略的に表す上面図。
【図７】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第４の実施の形態に係る半導体装置の断面図。
【図９】本発明の第４の実施の形態に係る半導体装置の構成を概略的に表す上面図。
【図１０】（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板２上に形成されたトランジスタ１ａ、１ｂ、１ｃ、トランジスタ１ａ、１ｂ、１ｃの側面を覆うライナー膜１０、トランジスタ１ａ、１ｂ、１ｃ上をそれぞれ覆う絶縁膜１１ａ、１１ｂ、１１ｃ、ライナー膜１０および絶縁膜１１ａ、１１ｂ、１１ｃ上に形成された層間絶縁膜１２、１３、セルフアラインコンタクトプラグ（以下、ＳＡＣと記す）１４、およびゲートコンタクト１５を有する。
【００１１】
トランジスタ１ａ、１ｂ、１ｃは、それぞれゲート絶縁膜３ａ、３ｂ、３ｃ、ゲート電極４ａ、４ｂ、４ｃ、オフセットスペーサ６ａ、６ｂ、６ｃ、およびゲート側壁７ａ、７ｂ、７ｃを有する。ソース・ドレイン領域８ａはトランジスタ１ａ、１ｂに共有され、ソース・ドレイン領域８ｂはトランジスタ１ａ、１ｃに共有され、ソース・ドレイン領域８ｃはトランジスタ１ｂに属し、トランジスタ領域８ｄはトランジスタ１ｃに属する。
【００１２】
ゲート電極４ａ、４ｂ、４ｃは、それぞれその上部または全体にシリサイド層５ａ、５ｂ、５ｃを有する。また、ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄは、それぞれその上部にシリサイド層９ａ、９ｂ、９ｃ、９ｄを有する。
【００１３】
ＳＡＣ１４は、ソース・ドレイン領域８ａとその上方の配線（図示しない）とを接続する。また、ゲートコンタクト１５は、ゲート電極４ｃとその上方の配線（図示しない）とを接続する。
【００１４】
本実施の形態においては、トランジスタ１ａ、１ｂが近接して形成されており、ゲート電極４ａ、４ｂの間隔が狭いため、ソース・ドレイン領域８ａに接続するコンタクトプラグとして、ＳＡＣ１４が用いられる。ＳＡＣとは、ゲート電極の上面を絶縁性のキャップ膜で覆った後に自己整合的に形成されるコンタクトプラグである。本実施の形態においては、絶縁膜１１ａ、１１ｂがゲート電極４ａ、４ｂの上面を覆う絶縁膜として形成される。
【００１５】
なお、トランジスタ１ｃと、トランジスタ１ｃに隣接するトランジスタ１ａ等の他のトランジスタとの間隔は、トランジスタ１ａとトランジスタ１ｂの間隔よりも大きい。そのため、ソース・ドレイン領域８ｂ、８ｄに接続されるコンタクトプラグ（図示しない）として、ＳＡＣでない通常のコンタクトプラグを用いることができる。
【００１６】
絶縁膜１１ｂの少なくともＳＡＣ１４の付近の領域の厚さは、絶縁膜１１ａ、１１ｃの厚さよりも厚い。また、絶縁膜１１ａ、１１ｃは、シリサイド層９ａ、９ｂ、９ｃ、９ｄ上のライナー膜１０と同じ材料からなり、ほぼ等しい厚さ（例えば、３０〜４０ｎｍ）を有することが好ましい。これは、絶縁膜１１ａ、１１ｃ、およびシリサイド層９ａ、９ｂ、９ｃ、９ｄ上のライナー膜１０が、ゲート電極４ａ、４ｃ、およびソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄに接続するコンタクトプラグ用のコンタクトホールを層間絶縁膜１２、１３内に形成する際のエッチングストッパとして用いられるためである。
【００１７】
ただし、ソース・ドレイン領域８ａに接続するコンタクトプラグを形成する際に形成位置がずれて、コンタクトプラグが絶縁膜１１ａ上に乗ってしまった場合、絶縁膜１１ａの厚さは、コンタクトプラグとゲート電極４ａの短絡を効果的に防ぐには不十分である。
【００１８】
なお、ゲート電極４ｂに接続するコンタクトプラグ用のコンタクトホールを層間絶縁膜１２、１３内に形成する際のエッチングストッパとして絶縁膜１１ｂを用いるために、絶縁膜１１ｂのＳＡＣ１４から離れた領域の厚さは、絶縁膜１１ａ、１１ｃとほぼ同じであってもよい。
【００１９】
一方、ＳＡＣ１４は、意図的にその中心位置Ｃ１がゲート電極４ａとゲート電極４ｂの間の中心位置Ｃ２よりもゲート電極４ｂ側に位置するように形成される。すなわち、ＳＡＣ１４の中心位置Ｃ１とゲート電極４ｂとの距離は、ＳＡＣ１４の中心位置Ｃ１とゲート電極４ａとの距離よりも近くなる。これは、絶縁膜１１ｂの少なくともＳＡＣ１４の付近の領域の厚さが絶縁膜１１ａの厚さよりも厚く、ＳＡＣ１４とゲート電極４ａの短絡を効果的に抑えることができるためである。
【００２０】
例えば、ゲート電極４ａとゲート電極４ｂのピッチが９０ｎｍ、各々のゲート電極幅が２５ｎｍである場合、すなわち、ゲート電極４ａとゲート電極４ｂの間のスペースが６５ｎｍである場合、ＳＡＣ１４の中心位置Ｃ１と、ゲート電極４ａとゲート電極４ｂの間の中心位置Ｃ２との水平方向の距離は、３〜５ｎｍとする。
【００２１】
なお、ゲート電極４ａ、４ｂは近接しているため（例えば、ゲート電極４ａとゲート電極４ｂの間のスペースが６５ｎｍ以下であるため）、リソグラフィの解像度の問題により、通常の１枚の絶縁膜をパターニングする方法により絶縁膜１１ａ、１１ｂを同時に形成することは困難であり、それぞれ別のリソグラフィ工程で形成される。このため、絶縁膜１１ａ、１１ｂの両者の厚さを厚くした場合、絶縁膜１１ａ、１１ｂ、１１ｃをそれぞれ形成するために、３つのリソグラフィ工程が必要になってしまう。
【００２２】
本実施の形態では、絶縁膜１１ａの厚さが絶縁膜１１ｃの厚さとほぼ同じであり、ゲート電極４ａ、４ｃも近接していないため、絶縁膜１１ａ、１１ｃは１つのリソグラフィ工程で形成することができる。このため、絶縁膜１１ａ、１１ｂ、１１ｃを２つのリソグラフィ工程により形成することができる。
【００２３】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００２４】
ゲート絶縁膜３ａ、３ｂ、３ｃは、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。
【００２５】
ゲート電極４ａ、４ｂ、４ｃは、例えば、導電型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。また、ゲート電極４ａ、４ｂ、４ｃは、金属層と、金属層上のＳｉ系多結晶層からなる構造を有してもよい。
【００２６】
シリサイド層５ａ、５ｂ、５ｃ、およびシリサイド層９ａ、９ｂ、９ｃ、９ｄは、Ｎｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイドからなる。
【００２７】
オフセットスペーサ６ａ、６ｂ、６ｃ、およびゲート側壁７ａ、７ｂ、７ｃは、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁７ａ、７ｂ、７ｃは、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２８】
ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄは、導電型不純物を含む。ｎ型の導電型不純物としては、Ａｓ、Ｐ等が用いられ、ｐ型の導電型不純物としては、Ｂ、ＢＦ２等が用いられる。
【００２９】
ライナー膜１０および絶縁膜１１ａ、１１ｂ、１１ｃは、ＳｉＮ等の絶縁材料からなる。
【００３０】
層間絶縁膜１２、１３は、ＴＥＯＳ、ＢＰＳＧ（Boro-Phospho Silicate Glass）等の絶縁材料からなる。層間絶縁膜１３の厚さは、例えば、５０〜６０ｎｍである。
【００３１】
ＳＡＣ１４およびゲートコンタクト１５は、Ｗ、Ｃｕ等の導電材料からなる。
【００３２】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００３３】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、図２Ｃ（ｉ）、（ｊ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００３４】
まず、図示しないが、半導体基板２内に素子分離領域、ウェルおよびチャネル領域を形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ウェルおよびチャネル領域内の導電型不純物を活性化させる。
【００３５】
次に、図２Ａ（ａ）に示すように、半導体基板２上の素子領域にゲート絶縁膜３ａ、３ｂ、３ｃ、ゲート電極４ａ、４ｂ、４ｃ、およびキャップ層２０ａ、２０ｂ、２０ｃを形成する。
【００３６】
これらの部材の具体的な形成方法の一例を以下に示す。まず、熱酸化法、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法等によりＳｉＯ２膜等のゲート絶縁膜３ａ、３ｂ、３ｃの材料膜を半導体基板２上の全面に形成し、その上にＬＰＣＶＤ法により多結晶Ｓｉ膜等のゲート電極４ａ、４ｂ、４ｃの材料膜、およびＳｉＮ等のキャップ層２０ａ、２０ｂ、２０ｃの材料膜を形成する。次に、例えば、光リソグラフィ法、Ｘ線リソグラフィ法、または電子ビームリソグラフィ法とＲＩＥ（Reactive Ion Etching）法の組み合わせにより、これらの積層された材料膜をパターニングして、ゲート絶縁膜３ａ、３ｂ、３ｃ、ゲート電極４ａ、４ｂ、４ｃ、およびキャップ層２０ａ、２０ｂ、２０ｃに加工する。
【００３７】
なお、ゲート電極４ａとゲート電極４ｂのパターンは近接しているため、これらのパターンを側壁パターン転写プロセス等を用いて形成してもよい。
【００３８】
次に、図２Ａ（ｂ）に示すように、オフセットスペーサ６ａ、６ｂ、６ｃ、ゲート側壁７ａ、７ｂ、７ｃ、およびソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する。
【００３９】
これらの部材の具体的な形成方法の一例を以下に示す。まず、熱酸化法によりゲート電極４ａ、４ｂ、４ｃの表面にＳｉＯ２膜（図示しない）を１〜２ｎｍの厚さに形成した後、その上にＬＰＣＶＤ法によりＳｉＯ２膜等のオフセットスペーサ６ａ、６ｂ、６ｃの材料膜（図示しない）を３〜１２ｎｍの厚さに形成する。次に、オフセットスペーサ６ａ、６ｂ、６ｃの材料膜をＲＩＥ法によりオフセットスペーサ６ａ、６ｂ、６ｃに加工する。
【００４０】
次に、オフセットスペーサ６ａ、６ｂ、６ｃおよびキャップ層２０ａ、２０ｂ、２０ｃをマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの浅い領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００４１】
ここで、ｎ型のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する場合は、例えば、ＢＦ２を注入エネルギー２０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板２の表面に垂直な方向を基準とした角度）の条件で注入することによりハロー領域を形成し、続いて、Ａｓを注入エネルギー１〜５ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの浅い領域を形成する。
【００４２】
また、ｐ型のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する場合は、例えば、Ａｓを注入エネルギー４０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板１の表面に垂直な方向を基準とした角度）の条件で注入することによりハロー領域を形成し、続いて、ＢＦ２を注入エネルギー１〜３ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件で注入、またはＢを注入することによりソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの浅い領域を形成する。
【００４３】
次に、ＬＰＣＶＤ法によりＳｉＯ２等のゲート側壁７ａ、７ｂ、７ｃの材料膜を半導体基板２上の全面に形成し、ＲＩＥ法によりこれをゲート側壁７ａ、７ｂ、７ｃに加工する。
【００４４】
次に、ゲート側壁７ａ、７ｂ、７ｃおよびキャップ層２０ａ、２０ｂ、２０ｃをマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの深い高濃度領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００４５】
ここで、ｎ型のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する場合は、例えば、Ａｓを注入エネルギー１５〜２５ｋｅＶ、注入量２．０×１０１５〜４．０×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの高濃度領域を形成する。
【００４６】
また、ｐ型のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する場合は、例えば、Ｂを注入エネルギー１．５〜３．５ｋｅＶ、注入量２．０×１０１５〜４．０×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの高濃度領域を形成する。
【００４７】
なお、ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの高濃度領域を形成する工程の前または後に、半導体基板２の上面の露出した領域を下地としてＳｉ結晶またはＳｉＧｅ結晶を選択的にエピタキシャル成長させ、エレベーテッド・ソース・ドレイン構造を形成してもよい。
【００４８】
次に、図２Ａ（ｃ）に示すように、半導体基板２のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄが形成された領域上にシリサイド層９ａ、９ｂ、９ｃ、９ｄを形成する。
【００４９】
Ｎｉシリサイドからなるシリサイド層９ａ、９ｂ、９ｃ、９ｄを形成する場合の形成方法の一例を以下に示す。まず、フッ酸処理により半導体基板２の露出した領域の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理によりＮｉ膜と、半導体基板２とをシリサイド反応させ、シリサイド層９ａ、９ｂ、９ｃ、９ｄを形成する。なお、ゲート電極４ａ、４ｂ、４ｃ上にはキャップ層２０ａ、２０ｂ、２０ｃが形成されているため、ゲート電極４ａ、４ｂ、４ｃとＮｉ膜は反応しない。次に、硫酸と過酸化水素水との混合溶液等を用いてＮｉ膜の未反応部分を除去する。
【００５０】
なお、Ｎｉシリサイドを形成する場合、Ｎｉ膜を形成した後に、その上にＴｉＮ膜を形成する工程や、Ｎｉ膜を形成し、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、これを硫酸と過酸化水素水との混合溶液を用いてエッチングし、再度、低シート抵抗化のために４００〜５５０℃のＲＴＡを行う工程（２ステップアニール）を行ってもよい。また、Ｎｉ膜にＰｔを添加してもよい。
【００５１】
次に、図２Ａ（ｄ）に示すように、ライナー膜１０および層間絶縁膜１２を形成する。
【００５２】
これらの部材の具体的な形成方法の一例を以下に示す。まず、ＣＶＤ法等により、ＳｉＮ膜等のライナー膜１０の材料膜およびＴＥＯＳ膜等の層間絶縁膜１２の材料膜を半導体基板２上の全面に形成する。次に、キャップ層２０ａ、２０ｂ、２０ｃをストッパとしてライナー膜１０の材料膜および層間絶縁膜１２の材料膜にＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理を施して、ライナー膜１０および層間絶縁膜１２を形成する。
【００５３】
次に、図２Ｂ（ｅ）に示すように、キャップ層２０ａ、２０ｂ、２０ｃを除去した後、ゲート電極４ａ、４ｂ、４ｃ上にそれぞれシリサイド層５ａ、５ｂ、５ｃを形成する。
【００５４】
これらの部材の具体的な形成方法の一例を以下に示す。まず、キャップ層２０ａ、２０ｂ、２０ｃがＳｉＮ膜からなる場合は、１７０℃程度のリン酸を用いてこれを除去する。次に、スパッタ法等によりゲート電極４ａ、４ｂ、４ｃの上面を覆うように金属膜を形成した後、熱処理により、金属膜とゲート電極４ａ、４ｂ、４ｃとをシリサイド反応させ、シリサイド層５ａ、５ｂ、５ｃを形成する。
【００５５】
なお、シリサイド層５ａ、５ｂ、５ｃをシリサイド層９ａ、９ｂ、９ｃ、９ｄと異なる金属シリサイドから形成してもよく、シリサイド層５ａ、５ｂ、５ｃを構成する金属シリサイドとして、シリサイド層９ａ、９ｂ、９ｃ、９ｄの金属シリサイドよりも電気抵抗の小さいものを用いることができる。
【００５６】
次に、図２Ｂ（ｆ）に示すように、シリサイド層５ａ、５ｃ上にそれぞれ絶縁膜１１ａ、１１ｃを形成する。
【００５７】
具体的には、例えば、ＣＶＤ法等により、半導体基板２上の全面に絶縁膜１１ａ、１１ｃの材料膜を形成した後、リソグラフィ法とＲＩＥ法の組み合わせによりこれをパターニングして、絶縁膜１１ａ、１１ｃに加工する。
【００５８】
次に、図２Ｂ（ｇ）に示すように、シリサイド層５ｂ上に絶縁膜１１ｂを形成する。
【００５９】
具体的には、例えば、ＣＶＤ法等により、半導体基板２上の全面に絶縁膜１１ｂの材料膜を形成した後、リソグラフィ法とＲＩＥ法の組み合わせによりこれをパターニングして、絶縁膜１１ｂに加工する。ここで、絶縁膜１１ｂの材料膜は、絶縁膜１１ａ、１１ｃの材料膜よりも厚く形成される。
【００６０】
なお、ライナー膜１０を絶縁膜１１ｂと同程度の厚さに形成し、図２Ａ（ｄ）に示した平坦化処理によりキャップ層２０ａ、２０ｂ、２０ｃ上の部分を除去せずに残し、これを絶縁膜１１ａ、１１ｂ、１１ｃの代わりに用いた場合、ゲート電極４ａ、４ｂとＳＡＣ１４との短絡を抑えることはできるが、シリサイド層５ａ、５ｂ、５ｃを形成することができない。この場合、ゲート電極４ａ、４ｂ、４ｃをロジックＬＳＩ等の高速動作が要求される回路に用いることは難しい。
【００６１】
次に、図２Ｂ（ｈ）に示すように、ＣＶＤ法等により、絶縁膜１１ａ、１１ｂ、１１ｃおよび層間絶縁膜１２上に層間絶縁膜１３を形成する。
【００６２】
次に、図２Ｃ（ｉ）に示すように、ＳＡＣ１４を形成するためのコンタクトホール３１、およびゲートコンタクト１５を形成するためのコンタクトホール３２を形成する。
【００６３】
具体的には、コンタクトホール３１、３２は、リソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜１３、１２をパターニングすることにより形成される。ここで、コンタクトホール３１のパターンの中心位置Ｃ１（ＳＡＣ１４の中心位置Ｃ１と一致する）は、ゲート電極４ａとゲート電極４ｂの間の中心位置Ｃ２よりもゲート電極４ｂ側に位置する。また、このとき、絶縁膜１１ｃおよびシリサイド層９ａ上のライナー膜１０は、エッチングストッパとして働く。
【００６４】
また、予めシリサイド層５ｃを厚めに作っておくことで、コンタクトホール３２を形成する際のオーバーエッチングによるシリサイド層５ｃの消失を防ぐことができる。また、シリサイド層５ｃを厚めに作っておくことで、シリサイド層５ｃのシート抵抗を下げることもできる。
【００６５】
次に、図２Ｃ（ｊ）に示すように、コンタクトホール３１、３２内にそれぞれＳＡＣ１４およびゲートコンタクト１５を形成する。
【００６６】
ＳＡＣ１４およびゲートコンタクト１５の具体的な形成方法の一例を以下に示す。まず、Ｗ等のＳＡＣ１４およびゲートコンタクト１５の材料膜をコンタクトホール３１、３２を埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホール３１、３２の外側の部分を除去して、ＳＡＣ１４およびゲートコンタクト１５に加工する。
【００６７】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、絶縁膜１１ａと絶縁膜１１ｂのうち、絶縁膜１１ｂにのみ厚い領域を形成し、かつＳＡＣ１４をその中心位置Ｃ１がゲート電極４ａとゲート電極４ｂの間の中心位置Ｃ２よりもゲート電極４ｂ側に位置するように形成することにより、リソグラフィの工程数およびコストを少なく抑えつつＳＡＣ１４とゲート電極４ａ、４ｂとの短絡を抑えることができる。
【００６８】
〔第２の実施の形態〕
本発明の第２の実施の形態は、絶縁膜１１ａと絶縁膜１１ｂの代わりに側壁パターン転写プロセスにより形成された側壁絶縁膜１６ａ、１６ｂが用いられる点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００６９】
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置２００の断面図である。半導体装置２００は、半導体基板２上に形成されたトランジスタ１ａ、１ｂ、１ｃ、トランジスタ１ａ、１ｂ、１ｃの側面を覆うライナー膜１０、トランジスタ１ａ、１ｂ、１ｃ上をそれぞれ覆う絶縁膜１１ｄ、１１ｅ、１１ｃ、絶縁膜１１ｄ、１１ｅ上に形成された側壁絶縁膜１６ａ、１６ｂ、層間絶縁膜１２、１３、ＳＡＣ１７、およびゲートコンタクト１５を有する。
【００７０】
ＳＡＣ１７は、ソース・ドレイン領域８ａとその上方の配線（図示しない）とを接続する。また、ゲートコンタクト１５は、ゲート電極４ｃとその上方の配線（図示しない）とを接続する。また、ＳＡＣ１７およびゲートコンタクト１５は、Ｗ、Ｃｕ等の導電材料からなる。
【００７１】
側壁絶縁膜１６ａ、１６ｂは、側壁パターン転写プロセスにより形成される。このため、ゲート電極４ａ、４ｂが近接していて、ＳＡＣ１７を形成するために必要なゲート電極４ａ、４ｂ上の絶縁性のキャップ膜の形成が困難な場合であっても、側壁絶縁膜１６ａ、１６ｂをゲート電極４ａ、４ｂとＳＡＣ１４との間の短絡を抑えるために十分な厚さを有するキャップ膜として形成することができる。また、側壁絶縁膜１６ａ、１６ｂは、側壁パターン転写プロセスにより形成されるため、ＳＡＣ１７側の厚さが、その反対側（ＳＡＣ１７から離れた側）の厚さよりも厚くなる。
【００７２】
側壁絶縁膜１６ａ、１６ｂは、ＳｉＮ等の絶縁材料からなる。また、側壁絶縁膜１６ａ、１６ｂは、ゲート電極４ａ、４ｂを完全に覆うために、ゲート電極４ａ、４ｂのゲート長よりも大きい幅を有することが好ましい。側壁絶縁膜１６ａ、１６ｂの幅は、例えば、ゲート電極４ａ、４ｂのゲート長よりも２０ｎｍ程度大きい。
【００７３】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００７４】
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｇ）は、本発明の第２の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
【００７５】
まず、図２Ａ（ａ）〜図２Ｂ（ｅ）に示したシリサイド層５ａ、５ｂ、５ｃを形成するまで工程を第１の実施の形態と同様に行う。
【００７６】
次に、図４Ａ（ａ）に示すように、ＣＶＤ法等により、シリサイド層５ａ、５ｂ、５ｃおよび平坦化した層間絶縁膜１２上に絶縁膜３３を形成する。
【００７７】
次に、図４Ａ（ｂ）に示すように、絶縁膜３３上のゲート電極４ａとゲート電極４ｂの間の領域に、側壁パターン転写プロセスのための芯材３４を形成する。
【００７８】
具体的には、例えば、ＣＶＤ法等により、絶縁膜３３上の全面にＴＥＯＳ等の芯材３４の材料膜を形成した後、リソグラフィ法とＲＩＥ法の組み合わせによりこれをパターニングして、芯材３４に加工する。
【００７９】
次に、図４Ａ（ｃ）に示すように、芯材３４の側面に側壁絶縁膜１６ａ、１６ｂを形成する。
【００８０】
具体的には、例えば、ＣＶＤ法によりＳｉＮ等の側壁絶縁膜１６ａ、１６ｂの材料膜を半導体基板２上の全面に形成し、ＲＩＥ法によりこれを側壁絶縁膜１６ａ、１６ｂに加工する。
【００８１】
次に、図４Ａ（ｄ）に示すように、芯材３４をフッ酸等により除去した後、絶縁膜３３をパターニングして絶縁膜１１ｃ、１１ｄ、１１ｅを形成する。
【００８２】
具体的には、例えば、リソグラフィ法により絶縁膜１１ｃのパターンを有するレジストを形成した後、このレジストおよび側壁絶縁膜１６ａ、１６ｂをマスクとして絶縁膜３３にＲＩＥ法によるエッチングを施し、絶縁膜１１ｃ、１１ｄ、１１ｅに加工する。
【００８３】
次に、図４Ｂ（ｅ）に示すように、ＣＶＤ法等により、絶縁膜１１ｃ、側壁絶縁膜１６ａ、１６ｂ、および層間絶縁膜１２上に層間絶縁膜１３を形成する。
【００８４】
次に、図４Ｂ（ｆ）に示すように、ＳＡＣ１７を形成するためのコンタクトホール３５、およびゲートコンタクト１５を形成するためのコンタクトホール３２を形成する。
【００８５】
次に、図４Ｂ（ｇ）に示すように、コンタクトホール３５、３２内にそれぞれＳＡＣ１７およびゲートコンタクト１５を形成する。
【００８６】
このとき、コンタクトホール３５、３２がゲート電極４ａとゲート電極４ｂの間の中心位置からずれて形成された場合は、ＳＡＣ１７およびゲートコンタクト１５の位置もゲート電極４ａとゲート電極４ｂの間の中心位置からずれるが、側壁絶縁膜１６ａ、１６ｂがともに十分な厚さを有するため、ＳＡＣ１４とゲート電極４ａ、４ｂの短絡を抑えることができる。
【００８７】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、側壁パターン転写プロセスにより側壁絶縁膜１６ａ、１６ｂを形成することにより、リソグラフィの工程数およびコストを少なく抑えつつＳＡＣ１４とゲート電極４ａ、４ｂとの短絡を抑えることができる。
【００８８】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ＳＡＣ１５の代わりにローカルインターコネクト（以下、ＬＩと記す）１８が用いられる点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００８９】
（半導体装置の構成）
図５は、本発明の第３の実施の形態に係る半導体装置３００の断面図である。また、図６Ａは、半導体装置３００の構成を概略的に表す上面図である。
【００９０】
半導体装置３００は、半導体基板２上に形成されたトランジスタ１ａ、１ｂ、１ｃ、トランジスタ１ａ、１ｂ、１ｃの側面を覆うライナー膜１０、トランジスタ１ａ、１ｂ、１ｃ上をそれぞれ覆う絶縁膜１１ａ、１１ｂ、１１ｃ、ライナー膜１０および絶縁膜１１ａ、１１ｂ、１１ｃ上に形成された層間絶縁膜１２、２０ａ、２０ｂ、ＬＩ１８、およびゲートコンタクト１９を有する。
【００９１】
ＬＩ１８は、ソース・ドレイン領域８ａとその上方の配線２２ｂとを接続する。また、ゲートコンタクト１９は、ゲート電極４ｃとその上方の配線（図示しない）とを接続する。また、ＬＩ１８およびゲートコンタクト１９は、Ｗ、Ｃｕ等の導電材料からなる。また、半導体装置３００は、配線２２ａとその上方の配線２２ａを接続するゲートコンタクト２１を有する。
【００９２】
ＬＩ１８は、下部１８ａおよび上部１８ｂを含む。下部１８ａは、ゲート電極４ａとゲート電極４ｂとの間に自己整合的に形成されるセルフアラインコンタクトプラグである。また、下部１８ａの一部は、絶縁膜１１ｂを介してゲート電極４ｂの上方に位置する。このため、下部１８ａの中心位置はゲート電極４ａとゲート電極４ｂの間の中心位置よりもゲート電極４ｂ側に位置する。
【００９３】
上部１８ｂは、下部１８ａのゲート電極４ｂの上方に位置する領域上に形成され、配線２２ｂが上部１８ｂ上に形成される。このため、図６Ａに示すように、配線２２ｂをゲート電極４ｂの上方に形成することができる。
【００９４】
図６Ｂは、比較例としての半導体装置５００の構成を概略的に表す上面図である。半導体装置５００は、本実施例におけるＬＩ１８の代わりに通常の形状を有するソース・ドレインコンタクト１２２を有する。ソース・ドレインコンタクト１２２は、ソース・ドレイン領域８ａと上層の配線１２２ｂを接続する。また、ゲートコンタクト１２１は、ゲート電極４ｂと上層の配線１２２ａを接続する。
【００９５】
半導体装置５００の構成によれば、配線１２２ａおよび配線１２２ｂをゲート電極４ａ、４ｂに平行な直線パターンに形成すると、配線１２２ａと配線１２２ｂの間隔が狭くなりすぎ、配線１２２ａと配線１２２ｂの間の耐電圧特性や耐リーク特性に問題が生じる。このため、配線１２２ａと配線１２２ｂの間に十分な間隔を確保するため、配線１２２ａおよび配線１２２ｂは図６Ｂに示されるような屈折したパターンに形成される。配線１２２ａおよび配線１２２ｂは屈折したパターンを有するため、ピッチに合わせたデザインに形成することが困難な箇所が存在し、回路の集積度を上げることが困難になる。
【００９６】
一方、本発明の第３の実施例によれば、ＬＩ１８と配線２２ｂの接続部分がゲート電極４ｂの上方に位置するため、耐電圧特性や耐リーク特性を確保しつつ、配線２２ａと配線２２ｂをゲート電極４ａ、４ｂに平行な直線パターンに形成することができる。
【００９７】
絶縁膜１１ｂの少なくとも下部１８ａとゲート電極４ｂの間の領域の厚さは、絶縁膜１１ａの厚さよりも厚い。このため、ＬＩ１８の下部１８ａとゲート電極４ｂの短絡を効果的に抑えることができる。
【００９８】
ライナー膜１０および絶縁膜１１ａ、１１ｂ、１１ｃは、ＳｉＮ等の絶縁材料からなる。
【００９９】
層間絶縁膜１２、２０ａ、２０ｂは、ＴＥＯＳ、ＢＰＳＧ等の絶縁材料からなる。
【０１００】
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
【０１０１】
（半導体装置の製造）
図７（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置３００の製造工程を示す断面図である。
【０１０２】
まず、図２Ａ（ａ）〜図２Ｂ（ｇ）に示した絶縁膜１１ｂを形成するまで工程を第１の実施の形態と同様に行う。その後、層間絶縁膜１３の代わりに層間絶縁膜２０ａを形成する。
【０１０３】
次に、図７（ａ）に示すように、ＬＩ１８の下部１８ａを形成するためのコンタクトホール３６、およびゲート電極４ｃ上のコンタクトホール３７を層間絶縁膜１２、２０ａ内に形成する。
【０１０４】
具体的には、コンタクトホール３６、３７は、リソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜２０ａ、１２をパターニングすることにより形成される。このとき、絶縁膜１１ｂおよびシリサイド層９ａ上のライナー膜１０は、エッチングストッパとして働く。なお、コンタクトホール３６、３７を形成する際のエッチングにより絶縁膜１１ｂが削られて薄くなるが、削られた後の絶縁膜１１ｂのコンタクトホール３６とゲート電極４ｂの間の領域の厚さは、ＬＩ１８とゲート電極４ｂの短絡を防ぐために十分な厚さである。
【０１０５】
次に、図７（ｂ）に示すように、コンタクトホール３６内にＬＩ１８の下部１８ａおよびゲートコンタクト１９の下部を形成する。
【０１０６】
下部１８ａの具体的な形成方法の一例を以下に示す。まず、Ｗ等の下部１８ａおよびゲートコンタクト１９の下部の材料膜をコンタクトホール３６、３７を埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホール３６、３７の外側の部分を除去して、下部１８ａおよびゲートコンタクト１９の下部に加工する。
【０１０７】
次に、図７（ｃ）に示すように、層間絶縁膜２０ｂ、上部１８ｂ、およびゲートコンタクト１９の上部を形成する。
【０１０８】
これらの部材の具体的な形成方法の一例を以下に示す。まず、ＣＶＤ法等を用いて層間絶縁膜２０ａ上に層間絶縁膜２０ｂを形成する。次に、リソグラフィ法とＲＩＥ法の組み合わせにより層間絶縁膜２０ｂをパターニングして上部１８ｂのためのコンタクトホール、およびゲートコンタクト１９の上部のためのコンタクトホールを形成する。次に、Ｗ等の上部１８ｂおよびゲートコンタクト１９の上部の材料膜をこれらのコンタクトホールを埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホールの外側の部分を除去して、上部１８ｂおよびゲートコンタクト１９の上部に加工する。
【０１０９】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、回路の集積度を向上させるためにローカルインターコネクトを形成する場合に、絶縁膜１１ａと絶縁膜１１ｂのうち、絶縁膜１１ｂにのみ厚い領域を形成し、ＬＩ１８の下部１８ａを絶縁膜１１ｂの厚い領域上に形成することにより、リソグラフィの工程数およびコストを少なく抑えつつＬＩ１８とゲート電極４ｂとの短絡を抑えることができる。
【０１１０】
〔第４の実施の形態〕
本発明の第４の実施の形態は、ＳＡＣ１７の代わりにＬＩ２３が用いられる点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略または簡略化する。
【０１１１】
（半導体装置の構成）
図８は、本発明の第４の実施の形態に係る半導体装置４００の断面図である。また、図９は、半導体装置４００の構成を概略的に表す上面図である。
【０１１２】
半導体装置４００は、半導体基板２上に形成されたトランジスタ１ａ、１ｂ、１ｃ、トランジスタ１ａ、１ｂ、１ｃの側面を覆うライナー膜１０、トランジスタ１ａ、１ｂ、１ｃ上をそれぞれ覆う絶縁膜１１ｃ、１１ｄ、１１ｅ、絶縁膜１１ｄ、１１ｅ上に形成された側壁絶縁膜１６ａ、１６ｂ、層間絶縁膜１２、２０ａ、２０ｂ、ＬＩ２３、およびゲートコンタクト１９を有する。
【０１１３】
側壁絶縁膜１６ａ、１６ｂは、側壁パターン転写プロセスにより形成される。このため、側壁絶縁膜１６ａ、１６ｂのＳＡＣ１７側の厚さは、その反対側の厚さよりも厚くなる。また、側壁絶縁膜１６ａ、１６ｂは、ＳｉＮ等の絶縁材料からなる。また、側壁絶縁膜１６ａ、１６ｂは、ゲート電極４ａ、４ｂを完全に覆うために、それぞれゲート電極４ａ、４ｂのゲート長よりも大きい幅を有することが好ましい。
【０１１４】
ＬＩ２３は、ソース・ドレイン領域８ａとその上方の配線２２ａとを接続する。また、ゲートコンタクト１９は、ゲート電極４ｃとその上方の配線（図示しない）とを接続する。また、ＬＩ２３およびゲートコンタクト１９は、Ｗ、Ｃｕ等の導電材料からなる。
【０１１５】
ＬＩ２３は、下部２３ａおよび上部２３ｂを含む。下部２３ａは、ゲート電極４ａとゲート電極４ｂとの間に自己整合的に形成されるセルフアラインコンタクトプラグである。また、下部２３ａの一部は、側壁絶縁膜１６ｂを介してゲート電極４ｂの上方に位置する。
【０１１６】
上部２３ｂは、下部２３ａのゲート電極４ｂの上方に位置する領域上に形成され、配線２２ｂが上部１８ｂ上に形成される。このため、配線２２ｂをゲート電極４ｂの上方に形成することができる。
【０１１７】
ＬＩ２３と配線２２ｂの接続部分がゲート電極４ｂの上方に位置するため、耐電圧特性や耐リーク特性を確保しつつ、配線２２ａと配線２２ｂをゲート電極４ａ、４ｂに平行な直線パターンに形成することができる。
【０１１８】
層間絶縁膜１２、２０ａ、２０ｂは、ＴＥＯＳ、ＢＰＳＧ等の絶縁材料からなる。
【０１１９】
以下に、本実施の形態に係る半導体装置４００の製造方法の一例を示す。
【０１２０】
（半導体装置の製造）
図１０（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置４００の製造工程を示す断面図である。
【０１２１】
まず、図４Ａ（ａ）〜図４Ａ（ｄ）に示した絶縁膜１１ｃ、１１ｄ、１１ｅを形成するまで工程を第２の実施の形態と同様に行う。その後、層間絶縁膜１３の代わりに層間絶縁膜２０ａを形成する。
【０１２２】
次に、図１０（ａ）に示すように、ＬＩ１８の下部１８ａを形成するためのコンタクトホール３８、およびゲート電極４ｃ上のコンタクトホール３７を層間絶縁膜１２、２０ａ内に形成する。
【０１２３】
具体的には、コンタクトホール３７、３８は、リソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜２０ａ、１２をパターニングすることにより形成される。このとき、側壁絶縁膜１６ｂおよびシリサイド層９ａ上のライナー膜１０は、エッチングストッパとして働く。なお、コンタクトホール３７、３８を形成する際のエッチングにより側壁絶縁膜１６ｂが削られて薄くなるが、削られた後の側壁絶縁膜１６ｂのコンタクトホール３８とゲート電極４ｂの間の領域の厚さは、ＬＩ２３とゲート電極４ｂの短絡を防ぐために十分な厚さである。
【０１２４】
次に、図１０（ｂ）に示すように、コンタクトホール３８内にＬＩ２３の下部２３ａおよびゲートコンタクト１９の下部を形成する。
【０１２５】
下部２３ａの具体的な形成方法の一例を以下に示す。まず、Ｗ等の下部２３ａおよびゲートコンタクト１９の下部の材料膜をコンタクトホール３７、３８を埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホール３７、３８の外側の部分を除去して、下部２３ａおよびゲートコンタクト１９の下部に加工する。
【０１２６】
次に、図１０（ｃ）に示すように、層間絶縁膜２０ｂ、上部２３ｂ、およびゲートコンタクト１９の上部を形成する。
【０１２７】
これらの部材の具体的な形成方法の一例を以下に示す。まず、ＣＶＤ法等を用いて層間絶縁膜２０ａ上に層間絶縁膜２０ｂを形成する。次に、リソグラフィ法とＲＩＥ法の組み合わせにより層間絶縁膜２０ａ、２０ｂをパターニングして上部２３ｂのためのコンタクトホール、およびゲートコンタクト１９の上部のためのコンタクトホールを形成する。次に、Ｗ等の上部２３ｂおよびゲートコンタクト１９の上部の材料膜をこれらのコンタクトホールを埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホールの外側の部分を除去して、上部２３ｂおよびゲートコンタクト１９の上部に加工する。
【０１２８】
（第４の実施の形態の効果）
本発明の第３の実施の形態によれば、回路の集積度を向上させるためにローカルインターコネクトを形成する場合に、側壁パターン転写プロセスにより側壁絶縁膜１６ａ、１６ｂを形成し、ＬＩ２３の下部２３ａを側壁絶縁膜１６ｂ上に形成することにより、リソグラフィの工程数およびコストを少なく抑えつつＬＩ２３とゲート電極４ｂとの短絡を抑えることができる。
【０１２９】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１３０】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【０１３１】
１００、２００、３００、４００ 半導体装置、 １ａ、１ｂ、１ｃ トランジスタ、 ４ａ、４ｂ、４ｃ ゲート電極、 ８ａ、８ｂ、８ｃ、８ｄ ソース・ドレイン領域、 １１ａ、１１ｂ、１１ｃ 絶縁膜、 １２、１３、２０ａ、２０ｂ 層間絶縁膜、 １４、１７ ＳＡＣ、 １５、１９ ゲートコンタクト、 １６ａ、１６ｂ 側壁絶縁膜、 １８、２３ ＬＩ、 １８ａ、２３ａ 下部、 １８ｂ、２３ｂ 上部、 ３４ 芯材、 ３１、３２、３５、３６、３７、３８ コンタクトホール
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、セルフアラインコンタクトプラグを採用し、ゲート電極の配置ピッチを狭めて高集積化した半導体装置が知られている（例えば、非特許文献１参照）。セルフアラインコンタクトプラグは、２つのゲート電極間にこれらのゲート電極と絶縁された状態で自己整合的に形成されるため、その一部がゲート電極上に乗ってしまっても、ゲート電極と短絡しない。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Y. Ishigaki et al., Symposium on VLSI Technology Digest of Technical Papers, 1994, pp.99-100.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ゲート電極との短絡を抑えたセルフアラインコンタクトプラグを有する、製造コストの低い半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、それぞれ半導体基板上に形成され、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタと、前記第１のゲート電極上に形成された第１の絶縁膜と、前記第２のゲート電極上に形成された、前記第１の絶縁膜よりも厚さの厚い領域を有する第２の絶縁膜と、前記ソース・ドレイン領域に接続され、その中心位置が前記第１および第２のゲート電極の間の中心位置よりも前記第２のゲート電極側に位置するセルフアラインコンタクトプラグと、を有する半導体装置を提供する。
【０００６】
また、本発明の他の態様は、それぞれ半導体基板上に形成され、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタと、前記ソース・ドレイン領域に接続された、セルフアラインコンタクトプラグと、前記第１および第２のゲート電極上に前記セルフアラインコンタクトプラグを挟むように形成された、一対の側壁の形状を有する、第１および第２の絶縁膜と、を有する半導体装置を提供する。
【０００７】
また、本発明の他の態様は、半導体基板上に、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタを形成する工程と、前記第１および第２のゲート電極の間に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜の上方に芯材を形成する工程と、前記芯材の両側面に側壁絶縁膜を形成し、前記第１および第２のゲート電極上を覆う工程と、前記第１の層間絶縁膜および前記側壁絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第１および第２の層間絶縁膜内に、前記第１のゲート電極上の前記側壁絶縁膜と前記第２のゲート電極上の前記側壁絶縁膜の間を通り、前記ソース・ドレイン領域に達するコンタクトホールを形成する工程と、前記コンタクトホール内に、セルフアラインコンタクトプラグを形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、ゲート電極との短絡を抑えたセルフアラインコンタクトプラグを有する、製造コストの低い半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｃ】（ｉ）、（ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図。
【図４Ａ】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｅ）〜（ｇ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第３の実施の形態に係る半導体装置の断面図。
【図６Ａ】本発明の第３の実施の形態に係る半導体装置の構成を概略的に表す上面図。
【図６Ｂ】比較例としての半導体装置の構成を概略的に表す上面図。
【図７】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第４の実施の形態に係る半導体装置の断面図。
【図９】本発明の第４の実施の形態に係る半導体装置の構成を概略的に表す上面図。
【図１０】（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板２上に形成されたトランジスタ１ａ、１ｂ、１ｃ、トランジスタ１ａ、１ｂ、１ｃの側面を覆うライナー膜１０、トランジスタ１ａ、１ｂ、１ｃ上をそれぞれ覆う絶縁膜１１ａ、１１ｂ、１１ｃ、ライナー膜１０および絶縁膜１１ａ、１１ｂ、１１ｃ上に形成された層間絶縁膜１２、１３、セルフアラインコンタクトプラグ（以下、ＳＡＣと記す）１４、およびゲートコンタクト１５を有する。
【００１１】
トランジスタ１ａ、１ｂ、１ｃは、それぞれゲート絶縁膜３ａ、３ｂ、３ｃ、ゲート電極４ａ、４ｂ、４ｃ、オフセットスペーサ６ａ、６ｂ、６ｃ、およびゲート側壁７ａ、７ｂ、７ｃを有する。ソース・ドレイン領域８ａはトランジスタ１ａ、１ｂに共有され、ソース・ドレイン領域８ｂはトランジスタ１ａ、１ｃに共有され、ソース・ドレイン領域８ｃはトランジスタ１ｂに属し、トランジスタ領域８ｄはトランジスタ１ｃに属する。
【００１２】
ゲート電極４ａ、４ｂ、４ｃは、それぞれその上部または全体にシリサイド層５ａ、５ｂ、５ｃを有する。また、ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄは、それぞれその上部にシリサイド層９ａ、９ｂ、９ｃ、９ｄを有する。
【００１３】
ＳＡＣ１４は、ソース・ドレイン領域８ａとその上方の配線（図示しない）とを接続する。また、ゲートコンタクト１５は、ゲート電極４ｃとその上方の配線（図示しない）とを接続する。
【００１４】
本実施の形態においては、トランジスタ１ａ、１ｂが近接して形成されており、ゲート電極４ａ、４ｂの間隔が狭いため、ソース・ドレイン領域８ａに接続するコンタクトプラグとして、ＳＡＣ１４が用いられる。ＳＡＣとは、ゲート電極の上面を絶縁性のキャップ膜で覆った後に自己整合的に形成されるコンタクトプラグである。本実施の形態においては、絶縁膜１１ａ、１１ｂがゲート電極４ａ、４ｂの上面を覆う絶縁膜として形成される。
【００１５】
なお、トランジスタ１ｃと、トランジスタ１ｃに隣接するトランジスタ１ａ等の他のトランジスタとの間隔は、トランジスタ１ａとトランジスタ１ｂの間隔よりも大きい。そのため、ソース・ドレイン領域８ｂ、８ｄに接続されるコンタクトプラグ（図示しない）として、ＳＡＣでない通常のコンタクトプラグを用いることができる。
【００１６】
絶縁膜１１ｂの少なくともＳＡＣ１４の付近の領域の厚さは、絶縁膜１１ａ、１１ｃの厚さよりも厚い。また、絶縁膜１１ａ、１１ｃは、シリサイド層９ａ、９ｂ、９ｃ、９ｄ上のライナー膜１０と同じ材料からなり、ほぼ等しい厚さ（例えば、３０〜４０ｎｍ）を有することが好ましい。これは、絶縁膜１１ａ、１１ｃ、およびシリサイド層９ａ、９ｂ、９ｃ、９ｄ上のライナー膜１０が、ゲート電極４ａ、４ｃ、およびソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄに接続するコンタクトプラグ用のコンタクトホールを層間絶縁膜１２、１３内に形成する際のエッチングストッパとして用いられるためである。
【００１７】
ただし、ソース・ドレイン領域８ａに接続するコンタクトプラグを形成する際に形成位置がずれて、コンタクトプラグが絶縁膜１１ａ上に乗ってしまった場合、絶縁膜１１ａの厚さは、コンタクトプラグとゲート電極４ａの短絡を効果的に防ぐには不十分である。
【００１８】
なお、ゲート電極４ｂに接続するコンタクトプラグ用のコンタクトホールを層間絶縁膜１２、１３内に形成する際のエッチングストッパとして絶縁膜１１ｂを用いるために、絶縁膜１１ｂのＳＡＣ１４から離れた領域の厚さは、絶縁膜１１ａ、１１ｃとほぼ同じであってもよい。
【００１９】
一方、ＳＡＣ１４は、意図的にその中心位置Ｃ１がゲート電極４ａとゲート電極４ｂの間の中心位置Ｃ２よりもゲート電極４ｂ側に位置するように形成される。すなわち、ＳＡＣ１４の中心位置Ｃ１とゲート電極４ｂとの距離は、ＳＡＣ１４の中心位置Ｃ１とゲート電極４ａとの距離よりも近くなる。これは、絶縁膜１１ｂの少なくともＳＡＣ１４の付近の領域の厚さが絶縁膜１１ａの厚さよりも厚く、ＳＡＣ１４とゲート電極４ａの短絡を効果的に抑えることができるためである。
【００２０】
例えば、ゲート電極４ａとゲート電極４ｂのピッチが９０ｎｍ、各々のゲート電極幅が２５ｎｍである場合、すなわち、ゲート電極４ａとゲート電極４ｂの間のスペースが６５ｎｍである場合、ＳＡＣ１４の中心位置Ｃ１と、ゲート電極４ａとゲート電極４ｂの間の中心位置Ｃ２との水平方向の距離は、３〜５ｎｍとする。
【００２１】
なお、ゲート電極４ａ、４ｂは近接しているため（例えば、ゲート電極４ａとゲート電極４ｂの間のスペースが６５ｎｍ以下であるため）、リソグラフィの解像度の問題により、通常の１枚の絶縁膜をパターニングする方法により絶縁膜１１ａ、１１ｂを同時に形成することは困難であり、それぞれ別のリソグラフィ工程で形成される。このため、絶縁膜１１ａ、１１ｂの両者の厚さを厚くした場合、絶縁膜１１ａ、１１ｂ、１１ｃをそれぞれ形成するために、３つのリソグラフィ工程が必要になってしまう。
【００２２】
本実施の形態では、絶縁膜１１ａの厚さが絶縁膜１１ｃの厚さとほぼ同じであり、ゲート電極４ａ、４ｃも近接していないため、絶縁膜１１ａ、１１ｃは１つのリソグラフィ工程で形成することができる。このため、絶縁膜１１ａ、１１ｂ、１１ｃを２つのリソグラフィ工程により形成することができる。
【００２３】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００２４】
ゲート絶縁膜３ａ、３ｂ、３ｃは、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。
【００２５】
ゲート電極４ａ、４ｂ、４ｃは、例えば、導電型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。また、ゲート電極４ａ、４ｂ、４ｃは、金属層と、金属層上のＳｉ系多結晶層からなる構造を有してもよい。
【００２６】
シリサイド層５ａ、５ｂ、５ｃ、およびシリサイド層９ａ、９ｂ、９ｃ、９ｄは、Ｎｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイドからなる。
【００２７】
オフセットスペーサ６ａ、６ｂ、６ｃ、およびゲート側壁７ａ、７ｂ、７ｃは、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁７ａ、７ｂ、７ｃは、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２８】
ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄは、導電型不純物を含む。ｎ型の導電型不純物としては、Ａｓ、Ｐ等が用いられ、ｐ型の導電型不純物としては、Ｂ、ＢＦ２等が用いられる。
【００２９】
ライナー膜１０および絶縁膜１１ａ、１１ｂ、１１ｃは、ＳｉＮ等の絶縁材料からなる。
【００３０】
層間絶縁膜１２、１３は、ＴＥＯＳ、ＢＰＳＧ（Boro-Phospho Silicate Glass）等の絶縁材料からなる。層間絶縁膜１３の厚さは、例えば、５０〜６０ｎｍである。
【００３１】
ＳＡＣ１４およびゲートコンタクト１５は、Ｗ、Ｃｕ等の導電材料からなる。
【００３２】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００３３】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、図２Ｃ（ｉ）、（ｊ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００３４】
まず、図示しないが、半導体基板２内に素子分離領域、ウェルおよびチャネル領域を形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ウェルおよびチャネル領域内の導電型不純物を活性化させる。
【００３５】
次に、図２Ａ（ａ）に示すように、半導体基板２上の素子領域にゲート絶縁膜３ａ、３ｂ、３ｃ、ゲート電極４ａ、４ｂ、４ｃ、およびキャップ層２０ａ、２０ｂ、２０ｃを形成する。
【００３６】
これらの部材の具体的な形成方法の一例を以下に示す。まず、熱酸化法、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法等によりＳｉＯ２膜等のゲート絶縁膜３ａ、３ｂ、３ｃの材料膜を半導体基板２上の全面に形成し、その上にＬＰＣＶＤ法により多結晶Ｓｉ膜等のゲート電極４ａ、４ｂ、４ｃの材料膜、およびＳｉＮ等のキャップ層２０ａ、２０ｂ、２０ｃの材料膜を形成する。次に、例えば、光リソグラフィ法、Ｘ線リソグラフィ法、または電子ビームリソグラフィ法とＲＩＥ（Reactive Ion Etching）法の組み合わせにより、これらの積層された材料膜をパターニングして、ゲート絶縁膜３ａ、３ｂ、３ｃ、ゲート電極４ａ、４ｂ、４ｃ、およびキャップ層２０ａ、２０ｂ、２０ｃに加工する。
【００３７】
なお、ゲート電極４ａとゲート電極４ｂのパターンは近接しているため、これらのパターンを側壁パターン転写プロセス等を用いて形成してもよい。
【００３８】
次に、図２Ａ（ｂ）に示すように、オフセットスペーサ６ａ、６ｂ、６ｃ、ゲート側壁７ａ、７ｂ、７ｃ、およびソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する。
【００３９】
これらの部材の具体的な形成方法の一例を以下に示す。まず、熱酸化法によりゲート電極４ａ、４ｂ、４ｃの表面にＳｉＯ２膜（図示しない）を１〜２ｎｍの厚さに形成した後、その上にＬＰＣＶＤ法によりＳｉＯ２膜等のオフセットスペーサ６ａ、６ｂ、６ｃの材料膜（図示しない）を３〜１２ｎｍの厚さに形成する。次に、オフセットスペーサ６ａ、６ｂ、６ｃの材料膜をＲＩＥ法によりオフセットスペーサ６ａ、６ｂ、６ｃに加工する。
【００４０】
次に、オフセットスペーサ６ａ、６ｂ、６ｃおよびキャップ層２０ａ、２０ｂ、２０ｃをマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの浅い領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００４１】
ここで、ｎ型のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する場合は、例えば、ＢＦ２を注入エネルギー２０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板２の表面に垂直な方向を基準とした角度）の条件で注入することによりハロー領域を形成し、続いて、Ａｓを注入エネルギー１〜５ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの浅い領域を形成する。
【００４２】
また、ｐ型のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する場合は、例えば、Ａｓを注入エネルギー４０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板１の表面に垂直な方向を基準とした角度）の条件で注入することによりハロー領域を形成し、続いて、ＢＦ２を注入エネルギー１〜３ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件で注入、またはＢを注入することによりソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの浅い領域を形成する。
【００４３】
次に、ＬＰＣＶＤ法によりＳｉＯ２等のゲート側壁７ａ、７ｂ、７ｃの材料膜を半導体基板２上の全面に形成し、ＲＩＥ法によりこれをゲート側壁７ａ、７ｂ、７ｃに加工する。
【００４４】
次に、ゲート側壁７ａ、７ｂ、７ｃおよびキャップ層２０ａ、２０ｂ、２０ｃをマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの深い高濃度領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００４５】
ここで、ｎ型のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する場合は、例えば、Ａｓを注入エネルギー１５〜２５ｋｅＶ、注入量２．０×１０１５〜４．０×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの高濃度領域を形成する。
【００４６】
また、ｐ型のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄを形成する場合は、例えば、Ｂを注入エネルギー１．５〜３．５ｋｅＶ、注入量２．０×１０１５〜４．０×１０１５ｃｍ−２の条件で注入することによりソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの高濃度領域を形成する。
【００４７】
なお、ソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄの高濃度領域を形成する工程の前または後に、半導体基板２の上面の露出した領域を下地としてＳｉ結晶またはＳｉＧｅ結晶を選択的にエピタキシャル成長させ、エレベーテッド・ソース・ドレイン構造を形成してもよい。
【００４８】
次に、図２Ａ（ｃ）に示すように、半導体基板２のソース・ドレイン領域８ａ、８ｂ、８ｃ、８ｄが形成された領域上にシリサイド層９ａ、９ｂ、９ｃ、９ｄを形成する。
【００４９】
Ｎｉシリサイドからなるシリサイド層９ａ、９ｂ、９ｃ、９ｄを形成する場合の形成方法の一例を以下に示す。まず、フッ酸処理により半導体基板２の露出した領域の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理によりＮｉ膜と、半導体基板２とをシリサイド反応させ、シリサイド層９ａ、９ｂ、９ｃ、９ｄを形成する。なお、ゲート電極４ａ、４ｂ、４ｃ上にはキャップ層２０ａ、２０ｂ、２０ｃが形成されているため、ゲート電極４ａ、４ｂ、４ｃとＮｉ膜は反応しない。次に、硫酸と過酸化水素水との混合溶液等を用いてＮｉ膜の未反応部分を除去する。
【００５０】
なお、Ｎｉシリサイドを形成する場合、Ｎｉ膜を形成した後に、その上にＴｉＮ膜を形成する工程や、Ｎｉ膜を形成し、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、これを硫酸と過酸化水素水との混合溶液を用いてエッチングし、再度、低シート抵抗化のために４００〜５５０℃のＲＴＡを行う工程（２ステップアニール）を行ってもよい。また、Ｎｉ膜にＰｔを添加してもよい。
【００５１】
次に、図２Ａ（ｄ）に示すように、ライナー膜１０および層間絶縁膜１２を形成する。
【００５２】
これらの部材の具体的な形成方法の一例を以下に示す。まず、ＣＶＤ法等により、ＳｉＮ膜等のライナー膜１０の材料膜およびＴＥＯＳ膜等の層間絶縁膜１２の材料膜を半導体基板２上の全面に形成する。次に、キャップ層２０ａ、２０ｂ、２０ｃをストッパとしてライナー膜１０の材料膜および層間絶縁膜１２の材料膜にＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理を施して、ライナー膜１０および層間絶縁膜１２を形成する。
【００５３】
次に、図２Ｂ（ｅ）に示すように、キャップ層２０ａ、２０ｂ、２０ｃを除去した後、ゲート電極４ａ、４ｂ、４ｃ上にそれぞれシリサイド層５ａ、５ｂ、５ｃを形成する。
【００５４】
これらの部材の具体的な形成方法の一例を以下に示す。まず、キャップ層２０ａ、２０ｂ、２０ｃがＳｉＮ膜からなる場合は、１７０℃程度のリン酸を用いてこれを除去する。次に、スパッタ法等によりゲート電極４ａ、４ｂ、４ｃの上面を覆うように金属膜を形成した後、熱処理により、金属膜とゲート電極４ａ、４ｂ、４ｃとをシリサイド反応させ、シリサイド層５ａ、５ｂ、５ｃを形成する。
【００５５】
なお、シリサイド層５ａ、５ｂ、５ｃをシリサイド層９ａ、９ｂ、９ｃ、９ｄと異なる金属シリサイドから形成してもよく、シリサイド層５ａ、５ｂ、５ｃを構成する金属シリサイドとして、シリサイド層９ａ、９ｂ、９ｃ、９ｄの金属シリサイドよりも電気抵抗の小さいものを用いることができる。
【００５６】
次に、図２Ｂ（ｆ）に示すように、シリサイド層５ａ、５ｃ上にそれぞれ絶縁膜１１ａ、１１ｃを形成する。
【００５７】
具体的には、例えば、ＣＶＤ法等により、半導体基板２上の全面に絶縁膜１１ａ、１１ｃの材料膜を形成した後、リソグラフィ法とＲＩＥ法の組み合わせによりこれをパターニングして、絶縁膜１１ａ、１１ｃに加工する。
【００５８】
次に、図２Ｂ（ｇ）に示すように、シリサイド層５ｂ上に絶縁膜１１ｂを形成する。
【００５９】
具体的には、例えば、ＣＶＤ法等により、半導体基板２上の全面に絶縁膜１１ｂの材料膜を形成した後、リソグラフィ法とＲＩＥ法の組み合わせによりこれをパターニングして、絶縁膜１１ｂに加工する。ここで、絶縁膜１１ｂの材料膜は、絶縁膜１１ａ、１１ｃの材料膜よりも厚く形成される。
【００６０】
なお、ライナー膜１０を絶縁膜１１ｂと同程度の厚さに形成し、図２Ａ（ｄ）に示した平坦化処理によりキャップ層２０ａ、２０ｂ、２０ｃ上の部分を除去せずに残し、これを絶縁膜１１ａ、１１ｂ、１１ｃの代わりに用いた場合、ゲート電極４ａ、４ｂとＳＡＣ１４との短絡を抑えることはできるが、シリサイド層５ａ、５ｂ、５ｃを形成することができない。この場合、ゲート電極４ａ、４ｂ、４ｃをロジックＬＳＩ等の高速動作が要求される回路に用いることは難しい。
【００６１】
次に、図２Ｂ（ｈ）に示すように、ＣＶＤ法等により、絶縁膜１１ａ、１１ｂ、１１ｃおよび層間絶縁膜１２上に層間絶縁膜１３を形成する。
【００６２】
次に、図２Ｃ（ｉ）に示すように、ＳＡＣ１４を形成するためのコンタクトホール３１、およびゲートコンタクト１５を形成するためのコンタクトホール３２を形成する。
【００６３】
具体的には、コンタクトホール３１、３２は、リソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜１３、１２をパターニングすることにより形成される。ここで、コンタクトホール３１のパターンの中心位置Ｃ１（ＳＡＣ１４の中心位置Ｃ１と一致する）は、ゲート電極４ａとゲート電極４ｂの間の中心位置Ｃ２よりもゲート電極４ｂ側に位置する。また、このとき、絶縁膜１１ｃおよびシリサイド層９ａ上のライナー膜１０は、エッチングストッパとして働く。
【００６４】
また、予めシリサイド層５ｃを厚めに作っておくことで、コンタクトホール３２を形成する際のオーバーエッチングによるシリサイド層５ｃの消失を防ぐことができる。また、シリサイド層５ｃを厚めに作っておくことで、シリサイド層５ｃのシート抵抗を下げることもできる。
【００６５】
次に、図２Ｃ（ｊ）に示すように、コンタクトホール３１、３２内にそれぞれＳＡＣ１４およびゲートコンタクト１５を形成する。
【００６６】
ＳＡＣ１４およびゲートコンタクト１５の具体的な形成方法の一例を以下に示す。まず、Ｗ等のＳＡＣ１４およびゲートコンタクト１５の材料膜をコンタクトホール３１、３２を埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホール３１、３２の外側の部分を除去して、ＳＡＣ１４およびゲートコンタクト１５に加工する。
【００６７】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、絶縁膜１１ａと絶縁膜１１ｂのうち、絶縁膜１１ｂにのみ厚い領域を形成し、かつＳＡＣ１４をその中心位置Ｃ１がゲート電極４ａとゲート電極４ｂの間の中心位置Ｃ２よりもゲート電極４ｂ側に位置するように形成することにより、リソグラフィの工程数およびコストを少なく抑えつつＳＡＣ１４とゲート電極４ａ、４ｂとの短絡を抑えることができる。
【００６８】
〔第２の実施の形態〕
本発明の第２の実施の形態は、絶縁膜１１ａと絶縁膜１１ｂの代わりに側壁パターン転写プロセスにより形成された側壁絶縁膜１６ａ、１６ｂが用いられる点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００６９】
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置２００の断面図である。半導体装置２００は、半導体基板２上に形成されたトランジスタ１ａ、１ｂ、１ｃ、トランジスタ１ａ、１ｂ、１ｃの側面を覆うライナー膜１０、トランジスタ１ａ、１ｂ、１ｃ上をそれぞれ覆う絶縁膜１１ｄ、１１ｅ、１１ｃ、絶縁膜１１ｄ、１１ｅ上に形成された側壁絶縁膜１６ａ、１６ｂ、層間絶縁膜１２、１３、ＳＡＣ１７、およびゲートコンタクト１５を有する。
【００７０】
ＳＡＣ１７は、ソース・ドレイン領域８ａとその上方の配線（図示しない）とを接続する。また、ゲートコンタクト１５は、ゲート電極４ｃとその上方の配線（図示しない）とを接続する。また、ＳＡＣ１７およびゲートコンタクト１５は、Ｗ、Ｃｕ等の導電材料からなる。
【００７１】
側壁絶縁膜１６ａ、１６ｂは、側壁パターン転写プロセスにより形成される。このため、ゲート電極４ａ、４ｂが近接していて、ＳＡＣ１７を形成するために必要なゲート電極４ａ、４ｂ上の絶縁性のキャップ膜の形成が困難な場合であっても、側壁絶縁膜１６ａ、１６ｂをゲート電極４ａ、４ｂとＳＡＣ１４との間の短絡を抑えるために十分な厚さを有するキャップ膜として形成することができる。また、側壁絶縁膜１６ａ、１６ｂは、側壁パターン転写プロセスにより形成されるため、ＳＡＣ１７側の厚さが、その反対側（ＳＡＣ１７から離れた側）の厚さよりも厚くなる。
【００７２】
側壁絶縁膜１６ａ、１６ｂは、ＳｉＮ等の絶縁材料からなる。また、側壁絶縁膜１６ａ、１６ｂは、ゲート電極４ａ、４ｂを完全に覆うために、ゲート電極４ａ、４ｂのゲート長よりも大きい幅を有することが好ましい。側壁絶縁膜１６ａ、１６ｂの幅は、例えば、ゲート電極４ａ、４ｂのゲート長よりも２０ｎｍ程度大きい。
【００７３】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００７４】
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｇ）は、本発明の第２の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
【００７５】
まず、図２Ａ（ａ）〜図２Ｂ（ｅ）に示したシリサイド層５ａ、５ｂ、５ｃを形成するまで工程を第１の実施の形態と同様に行う。
【００７６】
次に、図４Ａ（ａ）に示すように、ＣＶＤ法等により、シリサイド層５ａ、５ｂ、５ｃおよび平坦化した層間絶縁膜１２上に絶縁膜３３を形成する。
【００７７】
次に、図４Ａ（ｂ）に示すように、絶縁膜３３上のゲート電極４ａとゲート電極４ｂの間の領域に、側壁パターン転写プロセスのための芯材３４を形成する。
【００７８】
具体的には、例えば、ＣＶＤ法等により、絶縁膜３３上の全面にＴＥＯＳ等の芯材３４の材料膜を形成した後、リソグラフィ法とＲＩＥ法の組み合わせによりこれをパターニングして、芯材３４に加工する。
【００７９】
次に、図４Ａ（ｃ）に示すように、芯材３４の側面に側壁絶縁膜１６ａ、１６ｂを形成する。
【００８０】
具体的には、例えば、ＣＶＤ法によりＳｉＮ等の側壁絶縁膜１６ａ、１６ｂの材料膜を半導体基板２上の全面に形成し、ＲＩＥ法によりこれを側壁絶縁膜１６ａ、１６ｂに加工する。
【００８１】
次に、図４Ａ（ｄ）に示すように、芯材３４をフッ酸等により除去した後、絶縁膜３３をパターニングして絶縁膜１１ｃ、１１ｄ、１１ｅを形成する。
【００８２】
具体的には、例えば、リソグラフィ法により絶縁膜１１ｃのパターンを有するレジストを形成した後、このレジストおよび側壁絶縁膜１６ａ、１６ｂをマスクとして絶縁膜３３にＲＩＥ法によるエッチングを施し、絶縁膜１１ｃ、１１ｄ、１１ｅに加工する。
【００８３】
次に、図４Ｂ（ｅ）に示すように、ＣＶＤ法等により、絶縁膜１１ｃ、側壁絶縁膜１６ａ、１６ｂ、および層間絶縁膜１２上に層間絶縁膜１３を形成する。
【００８４】
次に、図４Ｂ（ｆ）に示すように、ＳＡＣ１７を形成するためのコンタクトホール３５、およびゲートコンタクト１５を形成するためのコンタクトホール３２を形成する。
【００８５】
次に、図４Ｂ（ｇ）に示すように、コンタクトホール３５、３２内にそれぞれＳＡＣ１７およびゲートコンタクト１５を形成する。
【００８６】
このとき、コンタクトホール３５、３２がゲート電極４ａとゲート電極４ｂの間の中心位置からずれて形成された場合は、ＳＡＣ１７およびゲートコンタクト１５の位置もゲート電極４ａとゲート電極４ｂの間の中心位置からずれるが、側壁絶縁膜１６ａ、１６ｂがともに十分な厚さを有するため、ＳＡＣ１４とゲート電極４ａ、４ｂの短絡を抑えることができる。
【００８７】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、側壁パターン転写プロセスにより側壁絶縁膜１６ａ、１６ｂを形成することにより、リソグラフィの工程数およびコストを少なく抑えつつＳＡＣ１４とゲート電極４ａ、４ｂとの短絡を抑えることができる。
【００８８】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ＳＡＣ１５の代わりにローカルインターコネクト（以下、ＬＩと記す）１８が用いられる点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００８９】
（半導体装置の構成）
図５は、本発明の第３の実施の形態に係る半導体装置３００の断面図である。また、図６Ａは、半導体装置３００の構成を概略的に表す上面図である。
【００９０】
半導体装置３００は、半導体基板２上に形成されたトランジスタ１ａ、１ｂ、１ｃ、トランジスタ１ａ、１ｂ、１ｃの側面を覆うライナー膜１０、トランジスタ１ａ、１ｂ、１ｃ上をそれぞれ覆う絶縁膜１１ａ、１１ｂ、１１ｃ、ライナー膜１０および絶縁膜１１ａ、１１ｂ、１１ｃ上に形成された層間絶縁膜１２、２０ａ、２０ｂ、ＬＩ１８、およびゲートコンタクト１９を有する。
【００９１】
ＬＩ１８は、ソース・ドレイン領域８ａとその上方の配線２２ｂとを接続する。また、ゲートコンタクト１９は、ゲート電極４ｃとその上方の配線（図示しない）とを接続する。また、ＬＩ１８およびゲートコンタクト１９は、Ｗ、Ｃｕ等の導電材料からなる。また、半導体装置３００は、配線２２ａとその上方の配線２２ａを接続するゲートコンタクト２１を有する。
【００９２】
ＬＩ１８は、下部１８ａおよび上部１８ｂを含む。下部１８ａは、ゲート電極４ａとゲート電極４ｂとの間に自己整合的に形成されるセルフアラインコンタクトプラグである。また、下部１８ａの一部は、絶縁膜１１ｂを介してゲート電極４ｂの上方に位置する。このため、下部１８ａの中心位置はゲート電極４ａとゲート電極４ｂの間の中心位置よりもゲート電極４ｂ側に位置する。
【００９３】
上部１８ｂは、下部１８ａのゲート電極４ｂの上方に位置する領域上に形成され、配線２２ｂが上部１８ｂ上に形成される。このため、図６Ａに示すように、配線２２ｂをゲート電極４ｂの上方に形成することができる。
【００９４】
図６Ｂは、比較例としての半導体装置５００の構成を概略的に表す上面図である。半導体装置５００は、本実施例におけるＬＩ１８の代わりに通常の形状を有するソース・ドレインコンタクト１２２を有する。ソース・ドレインコンタクト１２２は、ソース・ドレイン領域８ａと上層の配線１２２ｂを接続する。また、ゲートコンタクト１２１は、ゲート電極４ｂと上層の配線１２２ａを接続する。
【００９５】
半導体装置５００の構成によれば、配線１２２ａおよび配線１２２ｂをゲート電極４ａ、４ｂに平行な直線パターンに形成すると、配線１２２ａと配線１２２ｂの間隔が狭くなりすぎ、配線１２２ａと配線１２２ｂの間の耐電圧特性や耐リーク特性に問題が生じる。このため、配線１２２ａと配線１２２ｂの間に十分な間隔を確保するため、配線１２２ａおよび配線１２２ｂは図６Ｂに示されるような屈折したパターンに形成される。配線１２２ａおよび配線１２２ｂは屈折したパターンを有するため、ピッチに合わせたデザインに形成することが困難な箇所が存在し、回路の集積度を上げることが困難になる。
【００９６】
一方、本発明の第３の実施例によれば、ＬＩ１８と配線２２ｂの接続部分がゲート電極４ｂの上方に位置するため、耐電圧特性や耐リーク特性を確保しつつ、配線２２ａと配線２２ｂをゲート電極４ａ、４ｂに平行な直線パターンに形成することができる。
【００９７】
絶縁膜１１ｂの少なくとも下部１８ａとゲート電極４ｂの間の領域の厚さは、絶縁膜１１ａの厚さよりも厚い。このため、ＬＩ１８の下部１８ａとゲート電極４ｂの短絡を効果的に抑えることができる。
【００９８】
ライナー膜１０および絶縁膜１１ａ、１１ｂ、１１ｃは、ＳｉＮ等の絶縁材料からなる。
【００９９】
層間絶縁膜１２、２０ａ、２０ｂは、ＴＥＯＳ、ＢＰＳＧ等の絶縁材料からなる。
【０１００】
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
【０１０１】
（半導体装置の製造）
図７（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置３００の製造工程を示す断面図である。
【０１０２】
まず、図２Ａ（ａ）〜図２Ｂ（ｇ）に示した絶縁膜１１ｂを形成するまで工程を第１の実施の形態と同様に行う。その後、層間絶縁膜１３の代わりに層間絶縁膜２０ａを形成する。
【０１０３】
次に、図７（ａ）に示すように、ＬＩ１８の下部１８ａを形成するためのコンタクトホール３６、およびゲート電極４ｃ上のコンタクトホール３７を層間絶縁膜１２、２０ａ内に形成する。
【０１０４】
具体的には、コンタクトホール３６、３７は、リソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜２０ａ、１２をパターニングすることにより形成される。このとき、絶縁膜１１ｂおよびシリサイド層９ａ上のライナー膜１０は、エッチングストッパとして働く。なお、コンタクトホール３６、３７を形成する際のエッチングにより絶縁膜１１ｂが削られて薄くなるが、削られた後の絶縁膜１１ｂのコンタクトホール３６とゲート電極４ｂの間の領域の厚さは、ＬＩ１８とゲート電極４ｂの短絡を防ぐために十分な厚さである。
【０１０５】
次に、図７（ｂ）に示すように、コンタクトホール３６内にＬＩ１８の下部１８ａおよびゲートコンタクト１９の下部を形成する。
【０１０６】
下部１８ａの具体的な形成方法の一例を以下に示す。まず、Ｗ等の下部１８ａおよびゲートコンタクト１９の下部の材料膜をコンタクトホール３６、３７を埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホール３６、３７の外側の部分を除去して、下部１８ａおよびゲートコンタクト１９の下部に加工する。
【０１０７】
次に、図７（ｃ）に示すように、層間絶縁膜２０ｂ、上部１８ｂ、およびゲートコンタクト１９の上部を形成する。
【０１０８】
これらの部材の具体的な形成方法の一例を以下に示す。まず、ＣＶＤ法等を用いて層間絶縁膜２０ａ上に層間絶縁膜２０ｂを形成する。次に、リソグラフィ法とＲＩＥ法の組み合わせにより層間絶縁膜２０ｂをパターニングして上部１８ｂのためのコンタクトホール、およびゲートコンタクト１９の上部のためのコンタクトホールを形成する。次に、Ｗ等の上部１８ｂおよびゲートコンタクト１９の上部の材料膜をこれらのコンタクトホールを埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホールの外側の部分を除去して、上部１８ｂおよびゲートコンタクト１９の上部に加工する。
【０１０９】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、回路の集積度を向上させるためにローカルインターコネクトを形成する場合に、絶縁膜１１ａと絶縁膜１１ｂのうち、絶縁膜１１ｂにのみ厚い領域を形成し、ＬＩ１８の下部１８ａを絶縁膜１１ｂの厚い領域上に形成することにより、リソグラフィの工程数およびコストを少なく抑えつつＬＩ１８とゲート電極４ｂとの短絡を抑えることができる。
【０１１０】
〔第４の実施の形態〕
本発明の第４の実施の形態は、ＳＡＣ１７の代わりにＬＩ２３が用いられる点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略または簡略化する。
【０１１１】
（半導体装置の構成）
図８は、本発明の第４の実施の形態に係る半導体装置４００の断面図である。また、図９は、半導体装置４００の構成を概略的に表す上面図である。
【０１１２】
半導体装置４００は、半導体基板２上に形成されたトランジスタ１ａ、１ｂ、１ｃ、トランジスタ１ａ、１ｂ、１ｃの側面を覆うライナー膜１０、トランジスタ１ａ、１ｂ、１ｃ上をそれぞれ覆う絶縁膜１１ｃ、１１ｄ、１１ｅ、絶縁膜１１ｄ、１１ｅ上に形成された側壁絶縁膜１６ａ、１６ｂ、層間絶縁膜１２、２０ａ、２０ｂ、ＬＩ２３、およびゲートコンタクト１９を有する。
【０１１３】
側壁絶縁膜１６ａ、１６ｂは、側壁パターン転写プロセスにより形成される。このため、側壁絶縁膜１６ａ、１６ｂのＳＡＣ１７側の厚さは、その反対側の厚さよりも厚くなる。また、側壁絶縁膜１６ａ、１６ｂは、ＳｉＮ等の絶縁材料からなる。また、側壁絶縁膜１６ａ、１６ｂは、ゲート電極４ａ、４ｂを完全に覆うために、それぞれゲート電極４ａ、４ｂのゲート長よりも大きい幅を有することが好ましい。
【０１１４】
ＬＩ２３は、ソース・ドレイン領域８ａとその上方の配線２２ａとを接続する。また、ゲートコンタクト１９は、ゲート電極４ｃとその上方の配線（図示しない）とを接続する。また、ＬＩ２３およびゲートコンタクト１９は、Ｗ、Ｃｕ等の導電材料からなる。
【０１１５】
ＬＩ２３は、下部２３ａおよび上部２３ｂを含む。下部２３ａは、ゲート電極４ａとゲート電極４ｂとの間に自己整合的に形成されるセルフアラインコンタクトプラグである。また、下部２３ａの一部は、側壁絶縁膜１６ｂを介してゲート電極４ｂの上方に位置する。
【０１１６】
上部２３ｂは、下部２３ａのゲート電極４ｂの上方に位置する領域上に形成され、配線２２ｂが上部１８ｂ上に形成される。このため、配線２２ｂをゲート電極４ｂの上方に形成することができる。
【０１１７】
ＬＩ２３と配線２２ｂの接続部分がゲート電極４ｂの上方に位置するため、耐電圧特性や耐リーク特性を確保しつつ、配線２２ａと配線２２ｂをゲート電極４ａ、４ｂに平行な直線パターンに形成することができる。
【０１１８】
層間絶縁膜１２、２０ａ、２０ｂは、ＴＥＯＳ、ＢＰＳＧ等の絶縁材料からなる。
【０１１９】
以下に、本実施の形態に係る半導体装置４００の製造方法の一例を示す。
【０１２０】
（半導体装置の製造）
図１０（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置４００の製造工程を示す断面図である。
【０１２１】
まず、図４Ａ（ａ）〜図４Ａ（ｄ）に示した絶縁膜１１ｃ、１１ｄ、１１ｅを形成するまで工程を第２の実施の形態と同様に行う。その後、層間絶縁膜１３の代わりに層間絶縁膜２０ａを形成する。
【０１２２】
次に、図１０（ａ）に示すように、ＬＩ１８の下部１８ａを形成するためのコンタクトホール３８、およびゲート電極４ｃ上のコンタクトホール３７を層間絶縁膜１２、２０ａ内に形成する。
【０１２３】
具体的には、コンタクトホール３７、３８は、リソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜２０ａ、１２をパターニングすることにより形成される。このとき、側壁絶縁膜１６ｂおよびシリサイド層９ａ上のライナー膜１０は、エッチングストッパとして働く。なお、コンタクトホール３７、３８を形成する際のエッチングにより側壁絶縁膜１６ｂが削られて薄くなるが、削られた後の側壁絶縁膜１６ｂのコンタクトホール３８とゲート電極４ｂの間の領域の厚さは、ＬＩ２３とゲート電極４ｂの短絡を防ぐために十分な厚さである。
【０１２４】
次に、図１０（ｂ）に示すように、コンタクトホール３８内にＬＩ２３の下部２３ａおよびゲートコンタクト１９の下部を形成する。
【０１２５】
下部２３ａの具体的な形成方法の一例を以下に示す。まず、Ｗ等の下部２３ａおよびゲートコンタクト１９の下部の材料膜をコンタクトホール３７、３８を埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホール３７、３８の外側の部分を除去して、下部２３ａおよびゲートコンタクト１９の下部に加工する。
【０１２６】
次に、図１０（ｃ）に示すように、層間絶縁膜２０ｂ、上部２３ｂ、およびゲートコンタクト１９の上部を形成する。
【０１２７】
これらの部材の具体的な形成方法の一例を以下に示す。まず、ＣＶＤ法等を用いて層間絶縁膜２０ａ上に層間絶縁膜２０ｂを形成する。次に、リソグラフィ法とＲＩＥ法の組み合わせにより層間絶縁膜２０ａ、２０ｂをパターニングして上部２３ｂのためのコンタクトホール、およびゲートコンタクト１９の上部のためのコンタクトホールを形成する。次に、Ｗ等の上部２３ｂおよびゲートコンタクト１９の上部の材料膜をこれらのコンタクトホールを埋めるように形成する。次に、平坦化処理等により、この材料膜のコンタクトホールの外側の部分を除去して、上部２３ｂおよびゲートコンタクト１９の上部に加工する。
【０１２８】
（第４の実施の形態の効果）
本発明の第３の実施の形態によれば、回路の集積度を向上させるためにローカルインターコネクトを形成する場合に、側壁パターン転写プロセスにより側壁絶縁膜１６ａ、１６ｂを形成し、ＬＩ２３の下部２３ａを側壁絶縁膜１６ｂ上に形成することにより、リソグラフィの工程数およびコストを少なく抑えつつＬＩ２３とゲート電極４ｂとの短絡を抑えることができる。
【０１２９】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１３０】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【０１３１】
１００、２００、３００、４００ 半導体装置、 １ａ、１ｂ、１ｃ トランジスタ、 ４ａ、４ｂ、４ｃ ゲート電極、 ８ａ、８ｂ、８ｃ、８ｄ ソース・ドレイン領域、 １１ａ、１１ｂ、１１ｃ 絶縁膜、 １２、１３、２０ａ、２０ｂ 層間絶縁膜、 １４、１７ ＳＡＣ、 １５、１９ ゲートコンタクト、 １６ａ、１６ｂ 側壁絶縁膜、 １８、２３ ＬＩ、 １８ａ、２３ａ 下部、 １８ｂ、２３ｂ 上部、 ３４ 芯材、 ３１、３２、３５、３６、３７、３８ コンタクトホール
【特許請求の範囲】
【請求項１】
それぞれ半導体基板上に形成され、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタと、
前記第１のゲート電極上に形成された第１の絶縁膜と、
前記第２のゲート電極上に形成された、前記第１の絶縁膜よりも厚さの厚い領域を有する第２の絶縁膜と、
前記ソース・ドレイン領域に接続され、その中心位置が前記第１および第２のゲート電極の間の中心位置よりも前記第２のゲート電極側に位置するセルフアラインコンタクトプラグと、
を有する半導体装置。
【請求項２】
それぞれ半導体基板上に形成され、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタと、
前記ソース・ドレイン領域に接続された、セルフアラインコンタクトプラグと、
前記第１および第２のゲート電極上に前記セルフアラインコンタクトプラグを挟むように形成された、前記セルフアラインコンタクトプラグ側の厚さがその反対側の厚さよりも厚い一対の側壁の形状を有する、第１および第２の絶縁膜と、
を有する半導体装置。
【請求項３】
前記セルフアラインコンタクトプラグはローカルインターコネクトの下部であり、その一部が前記第２の絶縁膜を介して前記第２のゲート電極上に位置し、前記ローカルインターコネクトの上部が前記下部の前記第２のゲート電極の上方に位置する領域上に形成される、
請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板上に形成された、隣接する他のトランジスタとの間隔が前記第１および第２のトランジスタの間隔よりも大きい、第３のゲート電極を有する第３のトランジスタと、
前記第３のゲート電極上に形成された、前記第１および第２の絶縁膜よりも厚さの薄い第３の絶縁膜と、
前記第３のトランジスタのゲート電極の上面に接続されたゲートコンタクトプラグと、
をさらに有する請求項２に記載の半導体装置。
【請求項５】
半導体基板上に、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタを形成する工程と、
前記第１および第２のゲート電極の間に第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜の上方に芯材を形成する工程と、
前記芯材の両側面に側壁絶縁膜を形成し、前記第１および第２のゲート電極上を覆う工程と、
前記第１の層間絶縁膜および前記側壁絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第１および第２の層間絶縁膜内に、前記第１のゲート電極上の前記側壁絶縁膜と前記第２のゲート電極上の前記側壁絶縁膜の間を通り、前記ソース・ドレイン領域に達するコンタクトホールを形成する工程と、
前記コンタクトホール内に、セルフアラインコンタクトプラグを形成する工程と、
を含む半導体装置の製造方法。
【請求項１】
それぞれ半導体基板上に形成され、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタと、
前記第１のゲート電極上に形成された第１の絶縁膜と、
前記第２のゲート電極上に形成された、前記第１の絶縁膜よりも厚さの厚い領域を有する第２の絶縁膜と、
前記ソース・ドレイン領域に接続され、その中心位置が前記第１および第２のゲート電極の間の中心位置よりも前記第２のゲート電極側に位置するセルフアラインコンタクトプラグと、
を有する半導体装置。
【請求項２】
それぞれ半導体基板上に形成され、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタと、
前記ソース・ドレイン領域に接続された、セルフアラインコンタクトプラグと、
前記第１および第２のゲート電極上に前記セルフアラインコンタクトプラグを挟むように形成された、前記セルフアラインコンタクトプラグ側の厚さがその反対側の厚さよりも厚い一対の側壁の形状を有する、第１および第２の絶縁膜と、
を有する半導体装置。
【請求項３】
前記セルフアラインコンタクトプラグはローカルインターコネクトの下部であり、その一部が前記第２の絶縁膜を介して前記第２のゲート電極上に位置し、前記ローカルインターコネクトの上部が前記下部の前記第２のゲート電極の上方に位置する領域上に形成される、
請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板上に形成された、隣接する他のトランジスタとの間隔が前記第１および第２のトランジスタの間隔よりも大きい、第３のゲート電極を有する第３のトランジスタと、
前記第３のゲート電極上に形成された、前記第１および第２の絶縁膜よりも厚さの薄い第３の絶縁膜と、
前記第３のトランジスタのゲート電極の上面に接続されたゲートコンタクトプラグと、
をさらに有する請求項２に記載の半導体装置。
【請求項５】
半導体基板上に、それぞれ第１および第２のゲート電極を有し、互いの間のソース・ドレイン領域を共有する隣接した第１および第２のトランジスタを形成する工程と、
前記第１および第２のゲート電極の間に第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜の上方に芯材を形成する工程と、
前記芯材の両側面に側壁絶縁膜を形成し、前記第１および第２のゲート電極上を覆う工程と、
前記第１の層間絶縁膜および前記側壁絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第１および第２の層間絶縁膜内に、前記第１のゲート電極上の前記側壁絶縁膜と前記第２のゲート電極上の前記側壁絶縁膜の間を通り、前記ソース・ドレイン領域に達するコンタクトホールを形成する工程と、
前記コンタクトホール内に、セルフアラインコンタクトプラグを形成する工程と、
を含む半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２０５９０８（Ｐ２０１０−２０５９０８Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−４９４８５（Ｐ２００９−４９４８５）
【出願日】平成２１年３月３日（２００９．３．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月３日（２００９．３．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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