半導体構造、半導体構造を形成する方法、および半導体デバイスを操作する方法（信号忠実度および電気的分離が強化されたＳＯＩ無線周波スイッチ）
【課題】ＳＯＩ（セミコンダクタ・オン・インシュレータ）基板内の底部半導体層からの半導体デバイスについて強化された信号分離を可能とする半導体構造、これを製造する方法、およびこれを操作する方法を提供する。
【解決手段】底部半導体層１０と反対の導電性タイプを有するドープ接点領域１８は底部半導体層１０内の埋め込み絶縁体層２０の下に設ける。少なくとも１つの導電ビア構造４７，７７は、相互接続レベル金属ライン９４から、中間工程（ＭＯＬ）誘電体層８０、最上部半導体層３０内の浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、ドープ接点領域１８まで延びる構造とする。
【解決手段】底部半導体層１０と反対の導電性タイプを有するドープ接点領域１８は底部半導体層１０内の埋め込み絶縁体層２０の下に設ける。少なくとも１つの導電ビア構造４７，７７は、相互接続レベル金属ライン９４から、中間工程（ＭＯＬ）誘電体層８０、最上部半導体層３０内の浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、ドープ接点領域１８まで延びる構造とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造に関し、特に、セミコンダクタ・オン・インシュレータ（ＳＯＩ：semiconductor-on-insulator）基板上の無線周波（ＲＦ）スイッチ（radio frequency switch）を含む半導体構造、これを製造する方法、およびこれを操作する方法に関する。
【背景技術】
【０００２】
電界効果トランジスタなどの半導体デバイスは、アナログおよび無線周波（ＲＦ：radio frequency）の適用例においてＲＦ信号のためのスイッチング・デバイスとして使用される。基板を介するデバイス間の寄生結合（parasitic coupling）は埋め込み絶縁体層（buriedinsulator layer）の誘電率の低さによって低減されるので、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板は典型的にはこのような適用例に使用される。たとえば、バルク・シリコン基板の基板全体を含むシリコンの誘電率はギガヘルツの範囲で約１１．７である。対照的に、デバイスを含む最上部半導体層をハンドル基板（handle substrate）から分離する酸化シリコンの誘電率は約３．９である。バルク基板内の半導体材料の誘電率より低い誘電率を有する埋め込み絶縁体層を設けることにより、ＳＯＩ基板は個別半導体デバイスと基板との間の容量結合を低減し、その結果として、基板を介する半導体デバイス間の２次容量結合を低減する。
【０００３】
しかし、ＳＯＩ基板を使用しても、無線周波適用例で使用される周波数範囲が高いので、半導体デバイス間の電気信号の２次容量結合はかなり大きくなり、たとえば、約９００ＭＨｚ〜約１．８ＧＨｚになる可能性があり、さらに高い周波数範囲を含む場合もある。これは、電気部品間の容量結合が周波数に対して直線的（リニア）に増加するからである。
【０００４】
ＳＯＩ基板上に形成された無線周波（ＲＦ）スイッチの場合、最上部半導体層内のＲＦスイッチおよび信号処理装置を含む半導体デバイスは、埋め込み絶縁体層を介して底部半導体層に容量結合される。最上部半導体層内の半導体デバイスが約３Ｖ〜約９Ｖの電源電圧を使用する場合でも、アンテナ回路内の過渡信号および信号反射は、最上部半導体層内の実際の電圧を約３０Ｖまで上昇させる可能性がある。このような電圧条件は、このような高電圧信号にさらされる半導体デバイスと底部半導体層の上部部分内の誘導電荷層との間でかなり大きい容量結合を誘導し、これにより、最上部半導体層内の半導体デバイスにおけるＲＦ信号の周波数で厚さおよび電荷極性が変化する。誘導電荷層は、ＲＦスイッチが電気的に分離することになっている半導体デバイスを含む、最上部半導体層内の他の半導体デバイスを容量結合する。底部半導体層内の誘導電荷層と他の半導体デバイスとの間のスプリアス容量結合は、ＲＦスイッチの有効性を低減する寄生結合である２次容量結合を可能にする。この場合、ＲＦスイッチはオフになるが、２次容量結合により他の半導体デバイスにＲＦ信号が印加される。
【０００５】
図１を参照すると、従来技術の無線周波スイッチは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板８上に形成された１組の直列接続電界効果トランジスタを含む。ＳＯＩ基板８は、底部半導体層１０と、埋め込み絶縁体層２０と、最上部半導体層３０とを含む。最上部半導体層３０は、最上部半導体部分３２と、隣接する最上部半導体部分３２同士の間の電気的分離を可能にする浅いトレンチ分離構造３３とを含む。各電界効果トランジスタは、ゲート電極４２と、ゲート誘電体４０と、ゲート・スペーサ４４と、最上部半導体部分３２内に形成されたソース領域およびドレイン領域（図示せず）とを含む。電界効果トランジスタは、１組のコンタクト・ビア（contact via）８８および金属ライン（metal line）９８を介して直列に接続される。コンタクト・ビア８８は中間工程（ＭＯＬ：middle-of-line）誘電体層８０に埋め込まれ、金属ライン９８は相互接続レベル誘電体層９０内に形成される。
【０００６】
高電圧信号は、約＋／−３０Ｖまでの電圧変動を有する可能性があり、半導体デバイスと底部半導体層１０との間の１組のキャパシタ２２によって概略的に示される容量結合により底部半導体層１０の上部部分で誘導電荷層１１を誘導する。誘導電荷層１１は、最上部半導体層３０内の半導体デバイスにおける電圧が負の電圧を有する間に陽電荷を含み、最上部半導体層３０内の半導体デバイスにおける電圧が正の電圧を有する間に陰電荷を含む。半導体デバイス内のＲＦ信号の高周波は、ＲＦ信号の周波数と同じ周波数のときに、誘導電荷層１１の厚さと、誘導電荷層内の電荷の極性の変化を誘導する。
【０００７】
誘導電荷層１１内の電荷を放散するために必要な時間は、１組のキャパシタ２２のキャパシタンスと基板抵抗（substrate resistance）によって決定されるＲＣ時定数（timeconstant）によって特徴付けられる。基板抵抗は誘導電荷層１１と電気接地との間の抵抗であり、この電気接地は典型的には半導体チップの境界にあるエッジ・シールによって提供される。基板抵抗は、誘導電荷層１１と電気接地との間の抵抗器１２によって象徴的に表される。底部半導体層１０は典型的には渦電流を最小限にするために約５Ω・ｃｍの比抵抗（resistivity）を有する高比抵抗半導体材料を使用するので、このような基板抵抗は極めて高いものになる可能性がある。さらに、エッジ・シームまでの横方向距離は、半導体チップの横方向寸法のほぼ半分以下、たとえば、約１ｃｍ程度になる可能性がある。
【０００８】
このような大きい基板抵抗１２により、ＲＦ信号の周期の時間スケールを超えて誘導電荷層１１内の電荷の放散に関するＲＣ時定数が増加する。ＲＣ時定数が長いことにより誘導電荷層１１内の電荷の放散が効果的に妨げられるので、最上部半導体層３０内の半導体デバイスと底部半導体層１０との容量結合の結果、ＲＦスイッチのオフ状態中でも信号の損失が発生する。さらに、誘導電荷層１１を介する半導体デバイスの２次容量結合によりＲＦスイッチによってＲＦ信号から切断される半導体デバイスにスプリアスＲＦ信号が持ち込まれる。
【０００９】
ＲＦ信号の各周波数サイクルの半分の間、埋め込み絶縁体層２０のすぐ下の底部半導体層１０の上部部分は蓄積状態（accumulation condition）にあり、その際、底部半導体層１０内の電荷キャリアは埋め込み絶縁体層２０の下部表面付近に蓄積する。具体的には、底部半導体層１０の導電性タイプがｐ型であり、最上部半導体部分３２の電圧が底部半導体層１０の電圧に対して負であるとき、または底部半導体層１０の導電性タイプがｎ型であり、最上部半導体部分３２の電圧が底部半導体層１０の電圧に対して正であるとき、多数電荷キャリア（majority charge carrier）、すなわち、底部半導体層１０がｐ型である場合は正孔、底部半導体層１０がｎ型である場合は電子が、底部半導体層１０の上部部分に蓄積して誘導電荷層１１を形成する。その場合、誘導電荷層１１の厚さは、最上部半導体部分３２と底部半導体層１０との電圧差の平方根に比例する。誘導電荷層１１の厚さならびに誘導電荷層内の電荷の量の変化により、ＲＦ周波数の追加の高調波信号が発生し、これが最上部半導体部分３２内の半導体デバイスに結合され、それにより、ＲＦスイッチがオフになっているときでもスプリアス信号が出力される。
【００１０】
さらに、ＲＦ信号の各周波数サイクルの残り半分の間、埋め込み絶縁体層２０のすぐ下の底部半導体層１０の上部部分は空乏状態（depletion condition）にあり、その際、底部半導体層１０内の電荷キャリアは埋め込み絶縁体層２０の下部表面からはね返される。具体的には、底部半導体層１０の導電性タイプがｐ型であり、最上部半導体部分３２の電圧が底部半導体層１０の電圧に対して正であるとき、または底部半導体層１０の導電性タイプがｎ型であり、最上部半導体部分３２の電圧が底部半導体層１０の電圧に対して負であるとき、多数電荷キャリア、すなわち、底部半導体層１０がｐ型である場合は正孔、底部半導体層１０がｎ型である場合は電子が、底部半導体層１０の上部部分からはね返されて誘導電荷層１１を形成し、これは多数電荷が枯渇している。さらに、最上部半導体部分３２と底部半導体層１０との電圧差の大きさが十分大きい場合、少数電荷、すなわち、底部半導体層１０がｐ型である場合は電子、底部半導体層１０がｎ型である場合は正孔を含む反転層（inversion layer）が誘導電荷層１１内に形成される。誘導電荷層１１内の空乏ゾーン（depletion zone）および反転層の厚さは、最上部半導体部分３２と底部半導体層１０との電圧差の大きさに依存する。誘導電荷層１１の厚さならびに誘導電荷層内の電荷の量の変化により、ＲＦ信号の周波数サイクルのこのフェーズでＲＦ周波数の追加の高調波信号が発生し、これが最上部半導体部分３２内の半導体デバイスに結合され、それにより、ＲＦスイッチがオフになっているときでもスプリアス信号が出力される。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記を考慮すると、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板内の底部半導体層からの半導体デバイスについて強化された信号分離を提供する半導体構造、これを製造する方法、およびこれを操作する方法が必要である。
【００１２】
特に、誘導電荷層内の電荷の影響を低減することによりＲＦ信号の高調波成分が発生する半導体構造、これを製造する方法、およびこれを操作する方法が必要である。
【課題を解決するための手段】
【００１３】
本発明は、底部半導体層の上部部分へのバイアスされた電気接点を含む半導体構造であって、誘導電荷層内の少数電荷キャリア（minority charge carrier）がバイアスされた電気接点により除去される半導体構造と、そのための設計構造を提供する。
【００１４】
本発明では、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の底部半導体層内の埋め込み絶縁体層の下に、底部半導体層として反対の導電性タイプを有するドープ接点領域（doped contact region）が形成される。少なくとも１つの導電ビア構造が形成され、この構造は、相互接続レベル金属ラインから、中間工程（ＭＯＬ）誘電体層、最上部半導体層内の浅いトレンチ分離構造、および埋め込み絶縁体層を通り、ドープ接点領域まで延びている。動作中、ドープ接点領域は、ＲＦスイッチ内のピーク電圧でまたはその付近の電圧でバイアスされ、誘導電荷層内の反転層の形成を防止する。反転層内の電荷はドープ接点領域および少なくとも１つの導電ビア構造により排出される。少数電荷キャリアの急速放電により、ＲＦスイッチにおける高調波発生および信号ひずみが低減される。
【００１５】
本発明の一態様により、半導体デバイスを操作する方法が提供され、この方法は、
半導体デバイスを設けるステップであって、
最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
最上部半導体層上に位置する少なくとも１つの電界効果トランジスタと、
少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造と、
底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有する第１のドープ半導体領域であって、第２の導電性タイプが第１の導電性タイプとは正反対である、第１のドープ半導体領域と、
底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第１の導電性タイプのドーピングを有し、第１のドープ半導体領域に隣接しない第２のドープ半導体領域と、
中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、第１のドープ半導体領域の上部表面まで延びる、少なくとも１つの第１の導電ビアと、
中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、第２のドープ半導体領域の上部表面まで延びる、少なくとも１つの第２の導電ビアと、
を含む半導体デバイスを設けるステップと、
無線周波（ＲＦ）信号を少なくとも１つの電界効果トランジスタに印加するステップであって、誘導電荷層が埋め込み絶縁体層のすぐ下に形成されるステップと、
第１のドープ半導体領域と少なくとも１つの第１の導電ビアに電気的にバイアスをかけ、底部半導体層の多数電荷キャリアをはね返すステップと、
第２のドープ半導体領域と少なくとも１つの第２の導電ビアに電気的にバイアスをかけ、底部半導体層の多数電荷キャリアを引きつけるステップであって、第１のドープ半導体領域が誘導電荷層内の空乏領域に隣接し、ＲＦ信号の１サイクル全体を通して底部半導体層の少数電荷キャリアを排出するステップと、
を含む。
【００１６】
本発明の他の態様により、半導体構造を設計し、半導体構造を製造し、半導体構造のための設計をテストするために機械可読媒体に実施された設計構造が提供される。この設計構造は、最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を表す第１のデータと、最上部半導体層上に位置する少なくとも１つの電界効果トランジスタを表す第２のデータと、少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造を表す第３のデータと、底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有するドープ半導体領域であって、第２の導電性タイプが第１の導電性タイプとは正反対である、ドープ半導体領域を表す第４のデータと、中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、ドープ半導体領域の上部表面まで延びる、少なくとも１つの導電ビアを表す第５のデータとを含む。
【００１７】
本発明のさらに他の態様により、他の設計構造が提供され、この設計構造は、最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を表す第１のデータと、最上部半導体層上に位置する少なくとも１つの電界効果トランジスタを表す第２のデータと、少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造を表す第３のデータと、底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第１の導電性タイプのドーピングを有する第１のドープ半導体領域を表す第４のデータと、底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有し、第１のドープ半導体領域に隣接しない第２のドープ半導体領域であって、第２の導電性タイプが第１の導電性タイプとは正反対である、第２のドープ半導体領域を表す第５のデータと、中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、第１のドープ半導体領域の上部表面まで延びる、少なくとも１つの第１の導電ビアを表す第６のデータと、中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、第２のドープ半導体領域の上部表面まで延びる、少なくとも１つの第２の導電ビアを表す第７のデータとを含む。
【図面の簡単な説明】
【００１８】
【図１】従来技術の無線周波スイッチ構造の垂直断面図である。
【図２】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。図２〜図５、図９〜図１２、および図１６からなる連続した垂直断面図の１つである。セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板８内の浅いトレンチ分離構造３３の形成後のステップに対応する図である。
【図３】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の下部ビア・キャビティ１７と少なくとも１つの第１のドープ半導体領域１８の形成後のステップに対応する図である。
【図４】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第２の下部ビア・キャビティ２７と少なくとも１つの第２のドープ半導体領域２８の形成後のステップに対応する図である。
【図５】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。第２のフォトレジスト３５の除去後のステップに対応する図である。
【図６】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。図５の第１の模範的な半導体構造の平面図（top-down view）である。図６の平面Ｚ−Ｚ’は図５の垂直断面図の平面に対応する。第２のフォトレジスト３５の除去後のステップに対応する図である。
【図７】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。図５に対応するステップにおける第１の模範的な半導体構造の第１の変形例の平面図である。第２のフォトレジスト３５の除去後のステップに対応する図である。
【図８】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。図５に対応するステップにおける第１の模範的な半導体構造の第２の変形例の平面図である。第２のフォトレジスト３５の除去後のステップに対応する図である。
【図９】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の下部導電ビア４７と少なくとも１つの第２の下部導電ビア３７の形成後のステップに対応する図である。
【図１０】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの電界効果トランジスタと中間工程（ＭＯＬ）誘電体層８０の形成後のステップに対応する図である。
【図１１】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の上部ビア・キャビティ５４と、少なくとも１つの第２の上部ビア・キャビティ５７と、複数の第３の上部ビア・キャビティ５８の形成後のステップに対応する図である。
【図１２】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の上部導電ビア７７と、少なくとも１つの第２の上部導電ビア８７と、複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図１３】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。明瞭にするために中間工程（ＭＯＬ）誘電体層８０が省略されている、図１２の第１の模範的な半導体構造の変更された平面図である。図１３の平面Ｚ−Ｚ’は図１２の垂直断面図の平面に対応する。少なくとも１つの第１の上部導電ビア７７と、少なくとも１つの第２の上部導電ビア８７と、複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図１４】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。第１の模範的な半導体構造の第１の変形例の変更された平面図である。少なくとも１つの第１の上部導電ビア７７と、少なくとも１つの第２の上部導電ビア８７と、複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図１５】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。第１の模範的な半導体構造の第２の変形例の変更された平面図である。少なくとも１つの第１の上部導電ビア７７と、少なくとも１つの第２の上部導電ビア８７と、複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図１６】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。相互接続レベル誘電体層９０と、相互接続レベル金属ライン９８と、相互接続レベル金属ライン９９の形成後のステップに対応する図である。空乏領域を含む誘導電荷層１１は半導体デバイスの動作中に底部半導体層１０内に形成される。
【図１７】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。相互接続レベル誘電体層９０と、相互接続レベル金属ライン９８と、相互接続レベル金属ライン９９の形成後のステップに対応する図である。空乏領域を含む誘導電荷層１１は半導体デバイスの動作中に底部半導体層１０内に形成される。
【図１８】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８、図２３、図２６、および図２７からなる連続した垂直断面図の１つである。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図１９】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８の第２の模範的な半導体構造の第１の構成の平面図である。図１９の平面Ｚ−Ｚ’は図１７の垂直断面図の平面に対応する。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図２０】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８の平面Ｘ−Ｘ’における第２の模範的な半導体構造の第１の構成の水平断面図である。図２０の平面Ｚ−Ｚ’は図１７の垂直断面図の平面に対応する。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図２１】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８の第２の模範的な半導体構造の第２の構成の平面図である。図２１の平面Ｚ−Ｚ’は図１７の垂直断面図の平面に対応する。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図２２】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８の平面Ｘ−Ｘ’における第２の模範的な半導体構造の第２の構成の水平断面図である。図２２の平面Ｚ−Ｚ’は図１７の垂直断面図の平面に対応する。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図２３】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８、図２３、図２６、および図２７からなる連続した垂直断面図の１つである。少なくとも１つの第１の上部導電ビア７７と複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図２４】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。明瞭にするために中間工程（ＭＯＬ）誘電体層８０が省略されている、図２３の第２の模範的な半導体構造の第１の構成の変更された平面図である。図２４の平面Ｚ−Ｚ’は図２３の垂直断面図の平面に対応する。少なくとも１つの第１の上部導電ビア７７と複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図２５】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図２３の第２の模範的な半導体構造の第２の構成の変更された平面図である。図２５の平面Ｚ−Ｚ’は図２３の垂直断面図の平面に対応する。少なくとも１つの第１の上部導電ビア７７と複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図２６】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。その間に空乏領域を含む誘導電荷層１１が形成される、少なくとも１つの電界効果トランジスタに印加された無線周波信号の１つのフェーズに対応する図である。
【図２７】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。その間に蓄積領域１４を含む誘導電荷層１１’が形成される、少なくとも１つの電界効果トランジスタに印加された無線周波信号の１つのフェーズに対応する図である。
【図２８】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである少なくとも１つの電界効果トランジスタと中間工程（ＭＯＬ）誘電体層８０の形成後のステップに対応する図である。
【図２９】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。少なくとも１つのビア・キャビティ５９の形成後のステップに対応する図である。
【図３０】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図２８〜図３１、図３６、および図３９からなる連続した垂直断面図の１つである。少なくとも１つの第１のドープ半導体領域１８の形成後のステップに対応する図である。
【図３１】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３２】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３１の第３の模範的な半導体構造の第１の構成の平面図である。図３２の平面Ｚ−Ｚ’は図３１の垂直断面図の平面に対応する。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３３】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３１の平面Ｘ−Ｘ’における第３の模範的な半導体構造の第１の構成の水平断面図である。図３３の平面Ｚ−Ｚ’は図３１の垂直断面図の平面に対応する。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３４】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３１の第３の模範的な半導体構造の第２の構成の平面図である。図３４の平面Ｚ−Ｚ’は図３１の垂直断面図の平面に対応する。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３５】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３１の平面Ｘ−Ｘ’における第３の模範的な半導体構造の第２の構成の水平断面図である。図３５の平面Ｚ−Ｚ’は図３１の垂直断面図の平面に対応する。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３６】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。第３の上部導電ビア８８の形成後のステップに対応する図である。
【図３７】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。明瞭にするために中間工程（ＭＯＬ）誘電体層８０が省略されている、図３６の第３の模範的な半導体構造の第１の構成の変更された平面図である。図３７の平面Ｚ−Ｚ’は図３６の垂直断面図の平面に対応する。第３の上部導電ビア８８の形成後のステップに対応する図である。
【図３８】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３６の第３の模範的な半導体構造の第２の構成の変更された平面図である。図３８の平面Ｚ−Ｚ’は図３６の垂直断面図の平面に対応する。第３の上部導電ビア８８の形成後のステップに対応する図である。
【図３９】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。相互接続レベル誘電体層９０と、相互接続レベル金属ライン９８と、少なくとも１つの第１の導電ビア７９に隣接する相互接続レベル金属ライン９９の形成後のステップに対応する図である。
【図４０】本発明による半導体構造の半導体設計および製造に使用される設計プロセスの流れ図である。
【発明を実施するための形態】
【００１９】
上記の通り、本発明は、半導体構造に関し、特に、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板上の無線周波スイッチを含む半導体構造、これを製造する方法、およびこれを操作する方法に関し、これらは添付図面とともに本明細書に記載されている。図面全体を通して、同じ参照番号または文字は、同様または同等の要素を指定するために使用される。明瞭にするために、本発明の主題を不必要に曖昧にする既知の機能および構造に関する詳細な説明は省略されている。図面は必ずしも一定の縮尺で描かれていない。
【００２０】
本明細書で使用する無線周波数（ＲＦ）は、３Ｈｚ〜３００ＧＨｚの範囲内の電磁波の周波数を示す。無線周波数は、電波を発生し検出するために使用される電磁波の周波数に対応する。無線周波数としては、超短波（ＶＨＦ：very high frequency）、極超短波（ＵＨＦ：ultra high frequency）、超高周波（ＳＨＦ：super high frequency、センチメートル波）、および極高周波（ＥＨＦ：extremely high frequency、ミリ波）を含む。
【００２１】
本明細書で使用する超短波（ＶＨＦ）は３０ＭＨｚ〜３００ＭＨｚの範囲内の周波数を指す。ＶＨＦは、とりわけ、周波数変調（ＦＭ）放送に使用される。極超短波（ＵＨＦ）は３００ＭＨｚ〜３ＧＨｚの範囲内の周波数を指す。ＵＨＦは、とりわけ、携帯電話、無線ネットワーク、および電子レンジに使用される。超高周波（ＳＨＦ）は３ＧＨｚ〜３０ＧＨｚの範囲内の周波数を指す。ＳＨＦは、とりわけ、無線ネットワーキング、レーダ、および衛星リンクに使用される。超高周波（ＥＨＦ）は３０ＧＨｚ〜３００ＧＨｚの範囲内の周波数を指す。ＥＨＦは、１ｍｍ〜１０ｍｍの波長を有するミリメートル波を発生し、とりわけ、データ・リンクおよび遠隔探査に使用される。
【００２２】
「蓄積領域（accumulation region）」という用語は、外部電圧バイアスのために多数電荷キャリアが蓄積するドープ半導体領域を指す。ｐドープ半導体領域は、ｐドープ半導体領域が実効陽電荷を有するように、ｐドープ半導体領域内の多数電荷キャリアである過剰正孔が外部負電圧によりｐドープ半導体領域内に蓄積する場合に蓄積モードになる。ｎドープ半導体領域は、ｎドープ半導体領域が実効陰電荷を有するように、ｎドープ半導体領域内の多数電荷キャリアである過剰電子が外部正電圧によりｎドープ半導体領域内に蓄積する場合に蓄積モードになる。
【００２３】
「空乏領域（depletion region）」という用語は、多数電荷キャリアと少数電荷キャリアがそこから枯渇するように、外部電圧バイアスのためにそこから多数電荷キャリアがはね返され、少数電荷キャリアが蓄積しないドープ半導体領域を指す。ｐドープ半導体領域は、ｐドープ半導体領域が実効陰電荷を有するように、ｐドープ半導体領域内の多数電荷キャリアである正孔が弱い外部正電圧によりｐドープ半導体領域内で枯渇する場合に空乏モードになる。ｎドープ半導体領域は、ｎドープ半導体領域が実効陽電荷を有するように、ｎドープ半導体領域内の多数電荷キャリアである電子が弱い外部負電圧によりｎドープ半導体領域内で枯渇する場合に空乏モードになる。
【００２４】
「反転領域（inversion region）」という用語は、少数電荷キャリアが蓄積するドープ半導体領域を指す。典型的には、反転領域は、強い外部電圧に極めて接近した半導体表面に形成される。ｐドープ半導体領域は、ｐドープ半導体領域が実効陰電荷を有するように、ｐドープ半導体領域内の少数電荷キャリアである電子が強い外部正電圧によりｐドープ半導体領域内に蓄積する場合に反転モードになる。ｎドープ半導体領域は、ｎドープ半導体領域が実効陽電荷を有するように、ｎドープ半導体領域内の少数電荷キャリアである正孔が強い外部負電圧によりｎドープ半導体領域内に蓄積する場合に反転モードになる。
【００２５】
図２を参照すると、本発明の第１の実施形態による第１の模範的な半導体構造は半導体基板８を含む。半導体基板８は、底部半導体層１０と、埋め込み絶縁体層２０と、最上部半導体層３０とを含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板である。最上部半導体層３０は、少なくとも１つの最上部半導体部分３２と浅いトレンチ分離構造３３とを含む。後続の処理ステップにおける平坦化により下部導電ビアの形成を容易にするために、最上部半導体層３０の上部表面上に、酸化シリコンまたは窒化シリコンあるいはその両方などの少なくとも１つの誘電体材料を含む少なくとも１つのパッド誘電体層（図示せず）を設けることができる。
【００２６】
底部半導体層１０および少なくとも１つの最上部半導体部分３２のそれぞれは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金領域、シリコン炭素合金領域、シリコン・ゲルマニウム炭素合金領域、ガリウムヒ素、インジウムヒ素、インジウム・ガリウムヒ素、インジウムリン、硫化鉛、その他のＩＩＩ−Ｖ化合物半導体材料、およびＩＩ−ＶＩ化合物半導体材料などの半導体材料を含む。底部半導体層１０および少なくとも１つの最上部半導体部分３２の半導体材料は、同じである場合もあれば、異なる場合もある。典型的には、底部半導体層１０および少なくとも１つの最上部半導体部分３２のそれぞれは単結晶半導体材料を含む。たとえば、単結晶半導体材料はシリコンにすることができる。
【００２７】
底部半導体層１０は、５Ω・ｃｍより高い比抵抗（抵抗率）を有し、これは、たとえば、約２．０×１０15／ｃｍ3より低い原子濃度（atomic concentration）のｐ型ドーパントを有するｐドープ単結晶シリコンまたは約１．０×１０15／ｃｍ3より低い原子濃度のｎ型ドーパントを有するｎドープ単結晶シリコンを含む。好ましくは、底部半導体層１０は、５０Ω・ｃｍより高い比抵抗を有し、これは、たとえば、約２．０×１０14／ｃｍ3より低い原子濃度のｐ型ドーパントを有するｐドープ単結晶シリコンまたは約１．０×１０14／ｃｍ3より低い原子濃度のｎ型ドーパントを有するｎドープ単結晶シリコンを含む。より好ましくは、底部半導体層１０は、１ｋΩ・ｃｍより高い比抵抗を有し、これは、たとえば、約１．０×１０13／ｃｍ3より低い原子濃度のｐ型ドーパントを有するｐドープ単結晶シリコンまたは約５．０×１０12／ｃｍ3より低い原子濃度のｎ型ドーパントを有するｎドープ単結晶シリコンを含む。底部半導体層１０の導電性タイプは本明細書では第１の導電性タイプと言われ、これはｐ型である場合もあれば、ｎ型である場合もある。
【００２８】
底部半導体層１０の高い比抵抗により渦電流が低減され、それにより、最上部半導体層３０で発生または伝搬した無線周波信号と底部半導体層１０との寄生結合が低減される。底部半導体層１０のそれぞれの比抵抗しきい値について必要なドーパント・レベルを例示するために本明細書ではシリコンが使用されるが、それぞれのタイプの半導体材料は半導体材料のドーパント濃度と比抵抗との間の関係が十分に確立されているので、他の半導体材料に関するターゲット・ドーパント濃度を容易に求めることができる。
【００２９】
底部半導体層１０の厚さは、典型的には約４００ミクロン〜約１０００ミクロンであり、このステップでは典型的には約５００ミクロン〜約９００ミクロンである。その後、底部半導体層１０を薄くする場合、底部半導体層１０の厚さは約５０ミクロン〜約８００ミクロンにすることができる。
【００３０】
埋め込み絶縁体層２０は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはこれらの組み合わせなどの誘電体材料を含む。本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、埋め込み絶縁体層２０の厚さは、約５０ｎｍ〜約５００ｎｍにすることができ、典型的には約１００ｎｍ〜約３００ｎｍにすることができる。
【００３１】
浅いトレンチ分離構造３３は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはこれらの組み合わせなどの誘電体材料を含む。浅いトレンチ分離構造３３は、最上部半導体層３０内の埋め込み絶縁体層２０の上部表面まで延びる少なくとも１つのトレンチを形成し、酸化シリコン、窒化シリコン、または酸窒化シリコン、あるいはこれらの組み合わせなどの誘電体材料で少なくとも１つのトレンチを充填し、たとえば、化学的機械的平坦化（ＣＭＰ）または陥凹エッチング（recess etch、リセス・エッチング）あるいはその両方を使用する平坦化によって最上部半導体層３０の上部表面の上から誘電体材料の一部分を除去することにより、形成することができる。少なくとも１つのトレンチが連続している場合、浅いトレンチ分離構造３３は、単体構造（unitary construction）、すなわち、一体型（one piece）にすることができる。浅いトレンチ分離構造３３は、少なくとも１つの最上部半導体部分３２のそれぞれに横方向に隣接し、それを取り囲むことができる。
【００３２】
本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、最上部半導体層３０の厚さは、約２０ｎｍ〜約２００ｎｍにすることができ、典型的には約４０ｎｍ〜約１００ｎｍにすることができる。少なくとも１つの最上部半導体部分３２には、ｐ型またはｎ型のドーパントを注入することができる。本明細書ではそれより低い濃度および高い濃度も企図されているが、典型的には、少なくとも１つの最上部半導体部分３２のドーパント濃度は約１．０×１０15／ｃｍ3〜約１．０×１０18／ｃｍ3であり、これは電界効果トランジスタのボディ領域のためのドーパント濃度に対応する。
【００３３】
図３を参照すると、最上部層３０の上部表面に第１のフォトレジスト７が塗布され、リソグラフィでパターン形成して、開口部が形成される。第１のフォトレジスト７内の開口部は浅いトレンチ分離構造３３を重なっている。それぞれの開口部は、平面図では、少なくとも１つの最上部半導体部分３２の領域の外側かつ浅いトレンチ分離構造３３の領域の内側に位置している。
【００３４】
少なくとも１つの第１の下部ビア・キャビティ１７は、第１のフォトレジスト７内のパターンを半導体基板８に転写することによって形成される。第１のフォトレジスト７内の開口部のパターンは、反応性イオン・エッチングにすることもできる異方性エッチングにより浅いトレンチ分離構造３３および埋め込み絶縁体層２０に転写される。第１のフォトレジスト７は、異方性エッチング用のエッチング・マスクとして使用される。少なくとも１つの第１の下部ビア・キャビティ１７は、第１のフォトレジスト７の開口部の下に形成される。
【００３５】
好ましくは、異方性エッチングは、底部半導体層１０の半導体材料に応じて選択される。たとえば、底部半導体層１０がシリコンを含む場合、シリコンに応じて選択された、酸化シリコンなどの誘電体材料を除去する異方性エッチングを使用して、底部半導体層１０の上部表面上で停止する異方性エッチングを行うことができる。
【００３６】
底部半導体層１０の上部表面は、少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの底部で露出される。少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれは、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内に形成される。少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれは、浅いトレンチ分離構造３３の上部表面から、浅いトレンチ分離構造３３および埋め込み絶縁体層２０を通り、底部半導体層１０の上部表面まで延びている。本明細書では少なくとも１つの第１の下部ビア・キャビティ１７がさらに底部半導体層内に延びる変形例も明確に企図されている。
【００３７】
少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの側壁は、浅いトレンチ分離構造３３の上部表面から底部半導体層１０の上部表面まで実質的に垂直に一致する可能性がある。換言すれば、少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの側壁のうち、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内にある部分は、平面図では互いにオーバラップする可能性がある。少なくとも１つの第１の下部ビア・キャビティ１７の側壁にテーパが存在する場合、本明細書ではそれより大きいテーパ角度も企図されているが、テーパの角度は約０度〜約５度にすることができ、典型的には０度〜約２度にすることができる。最上部半導体層３０の上部表面の下にある少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの深さは、埋め込み絶縁体層２０の厚さと最上部半導体層３０の厚さの合計に等しくなる可能性がある。
【００３８】
第１の模範的な半導体構造の第１の構成では、少なくとも１つの第１の下部ビア・キャビティ１７は下部ビア・キャビティのアレイである。下部ビア・キャビティのアレイ内のそれぞれの下部ビア・キャビティは、他のビア・キャビティに隣接しない離散的ビア・キャビティである。
【００３９】
第１の模範的な半導体構造の第２の構成では、少なくとも１つの第１の下部ビア・キャビティ１７は、互いに相互接続されている複数の下部ビア・キャビティ部分を有する単一ビア・キャビティである。換言すれば、少なくとも１つの第１の下部ビア・キャビティ１７は、浅いトレンチ分離構造３３の上部表面と底部半導体層１０の上部表面との間に横方向に接続されている複数の下部ビア・キャビティ部分を含む。
【００４０】
少なくとも１つの第１のドープ半導体領域１８は、底部半導体層１０の露出部分に第２の導電性タイプのドーパントを注入することによって形成される。第２の導電性タイプは第１の導電性タイプとは正反対である。たとえば、第１の導電性タイプがｐ型である場合、第２の導電性タイプはｎ型であり、逆もまた同様である。したがって、底部半導体層１０の残りの部分と少なくとも１つのドープ半導体領域１８は反対のタイプのドーピングを有する。注入されたドーパントが横方向に散在しているため、少なくとも１つのドープ半導体領域は、少なくとも１つの第１の下部ビア・キャビティ１７の領域の外側に横方向に延び、埋め込み絶縁体層２０の下部表面に垂直に隣接している。第２の導電性タイプがｐ型である場合、注入されたドーパントは、Ｂ、Ｇａ、Ｉｎ、またはこれらの組み合わせを含むことができる。第２の導電性タイプがｎ型である場合、注入されたドーパントは、Ｐ、Ａｓ、Ｓｂ、またはこれらの組み合わせを含むことができる。第１のフォトレジスト７はイオン注入用の自己整合マスク（self-aligning mask）として機能し、したがって、少なくとも１つの第１のドープ半導体領域１８は少なくとも１つの第１の下部ビア・キャビティ１７の下に形成される。少なくとも１つの第１のドープ半導体領域１８のそれぞれは、少なくとも１つの第１の下部ビア・キャビティ１７の下部表面および埋め込み絶縁体層２０の下部表面に垂直に隣接している。底部半導体層１０が単結晶半導体材料を含む場合、少なくとも１つの第１のドープ半導体領域１８も単結晶になる。
【００４１】
本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、少なくとも１つの第１のドープ半導体領域１８の厚さは、約１０ｎｍ〜約６００ｎｍにすることができ、典型的には約５０ｎｍ〜約３００ｎｍにすることができる。少なくとも１つの第１のドープ半導体領域１８は、典型的には、比抵抗を低減するために高濃度ドーピングされている。本明細書ではそれより低いドーパント濃度および高いドーパント濃度も企図されているが、少なくとも１つの第１のドープ半導体領域１８は、約１．０×１０19／ｃｍ3〜約１．０×１０21／ｃｍ3のドーパント濃度を有することができる。第１のフォトレジスト７は、その後、最上部半導体層３０、埋め込み絶縁体層２０の露出された側壁、および少なくとも１つの第１のドープ半導体領域１８に応じて選択的に除去される。
【００４２】
図４を参照すると、最上部層３０の上部表面に第２のフォトレジスト３５が塗布され、リソグラフィでパターン形成して、開口部が形成される。第２のフォトレジスト３５内の開口部は、浅いトレンチ分離構造３３のうち、第２のフォトレジスト３５で充填可能な少なくとも１つの第１の下部ビア・キャビティ１７（図３を参照）の領域の外側にある部分の上に重なっている。それぞれの開口部は、平面図では、少なくとも１つの最上部半導体部分３２の領域および少なくとも１つの第１の下部ビア・キャビティ１７の領域の外側かつ浅いトレンチ分離構造３３の領域の残りの部分の内側に位置している。
【００４３】
少なくとも１つの第２の下部ビア・キャビティ２７は、第２のフォトレジスト３５内のパターンを半導体基板８に転写することによって形成される。第２のフォトレジスト３５内の開口部のパターンは、反応性イオン・エッチングにすることもできる異方性エッチングにより浅いトレンチ分離構造３３および埋め込み絶縁体層２０に転写される。第２のフォトレジスト３５は、異方性エッチング用のエッチング・マスクとして使用される。少なくとも１つの第２の下部ビア・キャビティ２７は、第２のフォトレジスト３５の開口部の下に形成される。
【００４４】
好ましくは、異方性エッチングは、底部半導体層１０の半導体材料に応じて選択される。たとえば、底部半導体層１０がシリコンを含む場合、シリコンに応じて選択された、酸化シリコンなどの誘電体材料を除去する異方性エッチングを使用して、底部半導体層１０の上部表面上で停止する異方性エッチングを行うことができる。
【００４５】
底部半導体層１０の上部表面は、少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれの底部で露出される。少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれは、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内に形成される。少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれは、浅いトレンチ分離構造３３の上部表面から、浅いトレンチ分離構造３３および埋め込み絶縁体層２０を通り、底部半導体層１０の上部表面まで延びている。本明細書では少なくとも１つの第２の下部ビア・キャビティ２７がさらに底部半導体層内に延びる変形例も明確に企図されている。
【００４６】
少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれの側壁は、浅いトレンチ分離構造３３の上部表面から実質的に垂直に一致する場合もあれば、上述の通り、少なくとも１つの第１の下部ビア・キャビティ１７の側壁のようにテーパを有する場合もある。
【００４７】
第１の模範的な半導体構造の第３の構成では、少なくとも１つの第２の下部ビア・キャビティ２７は下部ビア・キャビティのアレイである。下部ビア・キャビティのアレイ内のそれぞれの下部ビア・キャビティは、他のビア・キャビティに隣接しない離散的ビア・キャビティである。
【００４８】
第１の模範的な半導体構造の第４の構成では、少なくとも１つの第２の下部ビア・キャビティ２７は、互いに相互接続されている複数の下部ビア・キャビティ部分を有する単一ビア・キャビティである。換言すれば、少なくとも１つの第２の下部ビア・キャビティ２７は、浅いトレンチ分離構造３３の上部表面と底部半導体層１０の上部表面との間に横方向に接続されている複数の下部ビア・キャビティ部分を含む。
【００４９】
第１の模範的な半導体構造の第３の構成および第４の構成のそれぞれは、第１の模範的な半導体構造の第１の構成または第２の構成のいずれかと組み合わせることができる。
【００５０】
少なくとも１つの第２のドープ半導体領域２８は、底部半導体層１０の露出部分に第１の導電性タイプのドーパントを注入することによって形成される。注入されたドーパントが横方向に散在しているため、少なくとも１つのドープ半導体領域は、少なくとも１つの第２の下部ビア・キャビティ２７の領域の外側に横方向に延び、埋め込み絶縁体層２０の下部表面に垂直に隣接している。第１の導電性タイプがｐ型である場合、注入されたドーパントは、Ｂ、Ｇａ、Ｉｎ、またはこれらの組み合わせを含むことができる。第１の導電性タイプがｎ型である場合、注入されたドーパントは、Ｐ、Ａｓ、Ｓｂ、またはこれらの組み合わせを含むことができる。第２のフォトレジスト３５はイオン注入用の自己整合マスクとして機能し、したがって、少なくとも１つの第２のドープ半導体領域２８は少なくとも１つの第２の下部ビア・キャビティ２７の下に形成される。少なくとも１つのドープ半導体領域のそれぞれは、少なくとも１つの下部ビア・キャビティの下部表面および埋め込み絶縁体層２０の下部表面に垂直に隣接している。底部半導体層１０が単結晶半導体材料を含む場合、少なくとも１つの第２のドープ半導体領域２８も単結晶になる。
【００５１】
本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、少なくとも１つの第２のドープ半導体領域２８の厚さは、約１０ｎｍ〜約６００ｎｍにすることができ、典型的には約５０ｎｍ〜約３００ｎｍにすることができる。少なくとも１つの第２のドープ半導体領域２８は、典型的には、比抵抗を低減するために高濃度ドーピングされている。本明細書ではそれより低いドーパント濃度および高いドーパント濃度も企図されているが、少なくとも１つの第２のドープ半導体領域２８は、約１．０×１０19／ｃｍ3〜約１．０×１０21／ｃｍ3のドーパント濃度を有することができる。
【００５２】
図５および図６を参照すると、第２のフォトレジスト３５は、その後、最上部半導体層３０、埋め込み絶縁体層２０の露出された側壁、および少なくとも１つの第２のドープ半導体領域２８に応じて選択的に除去される。図５は、本発明の第１の実施形態の第１の構成および第３の構成の組み合わせの垂直断面図である。図６は対応する平面図である。この組み合わせでは、少なくとも１つの第１の下部ビア・キャビティ１７は第１の下部ビア・キャビティのアレイであり、少なくとも１つの第２の下部ビア・キャビティ２７は第２の下部ビア・キャビティのアレイである。
【００５３】
図７は、第１の模範的な半導体構造の第１の構成および第４の構成の組み合わせの平面図である。この組み合わせでは、少なくとも１つの第１の下部ビア・キャビティ１７は、互いに隣接しない離散的な第１の下部ビア・キャビティのアレイであり、少なくとも１つの第２の下部ビア・キャビティ２７は、少なくとも１つの最上部半導体部分（図５を参照）を横方向に取り囲む、一体構造（integral construction）の単一の第２の下部ビア・キャビティである。
【００５４】
図８は、第１の模範的な半導体構造の第２の構成および第３の構成の組み合わせの平面図である。この組み合わせでは、少なくとも１つの第１の下部ビア・キャビティ１７は、少なくとも１つの最上部半導体部分（図５を参照）を横方向に取り囲む、一体構造の単一の第１の下部ビア・キャビティであり、少なくとも１つの第２の下部ビア・キャビティ２７は、互いに隣接しない第２の下部ビア・キャビティのアレイである。
【００５５】
図９を参照すると、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７が形成される。少なくとも１つの第１の下部導電ビア４７は、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内の少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの内部に形成される。同様に、少なくとも１つの第２の下部導電ビア３７は、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内の少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれの内部に形成される。
【００５６】
具体的には、少なくとも１つの第１の下部ビア・キャビティ１７および少なくとも１つの第２の下部ビア・キャビティ２７内に導電材料を付着させる。導電材料は、ドープ半導体材料または金属材料にすることができる。たとえば、導電材料は、ドープ・ポリシリコン（doped polysilicon）、ドープ・シリコン含有（doped silicon-containing）半導体材料、ドープ化合物半導体材料、元素金属（elemental metal）、少なくとも２種類の元素金属の合金、導電金属窒化物などにすることができる。最上部半導体層３０の上部表面の上の余分な導電材料は、たとえば、化学的機械的平坦化（ＣＭＰ）、陥凹エッチング、またはこれらの組み合わせによって除去される。少なくとも１つの第１の下部ビア・キャビティ１７および少なくとも１つの第２の下部ビア・キャビティ２７内の導電材料の残りの部分は、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７をそれぞれ構成する。少なくとも１つのパッド誘電体層（図示せず）が最上部半導体層の上に設けられる場合、少なくとも１つの誘電体層を導電材料の平坦化に有利に使用して、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７の形成を容易にすることができる。少なくとも１つのパッド誘電体層が設けられている場合、このパッド誘電体層は、その後、最上部半導体層３０の上部表面を露出するように除去される。
【００５７】
少なくとも１つの第１の下部導電ビア４７のそれぞれは、浅いトレンチ分離構造３３の上部表面から、少なくとも１つの第１のドープ半導体領域１８の上部表面まで延びている。少なくとも１つの第２の下部導電ビア３７のそれぞれは、浅いトレンチ分離構造３３の上部表面から、少なくとも１つの第２のドープ半導体領域２８の上部表面まで延びている。少なくとも１つの第１の下部導電ビア４７のそれぞれは、少なくとも１つの第１のドープ半導体領域１８の上部表面に垂直に隣接している。少なくとも１つの第２の下部導電ビア３７のそれぞれは、少なくとも１つの第２のドープ半導体領域２８の上部表面に垂直に隣接している。
【００５８】
図１０を参照すると、少なくとも１つの電界効果トランジスタは、当技術分野で既知の方法により、少なくとも１つの最上部半導体部分３２のすぐ上に形成される。具体的には、それぞれの電界効果トランジスタについて、１つのゲート誘電体４０と、１つのゲート電極４２と、１つのゲート・スペーサ４４が形成される。電界効果トランジスタのゲート電極４２およびゲート・スペーサ４４を自己整合注入マスクとして使用してドーパントを注入することによって、それぞれの電界効果トランジスタの少なくとも１つの最上部半導体部分３２内にソース領域（図示せず）およびドレイン領域（図示せず）も形成される。
【００５９】
少なくとも１つの電界効果トランジスタ、少なくとも１つの最上部半導体部分３２、浅いトレンチ分離構造３３、少なくとも１つの第１の下部導電ビア４７の上部表面、および少なくとも１つの第２の下部導電ビア３７の上には、中間工程（ＭＯＬ）誘電体層８０が形成される。ＭＯＬ誘電体層８０は、酸化シリコン、窒化シリコン、酸窒化シリコン、有機ケイ酸ガラス（ＯＳＧ：organosilicate glass）、低ｋ（low-k）化学的気相堆積（ＣＶＤ：chemical vapor deposition）酸化物、スピン・オン・グラス（ＳＯＧ：spin-on glass）などの自己平坦化材料（self-planarizing material）、またはＳｉＬＫ（ＴＭ）などのスピン・オン・ローｋ誘電体材料、あるいはこれらの組み合わせを含むことができる。模範的な酸化シリコンとしては、アンドープ・シリケート・ガラス（ＵＳＧ：undoped silicate glass）、ホウケイ酸ガラス（ＢＳＧ：borosilicateglass）、リン酸シリケート・ガラス（ＰＳＧ：phosphosilicate glass）、フルオロケイ酸ガラス（ＦＳＧ：fluorosilicate glass）、ボロリン酸シリケート・ガラス（ＢＰＳＧ：borophosphosilicate glass）、またはこれらの組み合わせを含む。浅いトレンチ分離構造３３の上部表面から測定したＭＯＬ誘電体層８０の全厚さは、約１００ｎｍ〜約１００００ｎｍにすることができ、典型的には約２００ｎｍ〜約５０００ｎｍにすることができる。ＭＯＬ誘電体層８０の上部表面は、たとえば、化学的機械的平坦化によって平坦化することができる。
【００６０】
図１１を参照すると、ＭＯＬ誘電体層８０の上部表面にフォトレジスト６７が塗布され、リソグラフィでパターン形成して、開口部が形成される。この開口部は、少なくとも１つの第１の下部導電ビア４７の上に重なっている少なくとも１つの第１の開口部Ｏ１と、少なくとも１つの第２の下部導電ビア３７の上に重なっている少なくとも１つの第２の開口部Ｏ２と、少なくとも１つの最上部半導体部分３２上に位置する少なくとも１つの電界効果トランジスタを含む半導体デバイスの上に重なっている複数の第３の開口部Ｏ３とを含む。
【００６１】
フォトレジスト６７内の少なくとも１つの第１の開口部Ｏ１、少なくとも１つの第２の開口部Ｏ２、および第３の開口部Ｏ３のパターンは、反応性イオン・エッチングにすることもできる異方性エッチングによりＭＯＬ誘電体層８０に転写される。フォトレジスト６７は、異方性エッチング用のエッチング・マスクとして使用される。少なくとも１つの第１の上部ビア・キャビティ５４は、少なくとも１つの第１の導電ビア４７の上であって、しかもフォトレジスト６７の少なくとも１つの第１の開口部Ｏ１の下に形成される。少なくとも１つの第２の上部ビア・キャビティ５７は、少なくとも１つの第２の導電ビア３７の上であって、しかもフォトレジスト６７の少なくとも１つの第２の開口部Ｏ２の下に形成される。第３の上部ビア・キャビティ５８は、フォトレジスト６７の第３の開口部Ｏ３の下に形成される。
【００６２】
好ましくは、異方性エッチングは、少なくとも１つの最上部半導体部分３２の半導体材料に応じて選択される。少なくとも１つの最上部半導体部分３２の上部表面が第３の上部ビア・キャビティ５８の底部で露出されるまで、異方性エッチングが続行される。この時点で、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７の上部表面は、それぞれ少なくとも１つの第１の上部ビア・キャビティ５４の底部（最下部）および少なくとも１つの第２の上部ビア・キャビティ５７の底部で露出される。異方性エッチングは、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７に応じて選択することができる。この場合、いくつかの第３の上部ビア・キャビティ５８の深さ、少なくとも１つの第１の上部ビア・キャビティ５４の深さ、および少なくとも１つの第２の上部ビア・キャビティ５７の深さは、実質的にＭＯＬ誘電体層８０の厚さと同じになる可能性がある。
【００６３】
少なくとも１つの最上部半導体部分３２の上部表面は、いくつかの第３の上部ビア・キャビティ５８の底部で露出される。少なくとも１つの第１の下部導電ビア４７のうちの１つの上部表面は、少なくとも１つの第１の上部ビア・キャビティ５４のそれぞれの底部で露出される。少なくとも１つの第２の下部導電ビア３７のうちの１つの上部表面は、少なくとも１つの第２の上部ビア・キャビティ５７のそれぞれの底部で露出される。少なくともいくつかの第３の上部ビア・キャビティ５８、少なくとも１つの第１の上部ビア・キャビティ５４、および少なくとも１つの第２の上部ビア・キャビティ５７は、ＭＯＬ誘電体層８０内に形成され、ＭＯＬ誘電体層８０の上部表面から最上部半導体層３０の上部表面まで延び、この上部表面はＭＯＬ誘電体層８０の下部表面と一致する。第３の上部ビア・キャビティ５８のうちの少なくとも１つは、ＭＯＬ誘電体層８０の上部表面からゲート電極４２の上部表面まで延びることができる。第３の上部ビア・キャビティ５８は最上部半導体層３０の下部表面まで延びていない。フォトレジスト６７は、その後、除去される。
【００６４】
図１２および図１３を参照すると、少なくとも１つの第１の上部導電ビア７７、少なくとも１つの第２の上部導電ビア８７、および複数の第３の上部導電ビア８８がＭＯＬ誘電体層８０内に形成される。図１２は垂直断面図であり、図１３は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第１の模範的な半導体構造の変更された平面図である。図１３の平面Ｚ−Ｚ’は図１２の第１の模範的な半導体構造の垂直断面図の平面に対応する。
【００６５】
具体的には、少なくとも１つの第１の上部ビア・キャビティ５４、少なくとも１つの第２の上部ビア・キャビティ５７、および複数の第３の上部ビア・キャビティ５８内に導電材料を付着させる。導電材料は、ドープ半導体材料または金属材料にすることができる。たとえば、導電材料は、ドープ・ポリシリコン、ドープ・シリコン含有半導体材料、ドープ化合物半導体材料、元素金属、少なくとも２種類の元素金属の合金、導電金属窒化物などにすることができる。ＭＯＬ誘電体層８０の上部表面の上の余分な導電材料は、たとえば、化学的機械的平坦化（ＣＭＰ）、陥凹エッチング、またはこれらの組み合わせによって除去される。少なくとも１つの第１の上部ビア・キャビティ５４内の導電材料の残りの部分（複数も可）は、少なくとも１つの第１の上部導電ビア７７を構成する。少なくとも１つの第２の上部ビア・キャビティ５７内の導電材料の残りの部分（複数も可）は、少なくとも１つの第２の上部導電ビア８７を構成する。複数の第３の上部ビア・キャビティ５８内の導電材料の残りの部分は、複数の第３の上部導電ビア８８を構成する。第３の上部導電ビア８８は、少なくとも１つの電界効果トランジスタのソース領域（個別に図示せず）、ドレイン領域（個別に図示せず）、およびゲート電極４２のすぐ上に形成することができる。ソース領域およびドレイン領域は、少なくとも１つの最上部半導体部分３２内に位置する。
【００６６】
図１４を参照すると、少なくとも１つの第１の上部導電ビア７７、少なくとも１つの第２の上部導電ビア８７、および複数の第３の上部導電ビア８８に関する第１の代替構成の平面図が示されている。第１の模範的な半導体構造の第１の代替構成では、少なくとも１つの第２の上部導電ビア８７は、互いに隣接しない導電ビアのアレイであり、少なくとも１つの第１の上部導電ビア７７は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアである。
【００６７】
図１５を参照すると、少なくとも１つの第１の上部導電ビア７７、少なくとも１つの第２の上部導電ビア８７、および複数の第３の上部導電ビア８８に関する第２の代替構成の平面図が示されている。第１の模範的な半導体構造の第２の代替構成では、少なくとも１つの第２の上部導電ビア８７は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアであり、少なくとも１つの第１の上部導電ビア７７は、互いに隣接しない導電ビアのアレイである。
【００６８】
図１６および図１７を参照すると、相互接続レベル誘電体層９０、少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８がＭＯＬ誘電体層８０の上部表面のすぐ上に形成される。図１６は本発明の第１の模範的な半導体構造の垂直断面図である。図１７は本発明の第１の実施形態の平面図である。
【００６９】
相互接続レベル誘電体層９０の誘電体材料は、上記のように、ＭＯＬ誘電体層８０に使用可能な誘電体材料のいずれかを含むことができる。本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、相互接続レベル誘電体層９０の厚さは、約７５ｎｍ〜約１０００ｎｍにすることができ、典型的には約１５０ｎｍ〜約５００ｎｍにすることができる。
【００７０】
少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８は、相互接続レベル誘電体層９０に埋め込まれ、金属材料の付着およびその後の平坦化によって形成することができる。少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８の金属材料は、物理的気相堆積法（ＰＶＤ：physical vapor deposition）、電気メッキ、無電解メッキ、化学的気相堆積、またはこれらの組み合わせによって付着させることができる。少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８は、たとえば、Ｃｕ、Ａｌ、Ｗ、Ｔａ、Ｔｉ、ＷＮ、ＴａＮ、ＴｉＮ、またはこれらの組み合わせを含むことができる。少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８は、同じ金属材料を含むこともできる。
【００７１】
少なくとも１つの第１の上部導電ビア７７のそれぞれは少なくとも１つの第１の相互接続レベル金属ライン９４に垂直に隣接する。少なくとも１つの第２の上部導電ビア８７のそれぞれは少なくとも１つの第２の相互接続レベル金属ライン９９に垂直に隣接する。複数の第３の上部導電ビア８８のそれぞれは複数の第３の相互接続レベル金属ライン９８のうちの１つに垂直に隣接する。
【００７２】
少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第１の上部導電ビア７７は集合体として少なくとも１つの第１の導電ビア７９を構成し、この導電ビア７９はＭＯＬ誘電体層８０の上部表面から少なくとも１つの第１のドープ半導体領域１８の上部表面まで延びている。したがって、少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第１の上部導電ビア７７の垂直に隣接するスタック（積層体）を含む。少なくとも１つの第１の上部導電ビア７７のそれぞれの下部表面は、最上部半導体層３０の上部表面と実質的に同一表面上のレベルで、少なくとも１つの第１の下部導電ビア４７のうちの１つの上部表面に垂直に隣接する。少なくとも１つの第１の上部導電ビア７７のうちの１つに垂直に隣接する少なくとも１つの第１の下部導電ビア４７のそれぞれの下部表面には、物理的に顕在化された境界面が存在する。少なくとも１つの第１の下部導電ビア４７と少なくとも１つの第１の上部導電ビア７７は、同じ導電材料を含む場合もあれば、異なる導電材料を含む場合もある。少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１のドープ半導体領域１８に直接接触する。
【００７３】
少なくとも１つの第２の下部導電ビア３７および少なくとも１つの第２の上部導電ビア８７は集合体として少なくとも１つの第２の導電ビア８９を構成し、この導電ビア８９はＭＯＬ誘電体層８０の上部表面から少なくとも１つの第２のドープ半導体領域２８の上部表面まで延びている。したがって、少なくとも１つの第２の導電ビア８９は、少なくとも１つの第２の下部導電ビア３７および少なくとも１つの第２の上部導電ビア８７の垂直に隣接するスタックを含む。少なくとも１つの第２の上部導電ビア８７のそれぞれの下部表面は、最上部半導体層３０の上部表面と実質的に同一表面上のレベルで、少なくとも１つの第２の下部導電ビア３７のうちの１つの上部表面に垂直に隣接する。少なくとも１つの第２の上部導電ビア８７のうちの１つに垂直に隣接する少なくとも１つの第２の下部導電ビア３７のそれぞれの下部表面には、物理的に顕在化された境界面が存在する。少なくとも１つの第２の下部導電ビア３７と少なくとも１つの第２の上部導電ビア８７は、同じ導電材料を含む場合もあれば、異なる導電材料を含む場合もある。少なくとも１つの第２の導電ビア８９は、少なくとも１つの第２のドープ半導体領域２８に直接接触する。
【００７４】
第１の模範的な半導体構造は少なくとも１つの電界効果トランジスタを含み、この電界効果トランジスタは、約３Ｈｚ〜約３００ＧＨｚの周波数を有する信号用の無線周波スイッチを構成することができる。特に、少なくとも１つの電界効果トランジスタは、ＶＨＦ、ＵＨＦ、ＳＨＦ、およびＥＨＦで動作可能な無線周波スイッチを構成することができる。
【００７５】
少なくとも１つの電界効果トランジスタと底部半導体層１０との間の容量結合は周波数に対して直線的に増加するので、このような高周波では、この容量結合が重大なものになる可能性がある。少なくとも１つの電界効果トランジスタ内の無線周波信号により、底部半導体層１０の上部部分に誘導電荷層１１が形成される。底部半導体層１０に加えられた電気的バイアスがない場合、誘導電荷層１１は埋め込み絶縁体層１１のすぐ下に形成され、陽電荷または陰電荷を含む。
【００７６】
具体的には、底部半導体層１０に対する電気的バイアスがない場合、少なくとも１つの電界効果トランジスタ内の無線信号の信号周波数で、誘導電荷層１１内の電荷の極性が変化する。少なくとも１つの電界効果トランジスタ内の電圧が底部半導体層１０に対して正であるとき、誘導電荷層１１内に電子が蓄積する。少なくとも１つの電界効果トランジスタ内の電圧が底部半導体層１０に対して負であるとき、誘導電荷層１１内に正孔が蓄積する。従来技術では、底部半導体層１０の導電性によって決定される、底部半導体層１０内の多数電荷キャリアのタイプに応じて、誘導電荷層１１は、底部半導体層１０の導電性とは反対のタイプである実効電荷を有する空乏モードになる場合もあれば、底部半導体層１０の導電性タイプと同じタイプである実効電荷を有する反転モードになる場合もある。
【００７７】
さらに、誘導電荷層１１の厚さは、少なくとも１つの電界効果トランジスタ内の信号周波数で経時的に変化する。換言すれば、誘導電荷層１１における厚さ変化の頻度は、少なくとも１つの電界効果トランジスタ内の信号の無線周波数である。
【００７８】
本発明によれば、ＲＦスイッチとして機能することができる少なくとも１つの電界効果トランジスタの動作中に誘導電荷層１１の特性を安定化するために、少なくとも１つの第２のドープ半導体領域２８に電気的バイアスが加えられる。少なくとも１つの第２の導電ビア８９は、誘導電荷層１１を安定化するために少なくとも１つの第２のドープ半導体領域２８に電気的バイアスを加えるための低抵抗の電気的経路を提供する。少なくとも１つの第２のドープ半導体領域２８に加えられる電圧バイアスの大きさおよび極性は、底部半導体層１０において蓄積モードの任意の領域が形成されるのを防止しながら、誘導電荷層１１を空乏モードで維持するように選択される。換言すれば、誘導電荷層１１は、ＲＦ信号の１サイクル全体を通して蓄積モードにならない。
【００７９】
底部半導体層１０および少なくとも１つの第２のドープ半導体領域２８がｐ型ドーピングを有する場合、少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの第１の導電ビア８９に加えられるバイアス電圧は一定の負の電圧になる。好ましくは、一定の負の電圧の大きさは、ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる。換言すれば、一定の負の電圧は、どのフェーズでもＲＦ信号より負の程度が強い。この場合、誘導電荷層１１の全体に陰電荷が充填される。誘導電荷層１１は空乏領域を構成し、そこから正孔が枯渇する。
【００８０】
底部半導体層１０および少なくとも１つの第２のドープ半導体領域２８がｎ型ドーピングを有する場合、少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの第１の導電ビア８９に加えられるバイアス電圧は一定の正の電圧になる。好ましくは、一定の正の電圧の大きさは、ＲＦ信号の最大の正の変動の大きさとほぼ同じであるか、またはそれより大きくなる。換言すれば、一定の正の電圧は、どのフェーズでもＲＦ信号より正の程度が強い。この場合、誘導電荷層１１の全体に陽電荷が充填される。誘導電荷層１１は空乏領域を構成し、そこから電子が枯渇する。
【００８１】
誘導電荷層１１の厚さは、少なくとも１つの電界効果トランジスタ内のＲＦ信号の信号周波数で経時的に変化する。しかし、誘導電荷層１１は、ＲＦ信号の１サイクル全体を通して蓄積モードにならない。その代わりに、誘導電荷層１１の全体が空乏モードのままになる。電気的バイアスによる誘導電荷層１１の不変性により、誘導電荷層１１内の電荷の極性の変化を除去することによって高調波の発生が低減されるが、これは少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの導電ビア８９あるいはそれに加えられる電気的バイアスがなければ存在することになるであろう。さらに、電気バイアスは誘導電荷層１１内の空乏領域の平均厚さを増加させる。空乏領域にはいかなる移動電荷も存在しないので、底部半導体層１０と、ＲＦ信号によって発生し、底部半導体層１０内に埋め込まれる誘導電荷層１１では、渦電流の発生が低減される。
【００８２】
空乏領域内の電荷は移動性ではなく、無線周波数で少なくとも１つの電界効果トランジスタが動作している間、渦電流、信号損失、および高調波の発生に寄与しないが、従来技術と同様に形成された場合、反転領域内の少数電荷キャリアは移動性になり、それにより、渦電流、信号損失、および高調波の発生が引き起こされる。本発明によれば、反転領域の形成を防止するために熱によって生成されるとすぐに少数電荷単体を排出するために、少なくとも１つの第１のドープ半導体領域１８に電気的バイアスが加えられる。少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１のドープ半導体領域１８に電気的バイアスを加えるための低抵抗の電気的経路を提供する。底部半導体層１０がｐドープである場合、少数電荷キャリアは電子である。底部半導体層１０がｎドープである場合、少数電荷キャリアは正孔である。少なくとも１つの第１のドープ半導体領域１８に加えられる電圧バイアスの大きさおよび極性は、少なくとも１つの電界効果トランジスタにおいて無線周波信号のすべてのフェーズで反転領域の形成が防止されるように熱による生成の直後に少数電荷キャリアを効果的に排出するように選択される。したがって、本発明の構造は、移動電荷による渦電流および高調波発生が最小限になるように、いずれの反転領域も除去する。
【００８３】
底部半導体層１０がｐ型ドーピングを有する場合、少なくとも１つの第１のドープ半導体領域１８はｎ型ドーピングを有し、少なくとも１つの第２のドープ半導体領域２８はｐ型ドーピングを有する。少なくとも１つの第１のドープ半導体領域１８および少なくとも１つの第１の導電ビア７９に加えられる第１のバイアス電圧は一定の正の電圧であり、少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの第２の導電ビア８７に加えられる第２のバイアス電圧は一定の負の電圧である。あるケースでは、一定の正の電圧の大きさは、ＲＦ信号の最大の正の変動の大きさとほぼ同じであるか、またはそれより大きくなる可能性がある。一定の負の電圧の大きさは、ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる可能性がある。
【００８４】
底部半導体層１０がｎ型ドーピングを有する場合、少なくとも１つの第１のドープ半導体領域１８はｐ型ドーピングを有し、少なくとも１つの第２のドープ半導体領域２８はｎ型ドーピングを有する。少なくとも１つの第１のドープ半導体領域１８および少なくとも１つの第１の導電ビア７９に加えられる第１のバイアス電圧は一定の負の電圧であり、少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの第２の導電ビア８７に加えられる第２のバイアス電圧は一定の正の電圧である。あるケースでは、一定の正の電圧の大きさは、ＲＦ信号の最大の正の変動の大きさとほぼ同じであるか、またはそれより大きくなる可能性がある。一定の負の電圧の大きさは、ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる可能性がある。
【００８５】
図１８、図１９、図２０、図２１、および図２２を参照すると、第１の実施形態の方法を使用するが、少なくとも１つの第２の下部ビア・キャビティ２７および少なくとも１つの第２の下部導電ビア３７の形成に使用される処理ステップを省略することにより、本発明の第２の実施形態による第２の模範的な半導体構造が得られる。したがって、第２の実施形態では、図３に対応する処理ステップは省略される。図１８の第２の模範的な半導体構造は、第１の実施形態における図９の第１の模範的な半導体構造と同じ処理ステップに対応する。底部半導体層１０、少なくとも１つの第１のドープ半導体領域１８、および少なくとも１つの最上部半導体部分３２の組成、ドーピング、および厚さは、第１の実施形態と同じにすることができる。埋め込み絶縁体層２０および浅いトレンチ分離構造３３の組成および厚さも第１の実施形態と同じにすることができる。少なくとも１つの第１の下部導電ビア４７の組成および寸法も第１の実施形態と同じにすることができる。
【００８６】
図１８は、図１９および図２０に示されている第２の模範的な半導体構造の第１の構成と、図２１および図２２に示されている第２の模範的な半導体構造の第２の構成の共通垂直断面図である。図１９は第２の模範的な半導体構造の第１の構成の平面図である。図２０は、図１８の平面Ｘ−Ｘ’に沿った第２の模範的な半導体構造の第１の構成の水平断面図である。図２１は第２の模範的な半導体構造の第２の構成の平面図である。図２２は、図１８の平面Ｘ−Ｘ’に沿った第２の模範的な半導体構造の第２の構成の水平断面図である。図１９、図２０、図２１、および図２２の平面Ｚ−Ｚ’は、図１８に示されている第２の模範的な半導体構造の共通垂直断面図に関する垂直断面図の平面に対応する。
【００８７】
図１８、図１９、および図２０に示されている第２の模範的な半導体構造の第１の構成では、少なくとも１つの第１の下部導電ビア４７は導電ビアのアレイである。導電ビアのアレイ内の各導電ビアは、他の導電ビアから分離されており、すなわち、他の導電ビアに隣接しない。
【００８８】
図１８、図２１、および図２２に示されている第２の模範的な半導体構造の第２の構成では、少なくとも１つの第１の下部導電ビア４７は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアである。換言すれば、少なくとも１つの第１の下部導電ビア４７は、浅いトレンチ分離構造３３の上部表面と少なくとも１つの第１のドープ半導体領域１８の上部表面との間に横方向に接続されている複数の導電ビア部分を含む。第２の構成では、少なくとも１つの第１の下部導電ビア４７は、単体構造、すなわち、連続した一体型の単一コンタクト・ビアであり、少なくとも１つの電界効果トランジスタが、その後、形成される、少なくとも１つの最上部半導体部分３２の全体を横方向に取り囲む。
【００８９】
図２３、図２４、および図２５を参照すると、少なくとも１つの電界効果トランジスタは、当技術分野で既知の方法により、少なくとも１つの最上部半導体部分３２のすぐ上に形成される。具体的には、それぞれの電界効果トランジスタについて、１つのゲート誘電体４０と、１つのゲート電極４２と、１つのゲート・スペーサ４４が形成される。電界効果トランジスタのゲート電極４２およびゲート・スペーサ４４を自己整合注入マスクとして使用してドーパントを注入することによって、それぞれの電界効果トランジスタの少なくとも１つの最上部半導体部分３２内にソース領域（図示せず）およびドレイン領域（図示せず）も形成される。
【００９０】
少なくとも１つの電界効果トランジスタ、少なくとも１つの最上部半導体部分３２、浅いトレンチ分離構造３３、および少なくとも１つの第１の下部導電ビア４７の上部表面（複数も可）の上には、第１の実施形態と同じ方法で、中間工程（ＭＯＬ）誘電体層８０が形成される。ＭＯＬ誘電体層８０には、第１の実施形態と同じ方法で、少なくとも１つの第１の上部導電ビア７７および複数の第３の上部導電ビア８８が形成される。
【００９１】
図２３は、図２４に示されている第２の模範的な半導体構造の第１の構成と、図２５に示されている第２の模範的な半導体構造の第２の構成の共通垂直断面図である。図２４は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第２の模範的な半導体構造の第１の構成の変更された平面図である。図２５は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第２の模範的な半導体構造の第２の構成の変更された平面図である。図２４および図２５の平面Ｚ−Ｚ’は、図２３に示されている第２の模範的な半導体構造の共通垂直断面図に関する垂直断面図の平面に対応する。
【００９２】
図２３および図２４に示されている第２の模範的な半導体構造の第１の構成では、少なくとも１つの第１の上部導電ビア７７は導電ビアのアレイである。導電ビアのアレイ内の各導電ビアは、他の導電ビアから分離されており、すなわち、他の導電ビアに隣接しない。
【００９３】
図２３および図２５に示されている第２の模範的な半導体構造の第２の構成では、少なくとも１つの第１の上部導電ビア７７は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアである。換言すれば、少なくとも１つの第１の上部導電ビア７７は、ＭＯＬ誘電体層８０の上部表面と浅いトレンチ分離構造３３の上部表面との間に横方向に接続されている複数の導電ビア部分を含む。第２の構成では、少なくとも１つの第１の上部導電ビア７７は、単体構造の単一コンタクト・ビアであり、少なくとも１つの電界効果トランジスタ全体を横方向に取り囲む。少なくとも１つの電界効果トランジスタが複数の電界効果トランジスタである場合、その複数の電界効果トランジスタのすべてを単一コンタクト・ビアによって横方向に囲むことができる。
【００９４】
図２６および図２７を参照すると、無線周波（ＲＦ）スイッチを含むことができる少なくとも１つの電界効果トランジスタにおいて無線周波信号で動作中の第２の模範的な半導体構造が示されている。動作前に、相互接続レベル誘電体層９０、少なくとも１つの第１の相互接続レベル金属ライン９４、および第３の相互接続レベル金属ライン９８がＭＯＬ誘電体層８０の上部表面のすぐ上に形成される。相互接続レベル誘電体層９０の組成および厚さは、第１の実施形態と同じにすることができる。また、相互接続レベル誘電体層９０および少なくとも１つの第１の相互接続レベル金属ライン９４の組成および厚さも第１の実施形態と同じにすることができる。第３の上部導電ビア８８のそれぞれは、第３の相互接続レベル金属ライン９８の１つに垂直に隣接する。少なくとも１つの第１の上部導電ビア７７のそれぞれは、少なくとも１つの第１の相互接続レベル金属ライン９４に垂直に隣接する。
【００９５】
少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第１の上部導電ビア７７は集合体として少なくとも１つの第１の導電ビア７９を構成し、この導電ビア７９はＭＯＬ誘電体層８０の上部表面から埋め込み絶縁体層２０の下部表面まで延びている。したがって、少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第１の上部導電ビア７７の垂直に隣接するスタックを含む。少なくとも１つの第１の上部導電ビア７７のそれぞれの下部表面は、最上部半導体層３０の上部表面と実質的に同一表面上のレベルで、少なくとも１つの第１の下部導電ビア４７のうちの１つの上部表面に垂直に隣接する。少なくとも１つの第１の上部導電ビア７７のうちの１つに垂直に隣接する少なくとも１つの第１の下部導電ビア４７のそれぞれの下部表面には、物理的に顕在化された境界面が存在する。少なくとも１つの第１の下部導電ビア４７と少なくとも１つの第１の上部導電ビア７７は、同じ導電材料を含む場合もあれば、異なる導電材料を含む場合もある。少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１のドープ半導体領域１８に直接接触する。
【００９６】
第２の模範的な半導体構造は少なくとも１つの電界効果トランジスタを含み、この電界効果トランジスタは、第１の実施形態において約３Ｈｚ〜約３００ＧＨｚの周波数を有する信号用の無線周波スイッチを構成することができる。特に、少なくとも１つの電界効果トランジスタは、ＶＨＦ、ＵＨＦ、ＳＨＦ、およびＥＨＦで動作可能な無線周波スイッチを構成することができる。
【００９７】
少なくとも１つの電界効果トランジスタと底部半導体層１０との間の容量結合は周波数に対して直線的に増加するので、このような高周波では、この容量結合が重大なものになる可能性がある。少なくとも１つの電界効果トランジスタ内の無線周波信号により、底部半導体層１０の上部部分に誘導電荷層１１が形成される。第２の実施形態では、誘導電荷層１１は埋め込み絶縁体層１１のすぐ下に形成され、少なくとも１つの電界効果トランジスタ内の無線周波信号のフェーズに応じて、陽電荷または陰電荷を含む。
【００９８】
図２６を参照すると、多数電荷キャリアが底部半導体層１０の上部部分からはね返される(反発される)ような無線周波信号のフェーズである場合、誘導電荷層１１は空乏領域を含む。さらに、ＲＦ信号が強い場合、埋め込み絶縁体層２０の下部表面のすぐ下に少数電荷キャリアを引きつける。これは、少なくとも１つの最上部半導体部分３２がｐ型ドーピングを有する底部半導体層１０に対して正の電圧である場合、または少なくとも１つの最上部半導体部分３２がｎ型ドーピングを有する底部半導体層１０に対して負の電圧である場合に発生する。空乏領域は電荷を含むが、空乏領域内の電荷は移動性ではなく、渦電流またはＲＦ信号の高調波の発生に寄与しない。しかし、従来技術では、少数電荷キャリアの蓄積が阻止されない場合、その蓄積によって反転領域がもたらされ、その反転領域はＲＦ信号の電磁場に反応し、渦電流およびＲＦ信号の高調波を発生する。本発明によれば、少数電荷キャリアの蓄積および反転領域の形成が防止されるように熱によって生成されるとすぐに少なくとも１つの第１の導電ビア７９および少なくとも１つのドープ半導体領域１８により少数電荷単体が排出され、それにより、渦電流、信号損失、およびＲＦ信号の高調波の発生が低減される。
【００９９】
一般に、誘導電荷層１１の厚さは、少なくとも１つの電界効果トランジスタ内の信号周波数で経時的に変化する。換言すれば、誘導電荷層１１における厚さ変化の頻度は、少なくとも１つの電界効果トランジスタ内の信号の無線周波数である。
【０１００】
底部半導体層１０がｐ型ドーピングを有する場合、少なくとも１つの第１のドープ半導体領域１８および少なくとも１つの第１の導電ビア７９に加えられるバイアス電圧は一定の正の電圧になる。あるケースでは、少数電荷キャリアの高速排出を保証し、反転領域の形成を防止するために、一定の正の電圧の大きさは、ＲＦ信号の最大の正の変動の大きさとほぼ同じであるか、またはそれより大きくなる。
【０１０１】
底部半導体層１０がｎ型ドーピングを有する場合、少なくとも１つの第１のドープ半導体領域１８および少なくとも１つの第１の導電ビア７９に加えられるバイアス電圧は一定の負の電圧になる。あるケースでは、少数電荷キャリアの高速排出を保証し、反転領域の形成を防止するために、一定の負の電圧の大きさは、ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる。
【０１０２】
図２７を参照すると、多数電荷キャリアが底部半導体層１０の上部部分に向かって引きつけられるような無線周波信号のフェーズである場合、誘導電荷層１１′は蓄積領域１４を含む。これは、少なくとも１つの最上部半導体部分３２がｐ型ドーピングを有する底部半導体層１０に対して負の電圧である場合、または少なくとも１つの最上部半導体部分３２がｎ型ドーピングを有する底部半導体層１０に対して正の電圧である場合に発生する。
【０１０３】
任意選択で、底部半導体層１０のボディにより、定電圧になるように底部半導体層１０に電気的にバイアスをかけて、蓄積領域１４の厚さを最小限にするか、または蓄積領域の生成を防止し、それにより、誘導電荷層１１を常に空乏領域として維持することもできる（図２６を参照）。本明細書ではこのような変形例も明確に企図されている。
【０１０４】
図２８を参照すると、本発明の第３の実施形態による第３の模範的な半導体構造は、半導体基板８と、その上に形成された少なくとも１つの電界効果トランジスタと、中間工程（ＭＯＬ）誘電体層８０とを含む。半導体基板８は、第１の実施形態と同様に、底部半導体層１０と、埋め込み絶縁体層２０と、最上部半導体層３０とを含む。最上部半導体層３０は、少なくとも１つの最上部半導体部分３２と浅いトレンチ分離構造３３とを含む。
【０１０５】
底部半導体層１０、埋め込み絶縁体層２０、および最上部半導体層３０の組成および厚さは、第１の実施形態と同じにすることができる。底部半導体層１０の比抵抗も第１の実施形態と同じにすることができる。浅いトレンチ分離構造３３は、第１の実施形態と同じ組成を有することができ、同じ方法で形成することができる。
【０１０６】
少なくとも１つの電界効果トランジスタは、当技術分野で既知の方法により、少なくとも１つの最上部半導体部分３２上に形成される。具体的には、それぞれの電界効果トランジスタについて、１つのゲート誘電体４０と、１つのゲート電極４２と、１つのゲート・スペーサ４４が形成される。電界効果トランジスタのゲート電極４２およびゲート・スペーサ４４を自己整合注入マスクとして使用してドーパントを注入することによって、それぞれの電界効果トランジスタの少なくとも１つの最上部半導体部分３２内にソース領域（図示せず）およびドレイン領域（図示せず）も形成される。少なくとも１つの電界効果トランジスタ、少なくとも１つの最上部半導体部分３２、および浅いトレンチ分離構造３３の上には、中間工程（ＭＯＬ）誘電体層８０が形成される。ＭＯＬ誘電体層８０は、第１の実施形態を同じ材料を含み、同じ厚さを有することができる。
【０１０７】
図２９を参照すると、ＭＯＬ誘電体層８０の上部表面にフォトレジスト６７が塗布され、リソグラフィでパターン形成して、少なくとも１つの開口部Ｏが形成される。少なくとも１つの開口部Ｏのそれぞれは、透視平面図では、少なくとも１つの最上部半導体部分３２の領域の外側かつ浅いトレンチ分離構造３３の領域の内側に位置している。フォトレジスト６７内の少なくとも１つの開口部Ｏのパターンは、反応性イオン・エッチングにすることもできる異方性エッチングによりＭＯＬ誘電体層８０に転写される。フォトレジスト６７は、異方性エッチング用のエッチング・マスクとして使用される。少なくとも１つのビア・キャビティ５９は、フォトレジスト６７の少なくとも１つの開口部Ｏの下に形成される。
【０１０８】
異方性エッチングは、浅いトレンチ分離構造３３の上部表面を通り、埋め込み絶縁体層２０の上部表面を通り、少なくとも底部半導体層１０の上部表面まで続行される。好ましくは、異方性エッチングは、底部半導体層１０の半導体材料に応じて選択される。たとえば、底部半導体層１０がシリコンを含む場合、シリコンに応じて選択された、酸化シリコンなどの誘電体材料を除去する異方性エッチングを使用して、底部半導体層１０の上部表面上で停止する選択性エッチングを行うことができる。
【０１０９】
底部半導体層１０の上部表面は、少なくとも１つのビア・キャビティ５９のそれぞれの底部で露出される。少なくとも１つのビア・キャビティ５９のそれぞれは、ＭＯＬ誘電体層８０、浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通って形成される。換言すれば、少なくとも１つの第２のビア・キャビティ５７のそれぞれは、ＭＯＬ誘電体層８０の上部表面から、ＭＯＬ誘電体層８０、浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、底部半導体層１０の上部表面まで延びている。フォトレジスト６７は、その後、除去される。
【０１１０】
第３の模範的な半導体構造の第１の構成では、少なくとも１つのビア・キャビティ５９はビア・キャビティのアレイである。ビア・キャビティのアレイ内のそれぞれのビア・キャビティは、他のビア・キャビティに隣接しない離散的ビア・キャビティである。
【０１１１】
第３の模範的な半導体構造の第２の構成では、少なくとも１つのビア・キャビティ５９は、互いに相互接続されている複数のビア・キャビティ部分を有する単一ビア・キャビティである。換言すれば、少なくとも１つのビア・キャビティ５９は、ＭＯＬ誘電体層８０の上部表面と底部半導体層１０の上部表面との間に横方向に接続されている複数のビア・キャビティ部分を含む。
【０１１２】
図３０を参照すると、少なくとも１つの第１のドープ半導体領域１８は、底部半導体層１０の露出部分に第１の導電性タイプのドーパントを注入することによって形成される。注入されたドーパントが横方向に散在しているため、少なくとも１つのドープ半導体領域は、少なくとも１つのビア・キャビティ５９の領域の外側に横方向に延び、埋め込み絶縁体層２０の下部表面に垂直に隣接している。第１の実施形態と同じ方法をイオン注入に使用することができる。少なくとも１つのドープ半導体領域のそれぞれは、少なくとも１つのビア・キャビティ５９の下部表面および埋め込み絶縁体層２０の下部表面に垂直に隣接している。底部半導体層１０が単結晶半導体材料を含む場合、少なくとも１つの第１のドープ半導体領域１８も単結晶になる。
【０１１３】
本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、少なくとも１つの第１のドープ半導体領域１８の厚さは、約１０ｎｍ〜約６００ｎｍにすることができ、典型的には約５０ｎｍ〜約３００ｎｍにすることができる。少なくとも１つの第１のドープ半導体領域１８は、典型的には、比抵抗を低減するために高濃度ドーピングされている。本明細書ではそれより低いドーパント濃度および高いドーパント濃度も企図されているが、少なくとも１つの第１のドープ半導体領域１８は、約１．０×１０19／ｃｍ3〜約１．０×１０21／ｃｍ3のドーパント濃度を有することができる。フォトレジスト６７は、その後、ＭＯＬ誘電体層８０、浅いトレンチ分離構造３３の露出された側壁、埋め込み絶縁体層２０の露出された側壁、および少なくとも１つの第１のドープ半導体領域１８に応じて選択的に除去される。
【０１１４】
図３１、図３２、図３３、図３４、および図３５を参照すると、ＭＯＬ誘電体層８０には少なくとも１つの第１の導電ビア７９が形成される。図３１は、図３２および図３３に示されている第３の模範的な半導体構造の第１の構成と、図３４および図３５に示されている第３の模範的な半導体構造の第２の構成の共通垂直断面図である。図３２は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第３の模範的な半導体構造の第１の構成の変更された平面図である。図３３は、図３１の平面Ｘ−Ｘ’に沿った第３の模範的な半導体構造の第１の構成の水平断面図である。図３４は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第３の模範的な半導体構造の第２の構成の変更された平面図である。図３５は、図３１の平面Ｘ−Ｘ’に沿った第３の模範的な半導体構造の第２の構成の水平断面図である。図３２、図３３、図３４、および図３５の平面Ｚ−Ｚ’は、図３１に示されている第３の模範的な半導体構造の共通垂直断面図に関する垂直断面図の平面に対応する。
【０１１５】
具体的には、少なくとも１つのビア・キャビティ５９内に導電材料を付着させる。導電材料は、ドープ半導体材料または金属材料にすることができる。たとえば、導電材料は、ドープ・ポリシリコン、ドープ・シリコン含有半導体材料、ドープ化合物半導体材料、元素金属、少なくとも２種類の元素金属の合金、導電金属窒化物などにすることができる。ＭＯＬ誘電体層８０の上部表面の上の余分な導電材料は、たとえば、化学的機械的平坦化（ＣＭＰ）、陥凹エッチング、またはこれらの組み合わせによって除去される。少なくとも１つのビア・キャビティ５９内の導電材料の残りの部分は、少なくとも１つの第１の導電ビア７９を構成する。少なくとも１つの第１の導電ビア７９のそれぞれは、ＭＯＬ誘電体層８０の上部表面から、少なくと１つの第１のドープ半導体領域１８の上部表面まで延びている。
【０１１６】
図３２および図３３に示されている第３の模範的な半導体構造の第１の構成では、少なくとも１つの第１の導電ビア７９は導電ビアのアレイである。導電ビアのアレイ内の各導電ビアは、他の導電ビアから分離されており、すなわち、他の導電ビアに隣接しない。
【０１１７】
図３４および図３５に示されている第３の模範的な半導体構造の第２の構成では、少なくとも１つの第１の導電ビア７９は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアである。換言すれば、少なくとも１つの第１の導電ビア７９は、ＭＯＬ誘電体層８０の上部表面と底部半導体層１０の上部表面との間に横方向に接続されている複数の導電ビア部分を含む。第２の構成では、少なくとも１つの第１の導電ビア７９は、単体構造、すなわち、連続した一体型の単一コンタクト・ビアであり、少なくとも１つの電界効果トランジスタ全体を横方向に取り囲む。少なくとも１つの電界効果トランジスタが複数の電界効果トランジスタである場合、その複数の電界効果トランジスタのすべてを単一コンタクト・ビアによって横方向に囲むことができる。
【０１１８】
図３６、図３７、および図３８を参照すると、ＭＯＬ誘電体層８０には第３の上部導電ビア８８が形成される。図３６は、図３７に示されている第３の模範的な半導体構造の第１の構成と、図３８に示されている第３の模範的な半導体構造の第２の構成の共通垂直断面図である。図３７は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第３の模範的な半導体構造の第１の構成の変更された平面図である。図３８は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第３の模範的な半導体構造の第２の構成の変更された平面図である。図３７および図３８の平面Ｚ−Ｚ’は、図３６に示されている第３の模範的な半導体構造の共通垂直断面図に関する垂直断面図の平面に対応する。
【０１１９】
第３の上部導電ビア８８は、最上部半導体層３０の上およびその中に位置する少なくとも１つの電界効果トランジスタを含む半導体デバイスに接触する。第３の上部導電ビア８８は最上部半導体層３０の下部表面の下に延びていない。第３の上部導電ビア８８は、リソグラフィ方法および異方性エッチングによって形成され、続いてドープ半導体材料または金属材料などの導電材料による充填および平坦化が行われる。第３の上部導電ビア８８は、少なくとも１つの電界効果トランジスタのソース領域（個別に図示せず）、ドレイン領域（個別に図示せず）、およびゲート電極４２のすぐ上に形成することができる。ソース領域およびドレイン領域は、少なくとも１つの最上部半導体部分３２内に位置する。
【０１２０】
図３９を参照すると、相互接続レベル誘電体層９０、少なくとも１つの第１の相互接続レベル金属ライン９４、および第３の相互接続レベル金属ライン９８は、本発明の実施形態と同じ方法で形成される。第３の模範的な半導体構造は、上記の第２の模範的な半導体構造、たとえば、図２６および図２７の第２の模範的な半導体構造と同じように動作する。
【０１２１】
図４０は、たとえば、半導体ＩＣ論理設計、シミュレーション、テスト、レイアウト、および製造に使用される模範的な設計フロー９００のブロック図を示している。設計フロー９００は、上記ならびに図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されている設計構造またはデバイスあるいはその両方について論理的またはその他の点で機能的に同等の表現を生成するために設計構造またはデバイスを処理するためのプロセスおよびメカニズムを含む。設計フロー９００によって処理または生成あるいはその両方が行われる設計構造は、データ処理システム上で実行またはその他の処理が行われたときに、ハードウェア・コンポーネント、回路、デバイス、またはシステムについて論理的、構造上、機械的、またはその他の点で機能的に同等の表現を生成するデータまたは命令あるいはその両方を含むように、機械可読伝送媒体または記憶媒体上にコード化することができる。設計フロー９００は、設計される表現のタイプに応じて様々になる可能性がある。たとえば、特定用途向け集積回路（ＡＳＩＣ）を構築するための設計フローは、標準的なコンポーネントを設計するための設計フロー９００またはその設計をプログラマブル・アレイ、たとえば、Ａｌｔｅｒａ（Ｒ）社またはＸｉｌｉｎｘ（Ｒ）社によって提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）にインスタンス化するための設計フロー９００とは異なる可能性がある。
【０１２２】
図４０は、好ましくは設計プロセス９１０によって処理される入力設計構造９２０を含む、複数のこのような設計構造を示している。設計構造９２０は、ハードウェア・デバイスについて論理的に同等の機能表現を生産するために設計プロセス９１０によって生成され処理された論理シミュレーション設計構造にすることができる。また、あるいは代わって、設計構造９２０は、設計プロセス９１０によって処理されたときに、ハードウェア・デバイスの物理的構造の機能表現を生成するデータまたはプログラム命令あるいはその両方を含むことができる。機能的な設計特徴を表現するかまたは構造上の設計特徴を表現するかにかかわらず、設計構造は９２０は、中核開発者／設計者によって実装されるような電子コンピュータ援用設計（ＥＣＡＤ：electronic computer-aided design）を使用して生成することができる。機械可読データ伝送媒体、ゲート・アレイ、または記憶媒体上にコード化されたときに、設計構造９２０は、図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されているものなどの電子コンポーネント、回路、電子モジュールまたは論理モジュール、装置、デバイス、またはシステムをシミュレートするかまたはその他の方法で機能的に表現するために、設計プロセス９１０内の１つまたは複数のハードウェア・モジュールまたはソフトウェア・モジュールあるいはその両方によってアクセスし処理することができる。このため、設計構造９２０は、設計またはシミュレーション・データ処理システムによって処理されたときに、回路またはその他のレベルのハードウェア論理設計を機能的にシミュレートするかまたはその他の方法で表現する、人間または機械あるいはその両方で読み取り可能なソース・コード、コンパイル済み構造、およびコンピュータで実行可能なコード構造を含むファイルまたはその他のデータ構造を含むことができる。このようなデータ構造は、ＶｅｒｉｌｏｇおよびＶＨＤＬなどの下位レベルのＨＤＬ設計言語あるいはＣまたはＣ＋＋などの上位レベルの設計言語もしくはその両方に適合するかまたはそれと互換性があるかあるいはその両方であるハードウェア記述言語（ＨＤＬ：hardware-description language）設計エンティティまたはその他のデータ構造を含むことができる。
【０１２３】
設計プロセス９１０は、好ましくは、図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されているコンポーネント、回路、デバイス、または論理構造について機能的に同等の設計／シミュレーションの合成、変換、またはその他の処理を行って、設計構造９２０などの設計構造を含むことができるネットリスト９８０を生成するためのハードウェア・モジュールまたはソフトウェア・モジュールあるいはその両方を使用し、取り入れる。ネットリスト９８０は、たとえば、集積回路設計内の他の要素および回路への接続を記述する、ワイヤ、個別コンポーネント、論理ゲート、制御回路、入出力装置、モデルなどのリストを表すコンパイル済みまたはその他の処理済みのデータ構造を含むことができる。ネットリスト９８０は、デバイス用の設計仕様およびパラメータに応じてネットリスト９８０が１回または複数回再合成される反復プロセスを使用して合成することができる。本明細書に記載されている他の設計構造タイプと同様に、ネットリスト９８０は、機械可読データ記憶媒体上に記録するか、またはプログラマブル・ゲート・アレイにプログラミングすることができる。この媒体は、磁気または光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、またはその他のフラッシュ・メモリなどの不揮発性記憶媒体にすることができる。さらに、または代わりに、この媒体は、インターネットまたはその他のネットワーキングに適した手段を介してデータ・パケットを伝送し、中間的に保管することができる、システム・メモリまたはキャッシュ・メモリ、バッファ・スペース、あるいは電気的または光学的に伝導性のデバイスおよび材料にすることができる。
【０１２４】
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造タイプを処理するためのハードウェア・モジュールおよびソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、たとえば、ライブラリ・エレメント９３０内に常駐し、所与の製造技術（たとえば、種々の技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に関するモデル、レイアウト、およびシンボリック表現を含む、１組の一般的に使用されるエレメント、回路、およびデバイスを含むことができる。このデータ構造タイプは、設計仕様９４０、特徴付けデータ９５０、検証データ９６０、設計ルール９７０、および入力テスト・パターン、出力テスト結果、およびその他のテスト情報を含むことができるテスト・データ・ファイル９８５をさらに含むことができる。設計プロセス９１０は、たとえば、応力解析、熱分析、機械的イベント・シミュレーション、鋳造、成形、金型プレス成形などの操作に関するプロセス・シミュレーションなどの標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲および精神を逸脱せずに設計プロセス９１０で使用される可能性のある機械設計ツールおよびアプリケーションの範囲を正しく認識できるであろう。また、設計プロセス９１０は、タイミング解析、検証、設計基準検査、配置および経路指定操作などの標準的な回路設計プロセスを実行するためのモジュールも含むことができる。
【０１２５】
設計プロセス９１０は、任意の追加の機械設計またはデータ（適用可能である場合）に加えて、描写されているサポート・データ構造の一部または全部とともに設計構造９２０を処理するためのＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどの論理および物理設計ツールを使用し、取り入れて、第２の設計構造９９０を生成する。設計構造９９０は、機械的装置および構造のデータの交換に使用されるデータ・フォーマットで記憶媒体またはプログラマブル・ゲート・アレイ上に常駐する（たとえば、このような機械設計構造を保管または表現するためにＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ、または任意のその他の適切なフォーマットで保管される情報）。設計構造９２０と同様に、設計構造９９０は、好ましくは、伝送媒体またはデータ記憶媒体上に常駐し、ＥＣＡＤシステムによって処理されたときに、図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されている本発明の諸実施形態のうちの１つまたは複数について論理的またはその他の点で機能的に同等の形式を生成する、１つまたは複数のファイル、データ構造、あるいは、その他のコンピュータでコード化されたデータまたは命令を含む。一実施形態では、設計構造９９０は、図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されているデバイスを機能的にシミュレートする、コンパイル済みの実行可能ＨＤＬシミュレーション・モデルを含むことができる。
【０１２６】
設計構造９９０は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットまたはシンボリック・データ・フォーマットあるいはその両方を使用することもできる（たとえば、このような設計データ構造を保管するためにＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、または任意のその他の適切なフォーマットで保管される情報）。設計構造９９０は、たとえば、上記ならびに図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されているデバイスまたは構造を生産するために製造業者またはその他の設計者／開発者が必要とするシンボリック・データ、マップ・ファイル、テスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、ビア、形状、製造ラインを通過するためのデータ、および任意のその他のデータなどの情報を含むことができる。次に、設計構造９９０はステージ９９５に移行することができ、そのステージでは、たとえば、設計構造９９０について、テープ出力への移行、製造業者への公開、マスク業者への公開、他の設計業者への送信、顧客への返送などが行われる。
【０１２７】
特定の諸実施形態に関して本発明を説明してきたが、上記の説明を考慮すると、当業者にとって多数の代替例、変更例、および変形例が自明のものであることは明白である。したがって、本発明は、本発明の範囲および精神ならびに特許請求の範囲に該当する、このような代替例、変更例、および変形例をすべて包含するものである。
【符号の説明】
【０１２８】
８ 半導体基板
１０ 底部半導体層
１１ 誘導電荷層
１８ 第１のドープ半導体領域
２０ 埋め込み絶縁体層
２８ 第２のドープ半導体領域
３０ 最上部半導体層
３２ 最上部半導体部分
３３ 浅いトレンチ分離構造
３７ 第２の下部導電ビア
４０ ゲート誘電体
４２ ゲート電極
４４ ゲート・スペーサ
４７ 第１の下部導電ビア
７７ 第１の上部導電ビア
７９ 第１の導電ビア
８０ 中間工程（ＭＯＬ）誘電体層
８７ 第２の上部導電ビア
８８ 第３の上部導電ビア
８９ 第２の導電ビア
９０ 相互接続レベル誘電体層
９４ 第１の相互接続レベル金属ライン
９８ 第３の相互接続レベル金属ライン
９９ 第２の相互接続レベル金属ライン
【技術分野】
【０００１】
本発明は、半導体構造に関し、特に、セミコンダクタ・オン・インシュレータ（ＳＯＩ：semiconductor-on-insulator）基板上の無線周波（ＲＦ）スイッチ（radio frequency switch）を含む半導体構造、これを製造する方法、およびこれを操作する方法に関する。
【背景技術】
【０００２】
電界効果トランジスタなどの半導体デバイスは、アナログおよび無線周波（ＲＦ：radio frequency）の適用例においてＲＦ信号のためのスイッチング・デバイスとして使用される。基板を介するデバイス間の寄生結合（parasitic coupling）は埋め込み絶縁体層（buriedinsulator layer）の誘電率の低さによって低減されるので、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板は典型的にはこのような適用例に使用される。たとえば、バルク・シリコン基板の基板全体を含むシリコンの誘電率はギガヘルツの範囲で約１１．７である。対照的に、デバイスを含む最上部半導体層をハンドル基板（handle substrate）から分離する酸化シリコンの誘電率は約３．９である。バルク基板内の半導体材料の誘電率より低い誘電率を有する埋め込み絶縁体層を設けることにより、ＳＯＩ基板は個別半導体デバイスと基板との間の容量結合を低減し、その結果として、基板を介する半導体デバイス間の２次容量結合を低減する。
【０００３】
しかし、ＳＯＩ基板を使用しても、無線周波適用例で使用される周波数範囲が高いので、半導体デバイス間の電気信号の２次容量結合はかなり大きくなり、たとえば、約９００ＭＨｚ〜約１．８ＧＨｚになる可能性があり、さらに高い周波数範囲を含む場合もある。これは、電気部品間の容量結合が周波数に対して直線的（リニア）に増加するからである。
【０００４】
ＳＯＩ基板上に形成された無線周波（ＲＦ）スイッチの場合、最上部半導体層内のＲＦスイッチおよび信号処理装置を含む半導体デバイスは、埋め込み絶縁体層を介して底部半導体層に容量結合される。最上部半導体層内の半導体デバイスが約３Ｖ〜約９Ｖの電源電圧を使用する場合でも、アンテナ回路内の過渡信号および信号反射は、最上部半導体層内の実際の電圧を約３０Ｖまで上昇させる可能性がある。このような電圧条件は、このような高電圧信号にさらされる半導体デバイスと底部半導体層の上部部分内の誘導電荷層との間でかなり大きい容量結合を誘導し、これにより、最上部半導体層内の半導体デバイスにおけるＲＦ信号の周波数で厚さおよび電荷極性が変化する。誘導電荷層は、ＲＦスイッチが電気的に分離することになっている半導体デバイスを含む、最上部半導体層内の他の半導体デバイスを容量結合する。底部半導体層内の誘導電荷層と他の半導体デバイスとの間のスプリアス容量結合は、ＲＦスイッチの有効性を低減する寄生結合である２次容量結合を可能にする。この場合、ＲＦスイッチはオフになるが、２次容量結合により他の半導体デバイスにＲＦ信号が印加される。
【０００５】
図１を参照すると、従来技術の無線周波スイッチは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板８上に形成された１組の直列接続電界効果トランジスタを含む。ＳＯＩ基板８は、底部半導体層１０と、埋め込み絶縁体層２０と、最上部半導体層３０とを含む。最上部半導体層３０は、最上部半導体部分３２と、隣接する最上部半導体部分３２同士の間の電気的分離を可能にする浅いトレンチ分離構造３３とを含む。各電界効果トランジスタは、ゲート電極４２と、ゲート誘電体４０と、ゲート・スペーサ４４と、最上部半導体部分３２内に形成されたソース領域およびドレイン領域（図示せず）とを含む。電界効果トランジスタは、１組のコンタクト・ビア（contact via）８８および金属ライン（metal line）９８を介して直列に接続される。コンタクト・ビア８８は中間工程（ＭＯＬ：middle-of-line）誘電体層８０に埋め込まれ、金属ライン９８は相互接続レベル誘電体層９０内に形成される。
【０００６】
高電圧信号は、約＋／−３０Ｖまでの電圧変動を有する可能性があり、半導体デバイスと底部半導体層１０との間の１組のキャパシタ２２によって概略的に示される容量結合により底部半導体層１０の上部部分で誘導電荷層１１を誘導する。誘導電荷層１１は、最上部半導体層３０内の半導体デバイスにおける電圧が負の電圧を有する間に陽電荷を含み、最上部半導体層３０内の半導体デバイスにおける電圧が正の電圧を有する間に陰電荷を含む。半導体デバイス内のＲＦ信号の高周波は、ＲＦ信号の周波数と同じ周波数のときに、誘導電荷層１１の厚さと、誘導電荷層内の電荷の極性の変化を誘導する。
【０００７】
誘導電荷層１１内の電荷を放散するために必要な時間は、１組のキャパシタ２２のキャパシタンスと基板抵抗（substrate resistance）によって決定されるＲＣ時定数（timeconstant）によって特徴付けられる。基板抵抗は誘導電荷層１１と電気接地との間の抵抗であり、この電気接地は典型的には半導体チップの境界にあるエッジ・シールによって提供される。基板抵抗は、誘導電荷層１１と電気接地との間の抵抗器１２によって象徴的に表される。底部半導体層１０は典型的には渦電流を最小限にするために約５Ω・ｃｍの比抵抗（resistivity）を有する高比抵抗半導体材料を使用するので、このような基板抵抗は極めて高いものになる可能性がある。さらに、エッジ・シームまでの横方向距離は、半導体チップの横方向寸法のほぼ半分以下、たとえば、約１ｃｍ程度になる可能性がある。
【０００８】
このような大きい基板抵抗１２により、ＲＦ信号の周期の時間スケールを超えて誘導電荷層１１内の電荷の放散に関するＲＣ時定数が増加する。ＲＣ時定数が長いことにより誘導電荷層１１内の電荷の放散が効果的に妨げられるので、最上部半導体層３０内の半導体デバイスと底部半導体層１０との容量結合の結果、ＲＦスイッチのオフ状態中でも信号の損失が発生する。さらに、誘導電荷層１１を介する半導体デバイスの２次容量結合によりＲＦスイッチによってＲＦ信号から切断される半導体デバイスにスプリアスＲＦ信号が持ち込まれる。
【０００９】
ＲＦ信号の各周波数サイクルの半分の間、埋め込み絶縁体層２０のすぐ下の底部半導体層１０の上部部分は蓄積状態（accumulation condition）にあり、その際、底部半導体層１０内の電荷キャリアは埋め込み絶縁体層２０の下部表面付近に蓄積する。具体的には、底部半導体層１０の導電性タイプがｐ型であり、最上部半導体部分３２の電圧が底部半導体層１０の電圧に対して負であるとき、または底部半導体層１０の導電性タイプがｎ型であり、最上部半導体部分３２の電圧が底部半導体層１０の電圧に対して正であるとき、多数電荷キャリア（majority charge carrier）、すなわち、底部半導体層１０がｐ型である場合は正孔、底部半導体層１０がｎ型である場合は電子が、底部半導体層１０の上部部分に蓄積して誘導電荷層１１を形成する。その場合、誘導電荷層１１の厚さは、最上部半導体部分３２と底部半導体層１０との電圧差の平方根に比例する。誘導電荷層１１の厚さならびに誘導電荷層内の電荷の量の変化により、ＲＦ周波数の追加の高調波信号が発生し、これが最上部半導体部分３２内の半導体デバイスに結合され、それにより、ＲＦスイッチがオフになっているときでもスプリアス信号が出力される。
【００１０】
さらに、ＲＦ信号の各周波数サイクルの残り半分の間、埋め込み絶縁体層２０のすぐ下の底部半導体層１０の上部部分は空乏状態（depletion condition）にあり、その際、底部半導体層１０内の電荷キャリアは埋め込み絶縁体層２０の下部表面からはね返される。具体的には、底部半導体層１０の導電性タイプがｐ型であり、最上部半導体部分３２の電圧が底部半導体層１０の電圧に対して正であるとき、または底部半導体層１０の導電性タイプがｎ型であり、最上部半導体部分３２の電圧が底部半導体層１０の電圧に対して負であるとき、多数電荷キャリア、すなわち、底部半導体層１０がｐ型である場合は正孔、底部半導体層１０がｎ型である場合は電子が、底部半導体層１０の上部部分からはね返されて誘導電荷層１１を形成し、これは多数電荷が枯渇している。さらに、最上部半導体部分３２と底部半導体層１０との電圧差の大きさが十分大きい場合、少数電荷、すなわち、底部半導体層１０がｐ型である場合は電子、底部半導体層１０がｎ型である場合は正孔を含む反転層（inversion layer）が誘導電荷層１１内に形成される。誘導電荷層１１内の空乏ゾーン（depletion zone）および反転層の厚さは、最上部半導体部分３２と底部半導体層１０との電圧差の大きさに依存する。誘導電荷層１１の厚さならびに誘導電荷層内の電荷の量の変化により、ＲＦ信号の周波数サイクルのこのフェーズでＲＦ周波数の追加の高調波信号が発生し、これが最上部半導体部分３２内の半導体デバイスに結合され、それにより、ＲＦスイッチがオフになっているときでもスプリアス信号が出力される。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記を考慮すると、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板内の底部半導体層からの半導体デバイスについて強化された信号分離を提供する半導体構造、これを製造する方法、およびこれを操作する方法が必要である。
【００１２】
特に、誘導電荷層内の電荷の影響を低減することによりＲＦ信号の高調波成分が発生する半導体構造、これを製造する方法、およびこれを操作する方法が必要である。
【課題を解決するための手段】
【００１３】
本発明は、底部半導体層の上部部分へのバイアスされた電気接点を含む半導体構造であって、誘導電荷層内の少数電荷キャリア（minority charge carrier）がバイアスされた電気接点により除去される半導体構造と、そのための設計構造を提供する。
【００１４】
本発明では、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の底部半導体層内の埋め込み絶縁体層の下に、底部半導体層として反対の導電性タイプを有するドープ接点領域（doped contact region）が形成される。少なくとも１つの導電ビア構造が形成され、この構造は、相互接続レベル金属ラインから、中間工程（ＭＯＬ）誘電体層、最上部半導体層内の浅いトレンチ分離構造、および埋め込み絶縁体層を通り、ドープ接点領域まで延びている。動作中、ドープ接点領域は、ＲＦスイッチ内のピーク電圧でまたはその付近の電圧でバイアスされ、誘導電荷層内の反転層の形成を防止する。反転層内の電荷はドープ接点領域および少なくとも１つの導電ビア構造により排出される。少数電荷キャリアの急速放電により、ＲＦスイッチにおける高調波発生および信号ひずみが低減される。
【００１５】
本発明の一態様により、半導体デバイスを操作する方法が提供され、この方法は、
半導体デバイスを設けるステップであって、
最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
最上部半導体層上に位置する少なくとも１つの電界効果トランジスタと、
少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造と、
底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有する第１のドープ半導体領域であって、第２の導電性タイプが第１の導電性タイプとは正反対である、第１のドープ半導体領域と、
底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第１の導電性タイプのドーピングを有し、第１のドープ半導体領域に隣接しない第２のドープ半導体領域と、
中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、第１のドープ半導体領域の上部表面まで延びる、少なくとも１つの第１の導電ビアと、
中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、第２のドープ半導体領域の上部表面まで延びる、少なくとも１つの第２の導電ビアと、
を含む半導体デバイスを設けるステップと、
無線周波（ＲＦ）信号を少なくとも１つの電界効果トランジスタに印加するステップであって、誘導電荷層が埋め込み絶縁体層のすぐ下に形成されるステップと、
第１のドープ半導体領域と少なくとも１つの第１の導電ビアに電気的にバイアスをかけ、底部半導体層の多数電荷キャリアをはね返すステップと、
第２のドープ半導体領域と少なくとも１つの第２の導電ビアに電気的にバイアスをかけ、底部半導体層の多数電荷キャリアを引きつけるステップであって、第１のドープ半導体領域が誘導電荷層内の空乏領域に隣接し、ＲＦ信号の１サイクル全体を通して底部半導体層の少数電荷キャリアを排出するステップと、
を含む。
【００１６】
本発明の他の態様により、半導体構造を設計し、半導体構造を製造し、半導体構造のための設計をテストするために機械可読媒体に実施された設計構造が提供される。この設計構造は、最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を表す第１のデータと、最上部半導体層上に位置する少なくとも１つの電界効果トランジスタを表す第２のデータと、少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造を表す第３のデータと、底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有するドープ半導体領域であって、第２の導電性タイプが第１の導電性タイプとは正反対である、ドープ半導体領域を表す第４のデータと、中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、ドープ半導体領域の上部表面まで延びる、少なくとも１つの導電ビアを表す第５のデータとを含む。
【００１７】
本発明のさらに他の態様により、他の設計構造が提供され、この設計構造は、最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を表す第１のデータと、最上部半導体層上に位置する少なくとも１つの電界効果トランジスタを表す第２のデータと、少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造を表す第３のデータと、底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第１の導電性タイプのドーピングを有する第１のドープ半導体領域を表す第４のデータと、底部半導体層に埋め込まれ、埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有し、第１のドープ半導体領域に隣接しない第２のドープ半導体領域であって、第２の導電性タイプが第１の導電性タイプとは正反対である、第２のドープ半導体領域を表す第５のデータと、中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、第１のドープ半導体領域の上部表面まで延びる、少なくとも１つの第１の導電ビアを表す第６のデータと、中間工程（ＭＯＬ）誘電体層の上部表面から、ＭＯＬ誘電体層、浅いトレンチ分離構造、および埋め込み絶縁体層を通り、第２のドープ半導体領域の上部表面まで延びる、少なくとも１つの第２の導電ビアを表す第７のデータとを含む。
【図面の簡単な説明】
【００１８】
【図１】従来技術の無線周波スイッチ構造の垂直断面図である。
【図２】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。図２〜図５、図９〜図１２、および図１６からなる連続した垂直断面図の１つである。セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板８内の浅いトレンチ分離構造３３の形成後のステップに対応する図である。
【図３】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の下部ビア・キャビティ１７と少なくとも１つの第１のドープ半導体領域１８の形成後のステップに対応する図である。
【図４】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第２の下部ビア・キャビティ２７と少なくとも１つの第２のドープ半導体領域２８の形成後のステップに対応する図である。
【図５】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。第２のフォトレジスト３５の除去後のステップに対応する図である。
【図６】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。図５の第１の模範的な半導体構造の平面図（top-down view）である。図６の平面Ｚ−Ｚ’は図５の垂直断面図の平面に対応する。第２のフォトレジスト３５の除去後のステップに対応する図である。
【図７】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。図５に対応するステップにおける第１の模範的な半導体構造の第１の変形例の平面図である。第２のフォトレジスト３５の除去後のステップに対応する図である。
【図８】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。図５に対応するステップにおける第１の模範的な半導体構造の第２の変形例の平面図である。第２のフォトレジスト３５の除去後のステップに対応する図である。
【図９】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の下部導電ビア４７と少なくとも１つの第２の下部導電ビア３７の形成後のステップに対応する図である。
【図１０】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの電界効果トランジスタと中間工程（ＭＯＬ）誘電体層８０の形成後のステップに対応する図である。
【図１１】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の上部ビア・キャビティ５４と、少なくとも１つの第２の上部ビア・キャビティ５７と、複数の第３の上部ビア・キャビティ５８の形成後のステップに対応する図である。
【図１２】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の上部導電ビア７７と、少なくとも１つの第２の上部導電ビア８７と、複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図１３】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。明瞭にするために中間工程（ＭＯＬ）誘電体層８０が省略されている、図１２の第１の模範的な半導体構造の変更された平面図である。図１３の平面Ｚ−Ｚ’は図１２の垂直断面図の平面に対応する。少なくとも１つの第１の上部導電ビア７７と、少なくとも１つの第２の上部導電ビア８７と、複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図１４】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。第１の模範的な半導体構造の第１の変形例の変更された平面図である。少なくとも１つの第１の上部導電ビア７７と、少なくとも１つの第２の上部導電ビア８７と、複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図１５】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。第１の模範的な半導体構造の第２の変形例の変更された平面図である。少なくとも１つの第１の上部導電ビア７７と、少なくとも１つの第２の上部導電ビア８７と、複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図１６】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。相互接続レベル誘電体層９０と、相互接続レベル金属ライン９８と、相互接続レベル金属ライン９９の形成後のステップに対応する図である。空乏領域を含む誘導電荷層１１は半導体デバイスの動作中に底部半導体層１０内に形成される。
【図１７】本発明の第１の実施形態による第１の模範的な半導体構造の様々な図の１つである。相互接続レベル誘電体層９０と、相互接続レベル金属ライン９８と、相互接続レベル金属ライン９９の形成後のステップに対応する図である。空乏領域を含む誘導電荷層１１は半導体デバイスの動作中に底部半導体層１０内に形成される。
【図１８】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８、図２３、図２６、および図２７からなる連続した垂直断面図の１つである。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図１９】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８の第２の模範的な半導体構造の第１の構成の平面図である。図１９の平面Ｚ−Ｚ’は図１７の垂直断面図の平面に対応する。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図２０】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８の平面Ｘ−Ｘ’における第２の模範的な半導体構造の第１の構成の水平断面図である。図２０の平面Ｚ−Ｚ’は図１７の垂直断面図の平面に対応する。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図２１】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８の第２の模範的な半導体構造の第２の構成の平面図である。図２１の平面Ｚ−Ｚ’は図１７の垂直断面図の平面に対応する。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図２２】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８の平面Ｘ−Ｘ’における第２の模範的な半導体構造の第２の構成の水平断面図である。図２２の平面Ｚ−Ｚ’は図１７の垂直断面図の平面に対応する。少なくとも１つの第１の下部導電ビア４７の形成後のステップに対応する図である。
【図２３】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図１８、図２３、図２６、および図２７からなる連続した垂直断面図の１つである。少なくとも１つの第１の上部導電ビア７７と複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図２４】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。明瞭にするために中間工程（ＭＯＬ）誘電体層８０が省略されている、図２３の第２の模範的な半導体構造の第１の構成の変更された平面図である。図２４の平面Ｚ−Ｚ’は図２３の垂直断面図の平面に対応する。少なくとも１つの第１の上部導電ビア７７と複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図２５】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。図２３の第２の模範的な半導体構造の第２の構成の変更された平面図である。図２５の平面Ｚ−Ｚ’は図２３の垂直断面図の平面に対応する。少なくとも１つの第１の上部導電ビア７７と複数の第３の上部導電ビア８８の形成後のステップに対応する図である。
【図２６】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。その間に空乏領域を含む誘導電荷層１１が形成される、少なくとも１つの電界効果トランジスタに印加された無線周波信号の１つのフェーズに対応する図である。
【図２７】本発明の第２の実施形態による第２の模範的な半導体構造の様々な図の１つである。その間に蓄積領域１４を含む誘導電荷層１１’が形成される、少なくとも１つの電界効果トランジスタに印加された無線周波信号の１つのフェーズに対応する図である。
【図２８】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである少なくとも１つの電界効果トランジスタと中間工程（ＭＯＬ）誘電体層８０の形成後のステップに対応する図である。
【図２９】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。少なくとも１つのビア・キャビティ５９の形成後のステップに対応する図である。
【図３０】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図２８〜図３１、図３６、および図３９からなる連続した垂直断面図の１つである。少なくとも１つの第１のドープ半導体領域１８の形成後のステップに対応する図である。
【図３１】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３２】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３１の第３の模範的な半導体構造の第１の構成の平面図である。図３２の平面Ｚ−Ｚ’は図３１の垂直断面図の平面に対応する。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３３】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３１の平面Ｘ−Ｘ’における第３の模範的な半導体構造の第１の構成の水平断面図である。図３３の平面Ｚ−Ｚ’は図３１の垂直断面図の平面に対応する。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３４】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３１の第３の模範的な半導体構造の第２の構成の平面図である。図３４の平面Ｚ−Ｚ’は図３１の垂直断面図の平面に対応する。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３５】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３１の平面Ｘ−Ｘ’における第３の模範的な半導体構造の第２の構成の水平断面図である。図３５の平面Ｚ−Ｚ’は図３１の垂直断面図の平面に対応する。少なくとも１つの第１の導電ビア７９の形成後のステップに対応する図である。
【図３６】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。第３の上部導電ビア８８の形成後のステップに対応する図である。
【図３７】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。明瞭にするために中間工程（ＭＯＬ）誘電体層８０が省略されている、図３６の第３の模範的な半導体構造の第１の構成の変更された平面図である。図３７の平面Ｚ−Ｚ’は図３６の垂直断面図の平面に対応する。第３の上部導電ビア８８の形成後のステップに対応する図である。
【図３８】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。図３６の第３の模範的な半導体構造の第２の構成の変更された平面図である。図３８の平面Ｚ−Ｚ’は図３６の垂直断面図の平面に対応する。第３の上部導電ビア８８の形成後のステップに対応する図である。
【図３９】本発明の第３の実施形態による第３の模範的な半導体構造の様々な図の１つである。相互接続レベル誘電体層９０と、相互接続レベル金属ライン９８と、少なくとも１つの第１の導電ビア７９に隣接する相互接続レベル金属ライン９９の形成後のステップに対応する図である。
【図４０】本発明による半導体構造の半導体設計および製造に使用される設計プロセスの流れ図である。
【発明を実施するための形態】
【００１９】
上記の通り、本発明は、半導体構造に関し、特に、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板上の無線周波スイッチを含む半導体構造、これを製造する方法、およびこれを操作する方法に関し、これらは添付図面とともに本明細書に記載されている。図面全体を通して、同じ参照番号または文字は、同様または同等の要素を指定するために使用される。明瞭にするために、本発明の主題を不必要に曖昧にする既知の機能および構造に関する詳細な説明は省略されている。図面は必ずしも一定の縮尺で描かれていない。
【００２０】
本明細書で使用する無線周波数（ＲＦ）は、３Ｈｚ〜３００ＧＨｚの範囲内の電磁波の周波数を示す。無線周波数は、電波を発生し検出するために使用される電磁波の周波数に対応する。無線周波数としては、超短波（ＶＨＦ：very high frequency）、極超短波（ＵＨＦ：ultra high frequency）、超高周波（ＳＨＦ：super high frequency、センチメートル波）、および極高周波（ＥＨＦ：extremely high frequency、ミリ波）を含む。
【００２１】
本明細書で使用する超短波（ＶＨＦ）は３０ＭＨｚ〜３００ＭＨｚの範囲内の周波数を指す。ＶＨＦは、とりわけ、周波数変調（ＦＭ）放送に使用される。極超短波（ＵＨＦ）は３００ＭＨｚ〜３ＧＨｚの範囲内の周波数を指す。ＵＨＦは、とりわけ、携帯電話、無線ネットワーク、および電子レンジに使用される。超高周波（ＳＨＦ）は３ＧＨｚ〜３０ＧＨｚの範囲内の周波数を指す。ＳＨＦは、とりわけ、無線ネットワーキング、レーダ、および衛星リンクに使用される。超高周波（ＥＨＦ）は３０ＧＨｚ〜３００ＧＨｚの範囲内の周波数を指す。ＥＨＦは、１ｍｍ〜１０ｍｍの波長を有するミリメートル波を発生し、とりわけ、データ・リンクおよび遠隔探査に使用される。
【００２２】
「蓄積領域（accumulation region）」という用語は、外部電圧バイアスのために多数電荷キャリアが蓄積するドープ半導体領域を指す。ｐドープ半導体領域は、ｐドープ半導体領域が実効陽電荷を有するように、ｐドープ半導体領域内の多数電荷キャリアである過剰正孔が外部負電圧によりｐドープ半導体領域内に蓄積する場合に蓄積モードになる。ｎドープ半導体領域は、ｎドープ半導体領域が実効陰電荷を有するように、ｎドープ半導体領域内の多数電荷キャリアである過剰電子が外部正電圧によりｎドープ半導体領域内に蓄積する場合に蓄積モードになる。
【００２３】
「空乏領域（depletion region）」という用語は、多数電荷キャリアと少数電荷キャリアがそこから枯渇するように、外部電圧バイアスのためにそこから多数電荷キャリアがはね返され、少数電荷キャリアが蓄積しないドープ半導体領域を指す。ｐドープ半導体領域は、ｐドープ半導体領域が実効陰電荷を有するように、ｐドープ半導体領域内の多数電荷キャリアである正孔が弱い外部正電圧によりｐドープ半導体領域内で枯渇する場合に空乏モードになる。ｎドープ半導体領域は、ｎドープ半導体領域が実効陽電荷を有するように、ｎドープ半導体領域内の多数電荷キャリアである電子が弱い外部負電圧によりｎドープ半導体領域内で枯渇する場合に空乏モードになる。
【００２４】
「反転領域（inversion region）」という用語は、少数電荷キャリアが蓄積するドープ半導体領域を指す。典型的には、反転領域は、強い外部電圧に極めて接近した半導体表面に形成される。ｐドープ半導体領域は、ｐドープ半導体領域が実効陰電荷を有するように、ｐドープ半導体領域内の少数電荷キャリアである電子が強い外部正電圧によりｐドープ半導体領域内に蓄積する場合に反転モードになる。ｎドープ半導体領域は、ｎドープ半導体領域が実効陽電荷を有するように、ｎドープ半導体領域内の少数電荷キャリアである正孔が強い外部負電圧によりｎドープ半導体領域内に蓄積する場合に反転モードになる。
【００２５】
図２を参照すると、本発明の第１の実施形態による第１の模範的な半導体構造は半導体基板８を含む。半導体基板８は、底部半導体層１０と、埋め込み絶縁体層２０と、最上部半導体層３０とを含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板である。最上部半導体層３０は、少なくとも１つの最上部半導体部分３２と浅いトレンチ分離構造３３とを含む。後続の処理ステップにおける平坦化により下部導電ビアの形成を容易にするために、最上部半導体層３０の上部表面上に、酸化シリコンまたは窒化シリコンあるいはその両方などの少なくとも１つの誘電体材料を含む少なくとも１つのパッド誘電体層（図示せず）を設けることができる。
【００２６】
底部半導体層１０および少なくとも１つの最上部半導体部分３２のそれぞれは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金領域、シリコン炭素合金領域、シリコン・ゲルマニウム炭素合金領域、ガリウムヒ素、インジウムヒ素、インジウム・ガリウムヒ素、インジウムリン、硫化鉛、その他のＩＩＩ−Ｖ化合物半導体材料、およびＩＩ−ＶＩ化合物半導体材料などの半導体材料を含む。底部半導体層１０および少なくとも１つの最上部半導体部分３２の半導体材料は、同じである場合もあれば、異なる場合もある。典型的には、底部半導体層１０および少なくとも１つの最上部半導体部分３２のそれぞれは単結晶半導体材料を含む。たとえば、単結晶半導体材料はシリコンにすることができる。
【００２７】
底部半導体層１０は、５Ω・ｃｍより高い比抵抗（抵抗率）を有し、これは、たとえば、約２．０×１０15／ｃｍ3より低い原子濃度（atomic concentration）のｐ型ドーパントを有するｐドープ単結晶シリコンまたは約１．０×１０15／ｃｍ3より低い原子濃度のｎ型ドーパントを有するｎドープ単結晶シリコンを含む。好ましくは、底部半導体層１０は、５０Ω・ｃｍより高い比抵抗を有し、これは、たとえば、約２．０×１０14／ｃｍ3より低い原子濃度のｐ型ドーパントを有するｐドープ単結晶シリコンまたは約１．０×１０14／ｃｍ3より低い原子濃度のｎ型ドーパントを有するｎドープ単結晶シリコンを含む。より好ましくは、底部半導体層１０は、１ｋΩ・ｃｍより高い比抵抗を有し、これは、たとえば、約１．０×１０13／ｃｍ3より低い原子濃度のｐ型ドーパントを有するｐドープ単結晶シリコンまたは約５．０×１０12／ｃｍ3より低い原子濃度のｎ型ドーパントを有するｎドープ単結晶シリコンを含む。底部半導体層１０の導電性タイプは本明細書では第１の導電性タイプと言われ、これはｐ型である場合もあれば、ｎ型である場合もある。
【００２８】
底部半導体層１０の高い比抵抗により渦電流が低減され、それにより、最上部半導体層３０で発生または伝搬した無線周波信号と底部半導体層１０との寄生結合が低減される。底部半導体層１０のそれぞれの比抵抗しきい値について必要なドーパント・レベルを例示するために本明細書ではシリコンが使用されるが、それぞれのタイプの半導体材料は半導体材料のドーパント濃度と比抵抗との間の関係が十分に確立されているので、他の半導体材料に関するターゲット・ドーパント濃度を容易に求めることができる。
【００２９】
底部半導体層１０の厚さは、典型的には約４００ミクロン〜約１０００ミクロンであり、このステップでは典型的には約５００ミクロン〜約９００ミクロンである。その後、底部半導体層１０を薄くする場合、底部半導体層１０の厚さは約５０ミクロン〜約８００ミクロンにすることができる。
【００３０】
埋め込み絶縁体層２０は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはこれらの組み合わせなどの誘電体材料を含む。本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、埋め込み絶縁体層２０の厚さは、約５０ｎｍ〜約５００ｎｍにすることができ、典型的には約１００ｎｍ〜約３００ｎｍにすることができる。
【００３１】
浅いトレンチ分離構造３３は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはこれらの組み合わせなどの誘電体材料を含む。浅いトレンチ分離構造３３は、最上部半導体層３０内の埋め込み絶縁体層２０の上部表面まで延びる少なくとも１つのトレンチを形成し、酸化シリコン、窒化シリコン、または酸窒化シリコン、あるいはこれらの組み合わせなどの誘電体材料で少なくとも１つのトレンチを充填し、たとえば、化学的機械的平坦化（ＣＭＰ）または陥凹エッチング（recess etch、リセス・エッチング）あるいはその両方を使用する平坦化によって最上部半導体層３０の上部表面の上から誘電体材料の一部分を除去することにより、形成することができる。少なくとも１つのトレンチが連続している場合、浅いトレンチ分離構造３３は、単体構造（unitary construction）、すなわち、一体型（one piece）にすることができる。浅いトレンチ分離構造３３は、少なくとも１つの最上部半導体部分３２のそれぞれに横方向に隣接し、それを取り囲むことができる。
【００３２】
本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、最上部半導体層３０の厚さは、約２０ｎｍ〜約２００ｎｍにすることができ、典型的には約４０ｎｍ〜約１００ｎｍにすることができる。少なくとも１つの最上部半導体部分３２には、ｐ型またはｎ型のドーパントを注入することができる。本明細書ではそれより低い濃度および高い濃度も企図されているが、典型的には、少なくとも１つの最上部半導体部分３２のドーパント濃度は約１．０×１０15／ｃｍ3〜約１．０×１０18／ｃｍ3であり、これは電界効果トランジスタのボディ領域のためのドーパント濃度に対応する。
【００３３】
図３を参照すると、最上部層３０の上部表面に第１のフォトレジスト７が塗布され、リソグラフィでパターン形成して、開口部が形成される。第１のフォトレジスト７内の開口部は浅いトレンチ分離構造３３を重なっている。それぞれの開口部は、平面図では、少なくとも１つの最上部半導体部分３２の領域の外側かつ浅いトレンチ分離構造３３の領域の内側に位置している。
【００３４】
少なくとも１つの第１の下部ビア・キャビティ１７は、第１のフォトレジスト７内のパターンを半導体基板８に転写することによって形成される。第１のフォトレジスト７内の開口部のパターンは、反応性イオン・エッチングにすることもできる異方性エッチングにより浅いトレンチ分離構造３３および埋め込み絶縁体層２０に転写される。第１のフォトレジスト７は、異方性エッチング用のエッチング・マスクとして使用される。少なくとも１つの第１の下部ビア・キャビティ１７は、第１のフォトレジスト７の開口部の下に形成される。
【００３５】
好ましくは、異方性エッチングは、底部半導体層１０の半導体材料に応じて選択される。たとえば、底部半導体層１０がシリコンを含む場合、シリコンに応じて選択された、酸化シリコンなどの誘電体材料を除去する異方性エッチングを使用して、底部半導体層１０の上部表面上で停止する異方性エッチングを行うことができる。
【００３６】
底部半導体層１０の上部表面は、少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの底部で露出される。少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれは、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内に形成される。少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれは、浅いトレンチ分離構造３３の上部表面から、浅いトレンチ分離構造３３および埋め込み絶縁体層２０を通り、底部半導体層１０の上部表面まで延びている。本明細書では少なくとも１つの第１の下部ビア・キャビティ１７がさらに底部半導体層内に延びる変形例も明確に企図されている。
【００３７】
少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの側壁は、浅いトレンチ分離構造３３の上部表面から底部半導体層１０の上部表面まで実質的に垂直に一致する可能性がある。換言すれば、少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの側壁のうち、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内にある部分は、平面図では互いにオーバラップする可能性がある。少なくとも１つの第１の下部ビア・キャビティ１７の側壁にテーパが存在する場合、本明細書ではそれより大きいテーパ角度も企図されているが、テーパの角度は約０度〜約５度にすることができ、典型的には０度〜約２度にすることができる。最上部半導体層３０の上部表面の下にある少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの深さは、埋め込み絶縁体層２０の厚さと最上部半導体層３０の厚さの合計に等しくなる可能性がある。
【００３８】
第１の模範的な半導体構造の第１の構成では、少なくとも１つの第１の下部ビア・キャビティ１７は下部ビア・キャビティのアレイである。下部ビア・キャビティのアレイ内のそれぞれの下部ビア・キャビティは、他のビア・キャビティに隣接しない離散的ビア・キャビティである。
【００３９】
第１の模範的な半導体構造の第２の構成では、少なくとも１つの第１の下部ビア・キャビティ１７は、互いに相互接続されている複数の下部ビア・キャビティ部分を有する単一ビア・キャビティである。換言すれば、少なくとも１つの第１の下部ビア・キャビティ１７は、浅いトレンチ分離構造３３の上部表面と底部半導体層１０の上部表面との間に横方向に接続されている複数の下部ビア・キャビティ部分を含む。
【００４０】
少なくとも１つの第１のドープ半導体領域１８は、底部半導体層１０の露出部分に第２の導電性タイプのドーパントを注入することによって形成される。第２の導電性タイプは第１の導電性タイプとは正反対である。たとえば、第１の導電性タイプがｐ型である場合、第２の導電性タイプはｎ型であり、逆もまた同様である。したがって、底部半導体層１０の残りの部分と少なくとも１つのドープ半導体領域１８は反対のタイプのドーピングを有する。注入されたドーパントが横方向に散在しているため、少なくとも１つのドープ半導体領域は、少なくとも１つの第１の下部ビア・キャビティ１７の領域の外側に横方向に延び、埋め込み絶縁体層２０の下部表面に垂直に隣接している。第２の導電性タイプがｐ型である場合、注入されたドーパントは、Ｂ、Ｇａ、Ｉｎ、またはこれらの組み合わせを含むことができる。第２の導電性タイプがｎ型である場合、注入されたドーパントは、Ｐ、Ａｓ、Ｓｂ、またはこれらの組み合わせを含むことができる。第１のフォトレジスト７はイオン注入用の自己整合マスク（self-aligning mask）として機能し、したがって、少なくとも１つの第１のドープ半導体領域１８は少なくとも１つの第１の下部ビア・キャビティ１７の下に形成される。少なくとも１つの第１のドープ半導体領域１８のそれぞれは、少なくとも１つの第１の下部ビア・キャビティ１７の下部表面および埋め込み絶縁体層２０の下部表面に垂直に隣接している。底部半導体層１０が単結晶半導体材料を含む場合、少なくとも１つの第１のドープ半導体領域１８も単結晶になる。
【００４１】
本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、少なくとも１つの第１のドープ半導体領域１８の厚さは、約１０ｎｍ〜約６００ｎｍにすることができ、典型的には約５０ｎｍ〜約３００ｎｍにすることができる。少なくとも１つの第１のドープ半導体領域１８は、典型的には、比抵抗を低減するために高濃度ドーピングされている。本明細書ではそれより低いドーパント濃度および高いドーパント濃度も企図されているが、少なくとも１つの第１のドープ半導体領域１８は、約１．０×１０19／ｃｍ3〜約１．０×１０21／ｃｍ3のドーパント濃度を有することができる。第１のフォトレジスト７は、その後、最上部半導体層３０、埋め込み絶縁体層２０の露出された側壁、および少なくとも１つの第１のドープ半導体領域１８に応じて選択的に除去される。
【００４２】
図４を参照すると、最上部層３０の上部表面に第２のフォトレジスト３５が塗布され、リソグラフィでパターン形成して、開口部が形成される。第２のフォトレジスト３５内の開口部は、浅いトレンチ分離構造３３のうち、第２のフォトレジスト３５で充填可能な少なくとも１つの第１の下部ビア・キャビティ１７（図３を参照）の領域の外側にある部分の上に重なっている。それぞれの開口部は、平面図では、少なくとも１つの最上部半導体部分３２の領域および少なくとも１つの第１の下部ビア・キャビティ１７の領域の外側かつ浅いトレンチ分離構造３３の領域の残りの部分の内側に位置している。
【００４３】
少なくとも１つの第２の下部ビア・キャビティ２７は、第２のフォトレジスト３５内のパターンを半導体基板８に転写することによって形成される。第２のフォトレジスト３５内の開口部のパターンは、反応性イオン・エッチングにすることもできる異方性エッチングにより浅いトレンチ分離構造３３および埋め込み絶縁体層２０に転写される。第２のフォトレジスト３５は、異方性エッチング用のエッチング・マスクとして使用される。少なくとも１つの第２の下部ビア・キャビティ２７は、第２のフォトレジスト３５の開口部の下に形成される。
【００４４】
好ましくは、異方性エッチングは、底部半導体層１０の半導体材料に応じて選択される。たとえば、底部半導体層１０がシリコンを含む場合、シリコンに応じて選択された、酸化シリコンなどの誘電体材料を除去する異方性エッチングを使用して、底部半導体層１０の上部表面上で停止する異方性エッチングを行うことができる。
【００４５】
底部半導体層１０の上部表面は、少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれの底部で露出される。少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれは、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内に形成される。少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれは、浅いトレンチ分離構造３３の上部表面から、浅いトレンチ分離構造３３および埋め込み絶縁体層２０を通り、底部半導体層１０の上部表面まで延びている。本明細書では少なくとも１つの第２の下部ビア・キャビティ２７がさらに底部半導体層内に延びる変形例も明確に企図されている。
【００４６】
少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれの側壁は、浅いトレンチ分離構造３３の上部表面から実質的に垂直に一致する場合もあれば、上述の通り、少なくとも１つの第１の下部ビア・キャビティ１７の側壁のようにテーパを有する場合もある。
【００４７】
第１の模範的な半導体構造の第３の構成では、少なくとも１つの第２の下部ビア・キャビティ２７は下部ビア・キャビティのアレイである。下部ビア・キャビティのアレイ内のそれぞれの下部ビア・キャビティは、他のビア・キャビティに隣接しない離散的ビア・キャビティである。
【００４８】
第１の模範的な半導体構造の第４の構成では、少なくとも１つの第２の下部ビア・キャビティ２７は、互いに相互接続されている複数の下部ビア・キャビティ部分を有する単一ビア・キャビティである。換言すれば、少なくとも１つの第２の下部ビア・キャビティ２７は、浅いトレンチ分離構造３３の上部表面と底部半導体層１０の上部表面との間に横方向に接続されている複数の下部ビア・キャビティ部分を含む。
【００４９】
第１の模範的な半導体構造の第３の構成および第４の構成のそれぞれは、第１の模範的な半導体構造の第１の構成または第２の構成のいずれかと組み合わせることができる。
【００５０】
少なくとも１つの第２のドープ半導体領域２８は、底部半導体層１０の露出部分に第１の導電性タイプのドーパントを注入することによって形成される。注入されたドーパントが横方向に散在しているため、少なくとも１つのドープ半導体領域は、少なくとも１つの第２の下部ビア・キャビティ２７の領域の外側に横方向に延び、埋め込み絶縁体層２０の下部表面に垂直に隣接している。第１の導電性タイプがｐ型である場合、注入されたドーパントは、Ｂ、Ｇａ、Ｉｎ、またはこれらの組み合わせを含むことができる。第１の導電性タイプがｎ型である場合、注入されたドーパントは、Ｐ、Ａｓ、Ｓｂ、またはこれらの組み合わせを含むことができる。第２のフォトレジスト３５はイオン注入用の自己整合マスクとして機能し、したがって、少なくとも１つの第２のドープ半導体領域２８は少なくとも１つの第２の下部ビア・キャビティ２７の下に形成される。少なくとも１つのドープ半導体領域のそれぞれは、少なくとも１つの下部ビア・キャビティの下部表面および埋め込み絶縁体層２０の下部表面に垂直に隣接している。底部半導体層１０が単結晶半導体材料を含む場合、少なくとも１つの第２のドープ半導体領域２８も単結晶になる。
【００５１】
本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、少なくとも１つの第２のドープ半導体領域２８の厚さは、約１０ｎｍ〜約６００ｎｍにすることができ、典型的には約５０ｎｍ〜約３００ｎｍにすることができる。少なくとも１つの第２のドープ半導体領域２８は、典型的には、比抵抗を低減するために高濃度ドーピングされている。本明細書ではそれより低いドーパント濃度および高いドーパント濃度も企図されているが、少なくとも１つの第２のドープ半導体領域２８は、約１．０×１０19／ｃｍ3〜約１．０×１０21／ｃｍ3のドーパント濃度を有することができる。
【００５２】
図５および図６を参照すると、第２のフォトレジスト３５は、その後、最上部半導体層３０、埋め込み絶縁体層２０の露出された側壁、および少なくとも１つの第２のドープ半導体領域２８に応じて選択的に除去される。図５は、本発明の第１の実施形態の第１の構成および第３の構成の組み合わせの垂直断面図である。図６は対応する平面図である。この組み合わせでは、少なくとも１つの第１の下部ビア・キャビティ１７は第１の下部ビア・キャビティのアレイであり、少なくとも１つの第２の下部ビア・キャビティ２７は第２の下部ビア・キャビティのアレイである。
【００５３】
図７は、第１の模範的な半導体構造の第１の構成および第４の構成の組み合わせの平面図である。この組み合わせでは、少なくとも１つの第１の下部ビア・キャビティ１７は、互いに隣接しない離散的な第１の下部ビア・キャビティのアレイであり、少なくとも１つの第２の下部ビア・キャビティ２７は、少なくとも１つの最上部半導体部分（図５を参照）を横方向に取り囲む、一体構造（integral construction）の単一の第２の下部ビア・キャビティである。
【００５４】
図８は、第１の模範的な半導体構造の第２の構成および第３の構成の組み合わせの平面図である。この組み合わせでは、少なくとも１つの第１の下部ビア・キャビティ１７は、少なくとも１つの最上部半導体部分（図５を参照）を横方向に取り囲む、一体構造の単一の第１の下部ビア・キャビティであり、少なくとも１つの第２の下部ビア・キャビティ２７は、互いに隣接しない第２の下部ビア・キャビティのアレイである。
【００５５】
図９を参照すると、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７が形成される。少なくとも１つの第１の下部導電ビア４７は、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内の少なくとも１つの第１の下部ビア・キャビティ１７のそれぞれの内部に形成される。同様に、少なくとも１つの第２の下部導電ビア３７は、浅いトレンチ分離構造３３および埋め込み絶縁体層２０内の少なくとも１つの第２の下部ビア・キャビティ２７のそれぞれの内部に形成される。
【００５６】
具体的には、少なくとも１つの第１の下部ビア・キャビティ１７および少なくとも１つの第２の下部ビア・キャビティ２７内に導電材料を付着させる。導電材料は、ドープ半導体材料または金属材料にすることができる。たとえば、導電材料は、ドープ・ポリシリコン（doped polysilicon）、ドープ・シリコン含有（doped silicon-containing）半導体材料、ドープ化合物半導体材料、元素金属（elemental metal）、少なくとも２種類の元素金属の合金、導電金属窒化物などにすることができる。最上部半導体層３０の上部表面の上の余分な導電材料は、たとえば、化学的機械的平坦化（ＣＭＰ）、陥凹エッチング、またはこれらの組み合わせによって除去される。少なくとも１つの第１の下部ビア・キャビティ１７および少なくとも１つの第２の下部ビア・キャビティ２７内の導電材料の残りの部分は、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７をそれぞれ構成する。少なくとも１つのパッド誘電体層（図示せず）が最上部半導体層の上に設けられる場合、少なくとも１つの誘電体層を導電材料の平坦化に有利に使用して、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７の形成を容易にすることができる。少なくとも１つのパッド誘電体層が設けられている場合、このパッド誘電体層は、その後、最上部半導体層３０の上部表面を露出するように除去される。
【００５７】
少なくとも１つの第１の下部導電ビア４７のそれぞれは、浅いトレンチ分離構造３３の上部表面から、少なくとも１つの第１のドープ半導体領域１８の上部表面まで延びている。少なくとも１つの第２の下部導電ビア３７のそれぞれは、浅いトレンチ分離構造３３の上部表面から、少なくとも１つの第２のドープ半導体領域２８の上部表面まで延びている。少なくとも１つの第１の下部導電ビア４７のそれぞれは、少なくとも１つの第１のドープ半導体領域１８の上部表面に垂直に隣接している。少なくとも１つの第２の下部導電ビア３７のそれぞれは、少なくとも１つの第２のドープ半導体領域２８の上部表面に垂直に隣接している。
【００５８】
図１０を参照すると、少なくとも１つの電界効果トランジスタは、当技術分野で既知の方法により、少なくとも１つの最上部半導体部分３２のすぐ上に形成される。具体的には、それぞれの電界効果トランジスタについて、１つのゲート誘電体４０と、１つのゲート電極４２と、１つのゲート・スペーサ４４が形成される。電界効果トランジスタのゲート電極４２およびゲート・スペーサ４４を自己整合注入マスクとして使用してドーパントを注入することによって、それぞれの電界効果トランジスタの少なくとも１つの最上部半導体部分３２内にソース領域（図示せず）およびドレイン領域（図示せず）も形成される。
【００５９】
少なくとも１つの電界効果トランジスタ、少なくとも１つの最上部半導体部分３２、浅いトレンチ分離構造３３、少なくとも１つの第１の下部導電ビア４７の上部表面、および少なくとも１つの第２の下部導電ビア３７の上には、中間工程（ＭＯＬ）誘電体層８０が形成される。ＭＯＬ誘電体層８０は、酸化シリコン、窒化シリコン、酸窒化シリコン、有機ケイ酸ガラス（ＯＳＧ：organosilicate glass）、低ｋ（low-k）化学的気相堆積（ＣＶＤ：chemical vapor deposition）酸化物、スピン・オン・グラス（ＳＯＧ：spin-on glass）などの自己平坦化材料（self-planarizing material）、またはＳｉＬＫ（ＴＭ）などのスピン・オン・ローｋ誘電体材料、あるいはこれらの組み合わせを含むことができる。模範的な酸化シリコンとしては、アンドープ・シリケート・ガラス（ＵＳＧ：undoped silicate glass）、ホウケイ酸ガラス（ＢＳＧ：borosilicateglass）、リン酸シリケート・ガラス（ＰＳＧ：phosphosilicate glass）、フルオロケイ酸ガラス（ＦＳＧ：fluorosilicate glass）、ボロリン酸シリケート・ガラス（ＢＰＳＧ：borophosphosilicate glass）、またはこれらの組み合わせを含む。浅いトレンチ分離構造３３の上部表面から測定したＭＯＬ誘電体層８０の全厚さは、約１００ｎｍ〜約１００００ｎｍにすることができ、典型的には約２００ｎｍ〜約５０００ｎｍにすることができる。ＭＯＬ誘電体層８０の上部表面は、たとえば、化学的機械的平坦化によって平坦化することができる。
【００６０】
図１１を参照すると、ＭＯＬ誘電体層８０の上部表面にフォトレジスト６７が塗布され、リソグラフィでパターン形成して、開口部が形成される。この開口部は、少なくとも１つの第１の下部導電ビア４７の上に重なっている少なくとも１つの第１の開口部Ｏ１と、少なくとも１つの第２の下部導電ビア３７の上に重なっている少なくとも１つの第２の開口部Ｏ２と、少なくとも１つの最上部半導体部分３２上に位置する少なくとも１つの電界効果トランジスタを含む半導体デバイスの上に重なっている複数の第３の開口部Ｏ３とを含む。
【００６１】
フォトレジスト６７内の少なくとも１つの第１の開口部Ｏ１、少なくとも１つの第２の開口部Ｏ２、および第３の開口部Ｏ３のパターンは、反応性イオン・エッチングにすることもできる異方性エッチングによりＭＯＬ誘電体層８０に転写される。フォトレジスト６７は、異方性エッチング用のエッチング・マスクとして使用される。少なくとも１つの第１の上部ビア・キャビティ５４は、少なくとも１つの第１の導電ビア４７の上であって、しかもフォトレジスト６７の少なくとも１つの第１の開口部Ｏ１の下に形成される。少なくとも１つの第２の上部ビア・キャビティ５７は、少なくとも１つの第２の導電ビア３７の上であって、しかもフォトレジスト６７の少なくとも１つの第２の開口部Ｏ２の下に形成される。第３の上部ビア・キャビティ５８は、フォトレジスト６７の第３の開口部Ｏ３の下に形成される。
【００６２】
好ましくは、異方性エッチングは、少なくとも１つの最上部半導体部分３２の半導体材料に応じて選択される。少なくとも１つの最上部半導体部分３２の上部表面が第３の上部ビア・キャビティ５８の底部で露出されるまで、異方性エッチングが続行される。この時点で、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７の上部表面は、それぞれ少なくとも１つの第１の上部ビア・キャビティ５４の底部（最下部）および少なくとも１つの第２の上部ビア・キャビティ５７の底部で露出される。異方性エッチングは、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第２の下部導電ビア３７に応じて選択することができる。この場合、いくつかの第３の上部ビア・キャビティ５８の深さ、少なくとも１つの第１の上部ビア・キャビティ５４の深さ、および少なくとも１つの第２の上部ビア・キャビティ５７の深さは、実質的にＭＯＬ誘電体層８０の厚さと同じになる可能性がある。
【００６３】
少なくとも１つの最上部半導体部分３２の上部表面は、いくつかの第３の上部ビア・キャビティ５８の底部で露出される。少なくとも１つの第１の下部導電ビア４７のうちの１つの上部表面は、少なくとも１つの第１の上部ビア・キャビティ５４のそれぞれの底部で露出される。少なくとも１つの第２の下部導電ビア３７のうちの１つの上部表面は、少なくとも１つの第２の上部ビア・キャビティ５７のそれぞれの底部で露出される。少なくともいくつかの第３の上部ビア・キャビティ５８、少なくとも１つの第１の上部ビア・キャビティ５４、および少なくとも１つの第２の上部ビア・キャビティ５７は、ＭＯＬ誘電体層８０内に形成され、ＭＯＬ誘電体層８０の上部表面から最上部半導体層３０の上部表面まで延び、この上部表面はＭＯＬ誘電体層８０の下部表面と一致する。第３の上部ビア・キャビティ５８のうちの少なくとも１つは、ＭＯＬ誘電体層８０の上部表面からゲート電極４２の上部表面まで延びることができる。第３の上部ビア・キャビティ５８は最上部半導体層３０の下部表面まで延びていない。フォトレジスト６７は、その後、除去される。
【００６４】
図１２および図１３を参照すると、少なくとも１つの第１の上部導電ビア７７、少なくとも１つの第２の上部導電ビア８７、および複数の第３の上部導電ビア８８がＭＯＬ誘電体層８０内に形成される。図１２は垂直断面図であり、図１３は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第１の模範的な半導体構造の変更された平面図である。図１３の平面Ｚ−Ｚ’は図１２の第１の模範的な半導体構造の垂直断面図の平面に対応する。
【００６５】
具体的には、少なくとも１つの第１の上部ビア・キャビティ５４、少なくとも１つの第２の上部ビア・キャビティ５７、および複数の第３の上部ビア・キャビティ５８内に導電材料を付着させる。導電材料は、ドープ半導体材料または金属材料にすることができる。たとえば、導電材料は、ドープ・ポリシリコン、ドープ・シリコン含有半導体材料、ドープ化合物半導体材料、元素金属、少なくとも２種類の元素金属の合金、導電金属窒化物などにすることができる。ＭＯＬ誘電体層８０の上部表面の上の余分な導電材料は、たとえば、化学的機械的平坦化（ＣＭＰ）、陥凹エッチング、またはこれらの組み合わせによって除去される。少なくとも１つの第１の上部ビア・キャビティ５４内の導電材料の残りの部分（複数も可）は、少なくとも１つの第１の上部導電ビア７７を構成する。少なくとも１つの第２の上部ビア・キャビティ５７内の導電材料の残りの部分（複数も可）は、少なくとも１つの第２の上部導電ビア８７を構成する。複数の第３の上部ビア・キャビティ５８内の導電材料の残りの部分は、複数の第３の上部導電ビア８８を構成する。第３の上部導電ビア８８は、少なくとも１つの電界効果トランジスタのソース領域（個別に図示せず）、ドレイン領域（個別に図示せず）、およびゲート電極４２のすぐ上に形成することができる。ソース領域およびドレイン領域は、少なくとも１つの最上部半導体部分３２内に位置する。
【００６６】
図１４を参照すると、少なくとも１つの第１の上部導電ビア７７、少なくとも１つの第２の上部導電ビア８７、および複数の第３の上部導電ビア８８に関する第１の代替構成の平面図が示されている。第１の模範的な半導体構造の第１の代替構成では、少なくとも１つの第２の上部導電ビア８７は、互いに隣接しない導電ビアのアレイであり、少なくとも１つの第１の上部導電ビア７７は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアである。
【００６７】
図１５を参照すると、少なくとも１つの第１の上部導電ビア７７、少なくとも１つの第２の上部導電ビア８７、および複数の第３の上部導電ビア８８に関する第２の代替構成の平面図が示されている。第１の模範的な半導体構造の第２の代替構成では、少なくとも１つの第２の上部導電ビア８７は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアであり、少なくとも１つの第１の上部導電ビア７７は、互いに隣接しない導電ビアのアレイである。
【００６８】
図１６および図１７を参照すると、相互接続レベル誘電体層９０、少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８がＭＯＬ誘電体層８０の上部表面のすぐ上に形成される。図１６は本発明の第１の模範的な半導体構造の垂直断面図である。図１７は本発明の第１の実施形態の平面図である。
【００６９】
相互接続レベル誘電体層９０の誘電体材料は、上記のように、ＭＯＬ誘電体層８０に使用可能な誘電体材料のいずれかを含むことができる。本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、相互接続レベル誘電体層９０の厚さは、約７５ｎｍ〜約１０００ｎｍにすることができ、典型的には約１５０ｎｍ〜約５００ｎｍにすることができる。
【００７０】
少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８は、相互接続レベル誘電体層９０に埋め込まれ、金属材料の付着およびその後の平坦化によって形成することができる。少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８の金属材料は、物理的気相堆積法（ＰＶＤ：physical vapor deposition）、電気メッキ、無電解メッキ、化学的気相堆積、またはこれらの組み合わせによって付着させることができる。少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８は、たとえば、Ｃｕ、Ａｌ、Ｗ、Ｔａ、Ｔｉ、ＷＮ、ＴａＮ、ＴｉＮ、またはこれらの組み合わせを含むことができる。少なくとも１つの第１の相互接続レベル金属ライン９４、少なくとも１つの第２の相互接続レベル金属ライン９９、および複数の第３の相互接続レベル金属ライン９８は、同じ金属材料を含むこともできる。
【００７１】
少なくとも１つの第１の上部導電ビア７７のそれぞれは少なくとも１つの第１の相互接続レベル金属ライン９４に垂直に隣接する。少なくとも１つの第２の上部導電ビア８７のそれぞれは少なくとも１つの第２の相互接続レベル金属ライン９９に垂直に隣接する。複数の第３の上部導電ビア８８のそれぞれは複数の第３の相互接続レベル金属ライン９８のうちの１つに垂直に隣接する。
【００７２】
少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第１の上部導電ビア７７は集合体として少なくとも１つの第１の導電ビア７９を構成し、この導電ビア７９はＭＯＬ誘電体層８０の上部表面から少なくとも１つの第１のドープ半導体領域１８の上部表面まで延びている。したがって、少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第１の上部導電ビア７７の垂直に隣接するスタック（積層体）を含む。少なくとも１つの第１の上部導電ビア７７のそれぞれの下部表面は、最上部半導体層３０の上部表面と実質的に同一表面上のレベルで、少なくとも１つの第１の下部導電ビア４７のうちの１つの上部表面に垂直に隣接する。少なくとも１つの第１の上部導電ビア７７のうちの１つに垂直に隣接する少なくとも１つの第１の下部導電ビア４７のそれぞれの下部表面には、物理的に顕在化された境界面が存在する。少なくとも１つの第１の下部導電ビア４７と少なくとも１つの第１の上部導電ビア７７は、同じ導電材料を含む場合もあれば、異なる導電材料を含む場合もある。少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１のドープ半導体領域１８に直接接触する。
【００７３】
少なくとも１つの第２の下部導電ビア３７および少なくとも１つの第２の上部導電ビア８７は集合体として少なくとも１つの第２の導電ビア８９を構成し、この導電ビア８９はＭＯＬ誘電体層８０の上部表面から少なくとも１つの第２のドープ半導体領域２８の上部表面まで延びている。したがって、少なくとも１つの第２の導電ビア８９は、少なくとも１つの第２の下部導電ビア３７および少なくとも１つの第２の上部導電ビア８７の垂直に隣接するスタックを含む。少なくとも１つの第２の上部導電ビア８７のそれぞれの下部表面は、最上部半導体層３０の上部表面と実質的に同一表面上のレベルで、少なくとも１つの第２の下部導電ビア３７のうちの１つの上部表面に垂直に隣接する。少なくとも１つの第２の上部導電ビア８７のうちの１つに垂直に隣接する少なくとも１つの第２の下部導電ビア３７のそれぞれの下部表面には、物理的に顕在化された境界面が存在する。少なくとも１つの第２の下部導電ビア３７と少なくとも１つの第２の上部導電ビア８７は、同じ導電材料を含む場合もあれば、異なる導電材料を含む場合もある。少なくとも１つの第２の導電ビア８９は、少なくとも１つの第２のドープ半導体領域２８に直接接触する。
【００７４】
第１の模範的な半導体構造は少なくとも１つの電界効果トランジスタを含み、この電界効果トランジスタは、約３Ｈｚ〜約３００ＧＨｚの周波数を有する信号用の無線周波スイッチを構成することができる。特に、少なくとも１つの電界効果トランジスタは、ＶＨＦ、ＵＨＦ、ＳＨＦ、およびＥＨＦで動作可能な無線周波スイッチを構成することができる。
【００７５】
少なくとも１つの電界効果トランジスタと底部半導体層１０との間の容量結合は周波数に対して直線的に増加するので、このような高周波では、この容量結合が重大なものになる可能性がある。少なくとも１つの電界効果トランジスタ内の無線周波信号により、底部半導体層１０の上部部分に誘導電荷層１１が形成される。底部半導体層１０に加えられた電気的バイアスがない場合、誘導電荷層１１は埋め込み絶縁体層１１のすぐ下に形成され、陽電荷または陰電荷を含む。
【００７６】
具体的には、底部半導体層１０に対する電気的バイアスがない場合、少なくとも１つの電界効果トランジスタ内の無線信号の信号周波数で、誘導電荷層１１内の電荷の極性が変化する。少なくとも１つの電界効果トランジスタ内の電圧が底部半導体層１０に対して正であるとき、誘導電荷層１１内に電子が蓄積する。少なくとも１つの電界効果トランジスタ内の電圧が底部半導体層１０に対して負であるとき、誘導電荷層１１内に正孔が蓄積する。従来技術では、底部半導体層１０の導電性によって決定される、底部半導体層１０内の多数電荷キャリアのタイプに応じて、誘導電荷層１１は、底部半導体層１０の導電性とは反対のタイプである実効電荷を有する空乏モードになる場合もあれば、底部半導体層１０の導電性タイプと同じタイプである実効電荷を有する反転モードになる場合もある。
【００７７】
さらに、誘導電荷層１１の厚さは、少なくとも１つの電界効果トランジスタ内の信号周波数で経時的に変化する。換言すれば、誘導電荷層１１における厚さ変化の頻度は、少なくとも１つの電界効果トランジスタ内の信号の無線周波数である。
【００７８】
本発明によれば、ＲＦスイッチとして機能することができる少なくとも１つの電界効果トランジスタの動作中に誘導電荷層１１の特性を安定化するために、少なくとも１つの第２のドープ半導体領域２８に電気的バイアスが加えられる。少なくとも１つの第２の導電ビア８９は、誘導電荷層１１を安定化するために少なくとも１つの第２のドープ半導体領域２８に電気的バイアスを加えるための低抵抗の電気的経路を提供する。少なくとも１つの第２のドープ半導体領域２８に加えられる電圧バイアスの大きさおよび極性は、底部半導体層１０において蓄積モードの任意の領域が形成されるのを防止しながら、誘導電荷層１１を空乏モードで維持するように選択される。換言すれば、誘導電荷層１１は、ＲＦ信号の１サイクル全体を通して蓄積モードにならない。
【００７９】
底部半導体層１０および少なくとも１つの第２のドープ半導体領域２８がｐ型ドーピングを有する場合、少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの第１の導電ビア８９に加えられるバイアス電圧は一定の負の電圧になる。好ましくは、一定の負の電圧の大きさは、ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる。換言すれば、一定の負の電圧は、どのフェーズでもＲＦ信号より負の程度が強い。この場合、誘導電荷層１１の全体に陰電荷が充填される。誘導電荷層１１は空乏領域を構成し、そこから正孔が枯渇する。
【００８０】
底部半導体層１０および少なくとも１つの第２のドープ半導体領域２８がｎ型ドーピングを有する場合、少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの第１の導電ビア８９に加えられるバイアス電圧は一定の正の電圧になる。好ましくは、一定の正の電圧の大きさは、ＲＦ信号の最大の正の変動の大きさとほぼ同じであるか、またはそれより大きくなる。換言すれば、一定の正の電圧は、どのフェーズでもＲＦ信号より正の程度が強い。この場合、誘導電荷層１１の全体に陽電荷が充填される。誘導電荷層１１は空乏領域を構成し、そこから電子が枯渇する。
【００８１】
誘導電荷層１１の厚さは、少なくとも１つの電界効果トランジスタ内のＲＦ信号の信号周波数で経時的に変化する。しかし、誘導電荷層１１は、ＲＦ信号の１サイクル全体を通して蓄積モードにならない。その代わりに、誘導電荷層１１の全体が空乏モードのままになる。電気的バイアスによる誘導電荷層１１の不変性により、誘導電荷層１１内の電荷の極性の変化を除去することによって高調波の発生が低減されるが、これは少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの導電ビア８９あるいはそれに加えられる電気的バイアスがなければ存在することになるであろう。さらに、電気バイアスは誘導電荷層１１内の空乏領域の平均厚さを増加させる。空乏領域にはいかなる移動電荷も存在しないので、底部半導体層１０と、ＲＦ信号によって発生し、底部半導体層１０内に埋め込まれる誘導電荷層１１では、渦電流の発生が低減される。
【００８２】
空乏領域内の電荷は移動性ではなく、無線周波数で少なくとも１つの電界効果トランジスタが動作している間、渦電流、信号損失、および高調波の発生に寄与しないが、従来技術と同様に形成された場合、反転領域内の少数電荷キャリアは移動性になり、それにより、渦電流、信号損失、および高調波の発生が引き起こされる。本発明によれば、反転領域の形成を防止するために熱によって生成されるとすぐに少数電荷単体を排出するために、少なくとも１つの第１のドープ半導体領域１８に電気的バイアスが加えられる。少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１のドープ半導体領域１８に電気的バイアスを加えるための低抵抗の電気的経路を提供する。底部半導体層１０がｐドープである場合、少数電荷キャリアは電子である。底部半導体層１０がｎドープである場合、少数電荷キャリアは正孔である。少なくとも１つの第１のドープ半導体領域１８に加えられる電圧バイアスの大きさおよび極性は、少なくとも１つの電界効果トランジスタにおいて無線周波信号のすべてのフェーズで反転領域の形成が防止されるように熱による生成の直後に少数電荷キャリアを効果的に排出するように選択される。したがって、本発明の構造は、移動電荷による渦電流および高調波発生が最小限になるように、いずれの反転領域も除去する。
【００８３】
底部半導体層１０がｐ型ドーピングを有する場合、少なくとも１つの第１のドープ半導体領域１８はｎ型ドーピングを有し、少なくとも１つの第２のドープ半導体領域２８はｐ型ドーピングを有する。少なくとも１つの第１のドープ半導体領域１８および少なくとも１つの第１の導電ビア７９に加えられる第１のバイアス電圧は一定の正の電圧であり、少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの第２の導電ビア８７に加えられる第２のバイアス電圧は一定の負の電圧である。あるケースでは、一定の正の電圧の大きさは、ＲＦ信号の最大の正の変動の大きさとほぼ同じであるか、またはそれより大きくなる可能性がある。一定の負の電圧の大きさは、ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる可能性がある。
【００８４】
底部半導体層１０がｎ型ドーピングを有する場合、少なくとも１つの第１のドープ半導体領域１８はｐ型ドーピングを有し、少なくとも１つの第２のドープ半導体領域２８はｎ型ドーピングを有する。少なくとも１つの第１のドープ半導体領域１８および少なくとも１つの第１の導電ビア７９に加えられる第１のバイアス電圧は一定の負の電圧であり、少なくとも１つの第２のドープ半導体領域２８および少なくとも１つの第２の導電ビア８７に加えられる第２のバイアス電圧は一定の正の電圧である。あるケースでは、一定の正の電圧の大きさは、ＲＦ信号の最大の正の変動の大きさとほぼ同じであるか、またはそれより大きくなる可能性がある。一定の負の電圧の大きさは、ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる可能性がある。
【００８５】
図１８、図１９、図２０、図２１、および図２２を参照すると、第１の実施形態の方法を使用するが、少なくとも１つの第２の下部ビア・キャビティ２７および少なくとも１つの第２の下部導電ビア３７の形成に使用される処理ステップを省略することにより、本発明の第２の実施形態による第２の模範的な半導体構造が得られる。したがって、第２の実施形態では、図３に対応する処理ステップは省略される。図１８の第２の模範的な半導体構造は、第１の実施形態における図９の第１の模範的な半導体構造と同じ処理ステップに対応する。底部半導体層１０、少なくとも１つの第１のドープ半導体領域１８、および少なくとも１つの最上部半導体部分３２の組成、ドーピング、および厚さは、第１の実施形態と同じにすることができる。埋め込み絶縁体層２０および浅いトレンチ分離構造３３の組成および厚さも第１の実施形態と同じにすることができる。少なくとも１つの第１の下部導電ビア４７の組成および寸法も第１の実施形態と同じにすることができる。
【００８６】
図１８は、図１９および図２０に示されている第２の模範的な半導体構造の第１の構成と、図２１および図２２に示されている第２の模範的な半導体構造の第２の構成の共通垂直断面図である。図１９は第２の模範的な半導体構造の第１の構成の平面図である。図２０は、図１８の平面Ｘ−Ｘ’に沿った第２の模範的な半導体構造の第１の構成の水平断面図である。図２１は第２の模範的な半導体構造の第２の構成の平面図である。図２２は、図１８の平面Ｘ−Ｘ’に沿った第２の模範的な半導体構造の第２の構成の水平断面図である。図１９、図２０、図２１、および図２２の平面Ｚ−Ｚ’は、図１８に示されている第２の模範的な半導体構造の共通垂直断面図に関する垂直断面図の平面に対応する。
【００８７】
図１８、図１９、および図２０に示されている第２の模範的な半導体構造の第１の構成では、少なくとも１つの第１の下部導電ビア４７は導電ビアのアレイである。導電ビアのアレイ内の各導電ビアは、他の導電ビアから分離されており、すなわち、他の導電ビアに隣接しない。
【００８８】
図１８、図２１、および図２２に示されている第２の模範的な半導体構造の第２の構成では、少なくとも１つの第１の下部導電ビア４７は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアである。換言すれば、少なくとも１つの第１の下部導電ビア４７は、浅いトレンチ分離構造３３の上部表面と少なくとも１つの第１のドープ半導体領域１８の上部表面との間に横方向に接続されている複数の導電ビア部分を含む。第２の構成では、少なくとも１つの第１の下部導電ビア４７は、単体構造、すなわち、連続した一体型の単一コンタクト・ビアであり、少なくとも１つの電界効果トランジスタが、その後、形成される、少なくとも１つの最上部半導体部分３２の全体を横方向に取り囲む。
【００８９】
図２３、図２４、および図２５を参照すると、少なくとも１つの電界効果トランジスタは、当技術分野で既知の方法により、少なくとも１つの最上部半導体部分３２のすぐ上に形成される。具体的には、それぞれの電界効果トランジスタについて、１つのゲート誘電体４０と、１つのゲート電極４２と、１つのゲート・スペーサ４４が形成される。電界効果トランジスタのゲート電極４２およびゲート・スペーサ４４を自己整合注入マスクとして使用してドーパントを注入することによって、それぞれの電界効果トランジスタの少なくとも１つの最上部半導体部分３２内にソース領域（図示せず）およびドレイン領域（図示せず）も形成される。
【００９０】
少なくとも１つの電界効果トランジスタ、少なくとも１つの最上部半導体部分３２、浅いトレンチ分離構造３３、および少なくとも１つの第１の下部導電ビア４７の上部表面（複数も可）の上には、第１の実施形態と同じ方法で、中間工程（ＭＯＬ）誘電体層８０が形成される。ＭＯＬ誘電体層８０には、第１の実施形態と同じ方法で、少なくとも１つの第１の上部導電ビア７７および複数の第３の上部導電ビア８８が形成される。
【００９１】
図２３は、図２４に示されている第２の模範的な半導体構造の第１の構成と、図２５に示されている第２の模範的な半導体構造の第２の構成の共通垂直断面図である。図２４は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第２の模範的な半導体構造の第１の構成の変更された平面図である。図２５は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第２の模範的な半導体構造の第２の構成の変更された平面図である。図２４および図２５の平面Ｚ−Ｚ’は、図２３に示されている第２の模範的な半導体構造の共通垂直断面図に関する垂直断面図の平面に対応する。
【００９２】
図２３および図２４に示されている第２の模範的な半導体構造の第１の構成では、少なくとも１つの第１の上部導電ビア７７は導電ビアのアレイである。導電ビアのアレイ内の各導電ビアは、他の導電ビアから分離されており、すなわち、他の導電ビアに隣接しない。
【００９３】
図２３および図２５に示されている第２の模範的な半導体構造の第２の構成では、少なくとも１つの第１の上部導電ビア７７は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアである。換言すれば、少なくとも１つの第１の上部導電ビア７７は、ＭＯＬ誘電体層８０の上部表面と浅いトレンチ分離構造３３の上部表面との間に横方向に接続されている複数の導電ビア部分を含む。第２の構成では、少なくとも１つの第１の上部導電ビア７７は、単体構造の単一コンタクト・ビアであり、少なくとも１つの電界効果トランジスタ全体を横方向に取り囲む。少なくとも１つの電界効果トランジスタが複数の電界効果トランジスタである場合、その複数の電界効果トランジスタのすべてを単一コンタクト・ビアによって横方向に囲むことができる。
【００９４】
図２６および図２７を参照すると、無線周波（ＲＦ）スイッチを含むことができる少なくとも１つの電界効果トランジスタにおいて無線周波信号で動作中の第２の模範的な半導体構造が示されている。動作前に、相互接続レベル誘電体層９０、少なくとも１つの第１の相互接続レベル金属ライン９４、および第３の相互接続レベル金属ライン９８がＭＯＬ誘電体層８０の上部表面のすぐ上に形成される。相互接続レベル誘電体層９０の組成および厚さは、第１の実施形態と同じにすることができる。また、相互接続レベル誘電体層９０および少なくとも１つの第１の相互接続レベル金属ライン９４の組成および厚さも第１の実施形態と同じにすることができる。第３の上部導電ビア８８のそれぞれは、第３の相互接続レベル金属ライン９８の１つに垂直に隣接する。少なくとも１つの第１の上部導電ビア７７のそれぞれは、少なくとも１つの第１の相互接続レベル金属ライン９４に垂直に隣接する。
【００９５】
少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第１の上部導電ビア７７は集合体として少なくとも１つの第１の導電ビア７９を構成し、この導電ビア７９はＭＯＬ誘電体層８０の上部表面から埋め込み絶縁体層２０の下部表面まで延びている。したがって、少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１の下部導電ビア４７および少なくとも１つの第１の上部導電ビア７７の垂直に隣接するスタックを含む。少なくとも１つの第１の上部導電ビア７７のそれぞれの下部表面は、最上部半導体層３０の上部表面と実質的に同一表面上のレベルで、少なくとも１つの第１の下部導電ビア４７のうちの１つの上部表面に垂直に隣接する。少なくとも１つの第１の上部導電ビア７７のうちの１つに垂直に隣接する少なくとも１つの第１の下部導電ビア４７のそれぞれの下部表面には、物理的に顕在化された境界面が存在する。少なくとも１つの第１の下部導電ビア４７と少なくとも１つの第１の上部導電ビア７７は、同じ導電材料を含む場合もあれば、異なる導電材料を含む場合もある。少なくとも１つの第１の導電ビア７９は、少なくとも１つの第１のドープ半導体領域１８に直接接触する。
【００９６】
第２の模範的な半導体構造は少なくとも１つの電界効果トランジスタを含み、この電界効果トランジスタは、第１の実施形態において約３Ｈｚ〜約３００ＧＨｚの周波数を有する信号用の無線周波スイッチを構成することができる。特に、少なくとも１つの電界効果トランジスタは、ＶＨＦ、ＵＨＦ、ＳＨＦ、およびＥＨＦで動作可能な無線周波スイッチを構成することができる。
【００９７】
少なくとも１つの電界効果トランジスタと底部半導体層１０との間の容量結合は周波数に対して直線的に増加するので、このような高周波では、この容量結合が重大なものになる可能性がある。少なくとも１つの電界効果トランジスタ内の無線周波信号により、底部半導体層１０の上部部分に誘導電荷層１１が形成される。第２の実施形態では、誘導電荷層１１は埋め込み絶縁体層１１のすぐ下に形成され、少なくとも１つの電界効果トランジスタ内の無線周波信号のフェーズに応じて、陽電荷または陰電荷を含む。
【００９８】
図２６を参照すると、多数電荷キャリアが底部半導体層１０の上部部分からはね返される(反発される)ような無線周波信号のフェーズである場合、誘導電荷層１１は空乏領域を含む。さらに、ＲＦ信号が強い場合、埋め込み絶縁体層２０の下部表面のすぐ下に少数電荷キャリアを引きつける。これは、少なくとも１つの最上部半導体部分３２がｐ型ドーピングを有する底部半導体層１０に対して正の電圧である場合、または少なくとも１つの最上部半導体部分３２がｎ型ドーピングを有する底部半導体層１０に対して負の電圧である場合に発生する。空乏領域は電荷を含むが、空乏領域内の電荷は移動性ではなく、渦電流またはＲＦ信号の高調波の発生に寄与しない。しかし、従来技術では、少数電荷キャリアの蓄積が阻止されない場合、その蓄積によって反転領域がもたらされ、その反転領域はＲＦ信号の電磁場に反応し、渦電流およびＲＦ信号の高調波を発生する。本発明によれば、少数電荷キャリアの蓄積および反転領域の形成が防止されるように熱によって生成されるとすぐに少なくとも１つの第１の導電ビア７９および少なくとも１つのドープ半導体領域１８により少数電荷単体が排出され、それにより、渦電流、信号損失、およびＲＦ信号の高調波の発生が低減される。
【００９９】
一般に、誘導電荷層１１の厚さは、少なくとも１つの電界効果トランジスタ内の信号周波数で経時的に変化する。換言すれば、誘導電荷層１１における厚さ変化の頻度は、少なくとも１つの電界効果トランジスタ内の信号の無線周波数である。
【０１００】
底部半導体層１０がｐ型ドーピングを有する場合、少なくとも１つの第１のドープ半導体領域１８および少なくとも１つの第１の導電ビア７９に加えられるバイアス電圧は一定の正の電圧になる。あるケースでは、少数電荷キャリアの高速排出を保証し、反転領域の形成を防止するために、一定の正の電圧の大きさは、ＲＦ信号の最大の正の変動の大きさとほぼ同じであるか、またはそれより大きくなる。
【０１０１】
底部半導体層１０がｎ型ドーピングを有する場合、少なくとも１つの第１のドープ半導体領域１８および少なくとも１つの第１の導電ビア７９に加えられるバイアス電圧は一定の負の電圧になる。あるケースでは、少数電荷キャリアの高速排出を保証し、反転領域の形成を防止するために、一定の負の電圧の大きさは、ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる。
【０１０２】
図２７を参照すると、多数電荷キャリアが底部半導体層１０の上部部分に向かって引きつけられるような無線周波信号のフェーズである場合、誘導電荷層１１′は蓄積領域１４を含む。これは、少なくとも１つの最上部半導体部分３２がｐ型ドーピングを有する底部半導体層１０に対して負の電圧である場合、または少なくとも１つの最上部半導体部分３２がｎ型ドーピングを有する底部半導体層１０に対して正の電圧である場合に発生する。
【０１０３】
任意選択で、底部半導体層１０のボディにより、定電圧になるように底部半導体層１０に電気的にバイアスをかけて、蓄積領域１４の厚さを最小限にするか、または蓄積領域の生成を防止し、それにより、誘導電荷層１１を常に空乏領域として維持することもできる（図２６を参照）。本明細書ではこのような変形例も明確に企図されている。
【０１０４】
図２８を参照すると、本発明の第３の実施形態による第３の模範的な半導体構造は、半導体基板８と、その上に形成された少なくとも１つの電界効果トランジスタと、中間工程（ＭＯＬ）誘電体層８０とを含む。半導体基板８は、第１の実施形態と同様に、底部半導体層１０と、埋め込み絶縁体層２０と、最上部半導体層３０とを含む。最上部半導体層３０は、少なくとも１つの最上部半導体部分３２と浅いトレンチ分離構造３３とを含む。
【０１０５】
底部半導体層１０、埋め込み絶縁体層２０、および最上部半導体層３０の組成および厚さは、第１の実施形態と同じにすることができる。底部半導体層１０の比抵抗も第１の実施形態と同じにすることができる。浅いトレンチ分離構造３３は、第１の実施形態と同じ組成を有することができ、同じ方法で形成することができる。
【０１０６】
少なくとも１つの電界効果トランジスタは、当技術分野で既知の方法により、少なくとも１つの最上部半導体部分３２上に形成される。具体的には、それぞれの電界効果トランジスタについて、１つのゲート誘電体４０と、１つのゲート電極４２と、１つのゲート・スペーサ４４が形成される。電界効果トランジスタのゲート電極４２およびゲート・スペーサ４４を自己整合注入マスクとして使用してドーパントを注入することによって、それぞれの電界効果トランジスタの少なくとも１つの最上部半導体部分３２内にソース領域（図示せず）およびドレイン領域（図示せず）も形成される。少なくとも１つの電界効果トランジスタ、少なくとも１つの最上部半導体部分３２、および浅いトレンチ分離構造３３の上には、中間工程（ＭＯＬ）誘電体層８０が形成される。ＭＯＬ誘電体層８０は、第１の実施形態を同じ材料を含み、同じ厚さを有することができる。
【０１０７】
図２９を参照すると、ＭＯＬ誘電体層８０の上部表面にフォトレジスト６７が塗布され、リソグラフィでパターン形成して、少なくとも１つの開口部Ｏが形成される。少なくとも１つの開口部Ｏのそれぞれは、透視平面図では、少なくとも１つの最上部半導体部分３２の領域の外側かつ浅いトレンチ分離構造３３の領域の内側に位置している。フォトレジスト６７内の少なくとも１つの開口部Ｏのパターンは、反応性イオン・エッチングにすることもできる異方性エッチングによりＭＯＬ誘電体層８０に転写される。フォトレジスト６７は、異方性エッチング用のエッチング・マスクとして使用される。少なくとも１つのビア・キャビティ５９は、フォトレジスト６７の少なくとも１つの開口部Ｏの下に形成される。
【０１０８】
異方性エッチングは、浅いトレンチ分離構造３３の上部表面を通り、埋め込み絶縁体層２０の上部表面を通り、少なくとも底部半導体層１０の上部表面まで続行される。好ましくは、異方性エッチングは、底部半導体層１０の半導体材料に応じて選択される。たとえば、底部半導体層１０がシリコンを含む場合、シリコンに応じて選択された、酸化シリコンなどの誘電体材料を除去する異方性エッチングを使用して、底部半導体層１０の上部表面上で停止する選択性エッチングを行うことができる。
【０１０９】
底部半導体層１０の上部表面は、少なくとも１つのビア・キャビティ５９のそれぞれの底部で露出される。少なくとも１つのビア・キャビティ５９のそれぞれは、ＭＯＬ誘電体層８０、浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通って形成される。換言すれば、少なくとも１つの第２のビア・キャビティ５７のそれぞれは、ＭＯＬ誘電体層８０の上部表面から、ＭＯＬ誘電体層８０、浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、底部半導体層１０の上部表面まで延びている。フォトレジスト６７は、その後、除去される。
【０１１０】
第３の模範的な半導体構造の第１の構成では、少なくとも１つのビア・キャビティ５９はビア・キャビティのアレイである。ビア・キャビティのアレイ内のそれぞれのビア・キャビティは、他のビア・キャビティに隣接しない離散的ビア・キャビティである。
【０１１１】
第３の模範的な半導体構造の第２の構成では、少なくとも１つのビア・キャビティ５９は、互いに相互接続されている複数のビア・キャビティ部分を有する単一ビア・キャビティである。換言すれば、少なくとも１つのビア・キャビティ５９は、ＭＯＬ誘電体層８０の上部表面と底部半導体層１０の上部表面との間に横方向に接続されている複数のビア・キャビティ部分を含む。
【０１１２】
図３０を参照すると、少なくとも１つの第１のドープ半導体領域１８は、底部半導体層１０の露出部分に第１の導電性タイプのドーパントを注入することによって形成される。注入されたドーパントが横方向に散在しているため、少なくとも１つのドープ半導体領域は、少なくとも１つのビア・キャビティ５９の領域の外側に横方向に延び、埋め込み絶縁体層２０の下部表面に垂直に隣接している。第１の実施形態と同じ方法をイオン注入に使用することができる。少なくとも１つのドープ半導体領域のそれぞれは、少なくとも１つのビア・キャビティ５９の下部表面および埋め込み絶縁体層２０の下部表面に垂直に隣接している。底部半導体層１０が単結晶半導体材料を含む場合、少なくとも１つの第１のドープ半導体領域１８も単結晶になる。
【０１１３】
本明細書ではそれより小さい厚さおよび大きい厚さも企図されているが、少なくとも１つの第１のドープ半導体領域１８の厚さは、約１０ｎｍ〜約６００ｎｍにすることができ、典型的には約５０ｎｍ〜約３００ｎｍにすることができる。少なくとも１つの第１のドープ半導体領域１８は、典型的には、比抵抗を低減するために高濃度ドーピングされている。本明細書ではそれより低いドーパント濃度および高いドーパント濃度も企図されているが、少なくとも１つの第１のドープ半導体領域１８は、約１．０×１０19／ｃｍ3〜約１．０×１０21／ｃｍ3のドーパント濃度を有することができる。フォトレジスト６７は、その後、ＭＯＬ誘電体層８０、浅いトレンチ分離構造３３の露出された側壁、埋め込み絶縁体層２０の露出された側壁、および少なくとも１つの第１のドープ半導体領域１８に応じて選択的に除去される。
【０１１４】
図３１、図３２、図３３、図３４、および図３５を参照すると、ＭＯＬ誘電体層８０には少なくとも１つの第１の導電ビア７９が形成される。図３１は、図３２および図３３に示されている第３の模範的な半導体構造の第１の構成と、図３４および図３５に示されている第３の模範的な半導体構造の第２の構成の共通垂直断面図である。図３２は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第３の模範的な半導体構造の第１の構成の変更された平面図である。図３３は、図３１の平面Ｘ−Ｘ’に沿った第３の模範的な半導体構造の第１の構成の水平断面図である。図３４は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第３の模範的な半導体構造の第２の構成の変更された平面図である。図３５は、図３１の平面Ｘ−Ｘ’に沿った第３の模範的な半導体構造の第２の構成の水平断面図である。図３２、図３３、図３４、および図３５の平面Ｚ−Ｚ’は、図３１に示されている第３の模範的な半導体構造の共通垂直断面図に関する垂直断面図の平面に対応する。
【０１１５】
具体的には、少なくとも１つのビア・キャビティ５９内に導電材料を付着させる。導電材料は、ドープ半導体材料または金属材料にすることができる。たとえば、導電材料は、ドープ・ポリシリコン、ドープ・シリコン含有半導体材料、ドープ化合物半導体材料、元素金属、少なくとも２種類の元素金属の合金、導電金属窒化物などにすることができる。ＭＯＬ誘電体層８０の上部表面の上の余分な導電材料は、たとえば、化学的機械的平坦化（ＣＭＰ）、陥凹エッチング、またはこれらの組み合わせによって除去される。少なくとも１つのビア・キャビティ５９内の導電材料の残りの部分は、少なくとも１つの第１の導電ビア７９を構成する。少なくとも１つの第１の導電ビア７９のそれぞれは、ＭＯＬ誘電体層８０の上部表面から、少なくと１つの第１のドープ半導体領域１８の上部表面まで延びている。
【０１１６】
図３２および図３３に示されている第３の模範的な半導体構造の第１の構成では、少なくとも１つの第１の導電ビア７９は導電ビアのアレイである。導電ビアのアレイ内の各導電ビアは、他の導電ビアから分離されており、すなわち、他の導電ビアに隣接しない。
【０１１７】
図３４および図３５に示されている第３の模範的な半導体構造の第２の構成では、少なくとも１つの第１の導電ビア７９は、互いに相互接続されている複数の導電ビア部分を有する単一導電ビアである。換言すれば、少なくとも１つの第１の導電ビア７９は、ＭＯＬ誘電体層８０の上部表面と底部半導体層１０の上部表面との間に横方向に接続されている複数の導電ビア部分を含む。第２の構成では、少なくとも１つの第１の導電ビア７９は、単体構造、すなわち、連続した一体型の単一コンタクト・ビアであり、少なくとも１つの電界効果トランジスタ全体を横方向に取り囲む。少なくとも１つの電界効果トランジスタが複数の電界効果トランジスタである場合、その複数の電界効果トランジスタのすべてを単一コンタクト・ビアによって横方向に囲むことができる。
【０１１８】
図３６、図３７、および図３８を参照すると、ＭＯＬ誘電体層８０には第３の上部導電ビア８８が形成される。図３６は、図３７に示されている第３の模範的な半導体構造の第１の構成と、図３８に示されている第３の模範的な半導体構造の第２の構成の共通垂直断面図である。図３７は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第３の模範的な半導体構造の第１の構成の変更された平面図である。図３８は、明瞭にするためにＭＯＬ誘電体層８０が省略されている、第３の模範的な半導体構造の第２の構成の変更された平面図である。図３７および図３８の平面Ｚ−Ｚ’は、図３６に示されている第３の模範的な半導体構造の共通垂直断面図に関する垂直断面図の平面に対応する。
【０１１９】
第３の上部導電ビア８８は、最上部半導体層３０の上およびその中に位置する少なくとも１つの電界効果トランジスタを含む半導体デバイスに接触する。第３の上部導電ビア８８は最上部半導体層３０の下部表面の下に延びていない。第３の上部導電ビア８８は、リソグラフィ方法および異方性エッチングによって形成され、続いてドープ半導体材料または金属材料などの導電材料による充填および平坦化が行われる。第３の上部導電ビア８８は、少なくとも１つの電界効果トランジスタのソース領域（個別に図示せず）、ドレイン領域（個別に図示せず）、およびゲート電極４２のすぐ上に形成することができる。ソース領域およびドレイン領域は、少なくとも１つの最上部半導体部分３２内に位置する。
【０１２０】
図３９を参照すると、相互接続レベル誘電体層９０、少なくとも１つの第１の相互接続レベル金属ライン９４、および第３の相互接続レベル金属ライン９８は、本発明の実施形態と同じ方法で形成される。第３の模範的な半導体構造は、上記の第２の模範的な半導体構造、たとえば、図２６および図２７の第２の模範的な半導体構造と同じように動作する。
【０１２１】
図４０は、たとえば、半導体ＩＣ論理設計、シミュレーション、テスト、レイアウト、および製造に使用される模範的な設計フロー９００のブロック図を示している。設計フロー９００は、上記ならびに図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されている設計構造またはデバイスあるいはその両方について論理的またはその他の点で機能的に同等の表現を生成するために設計構造またはデバイスを処理するためのプロセスおよびメカニズムを含む。設計フロー９００によって処理または生成あるいはその両方が行われる設計構造は、データ処理システム上で実行またはその他の処理が行われたときに、ハードウェア・コンポーネント、回路、デバイス、またはシステムについて論理的、構造上、機械的、またはその他の点で機能的に同等の表現を生成するデータまたは命令あるいはその両方を含むように、機械可読伝送媒体または記憶媒体上にコード化することができる。設計フロー９００は、設計される表現のタイプに応じて様々になる可能性がある。たとえば、特定用途向け集積回路（ＡＳＩＣ）を構築するための設計フローは、標準的なコンポーネントを設計するための設計フロー９００またはその設計をプログラマブル・アレイ、たとえば、Ａｌｔｅｒａ（Ｒ）社またはＸｉｌｉｎｘ（Ｒ）社によって提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）にインスタンス化するための設計フロー９００とは異なる可能性がある。
【０１２２】
図４０は、好ましくは設計プロセス９１０によって処理される入力設計構造９２０を含む、複数のこのような設計構造を示している。設計構造９２０は、ハードウェア・デバイスについて論理的に同等の機能表現を生産するために設計プロセス９１０によって生成され処理された論理シミュレーション設計構造にすることができる。また、あるいは代わって、設計構造９２０は、設計プロセス９１０によって処理されたときに、ハードウェア・デバイスの物理的構造の機能表現を生成するデータまたはプログラム命令あるいはその両方を含むことができる。機能的な設計特徴を表現するかまたは構造上の設計特徴を表現するかにかかわらず、設計構造は９２０は、中核開発者／設計者によって実装されるような電子コンピュータ援用設計（ＥＣＡＤ：electronic computer-aided design）を使用して生成することができる。機械可読データ伝送媒体、ゲート・アレイ、または記憶媒体上にコード化されたときに、設計構造９２０は、図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されているものなどの電子コンポーネント、回路、電子モジュールまたは論理モジュール、装置、デバイス、またはシステムをシミュレートするかまたはその他の方法で機能的に表現するために、設計プロセス９１０内の１つまたは複数のハードウェア・モジュールまたはソフトウェア・モジュールあるいはその両方によってアクセスし処理することができる。このため、設計構造９２０は、設計またはシミュレーション・データ処理システムによって処理されたときに、回路またはその他のレベルのハードウェア論理設計を機能的にシミュレートするかまたはその他の方法で表現する、人間または機械あるいはその両方で読み取り可能なソース・コード、コンパイル済み構造、およびコンピュータで実行可能なコード構造を含むファイルまたはその他のデータ構造を含むことができる。このようなデータ構造は、ＶｅｒｉｌｏｇおよびＶＨＤＬなどの下位レベルのＨＤＬ設計言語あるいはＣまたはＣ＋＋などの上位レベルの設計言語もしくはその両方に適合するかまたはそれと互換性があるかあるいはその両方であるハードウェア記述言語（ＨＤＬ：hardware-description language）設計エンティティまたはその他のデータ構造を含むことができる。
【０１２３】
設計プロセス９１０は、好ましくは、図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されているコンポーネント、回路、デバイス、または論理構造について機能的に同等の設計／シミュレーションの合成、変換、またはその他の処理を行って、設計構造９２０などの設計構造を含むことができるネットリスト９８０を生成するためのハードウェア・モジュールまたはソフトウェア・モジュールあるいはその両方を使用し、取り入れる。ネットリスト９８０は、たとえば、集積回路設計内の他の要素および回路への接続を記述する、ワイヤ、個別コンポーネント、論理ゲート、制御回路、入出力装置、モデルなどのリストを表すコンパイル済みまたはその他の処理済みのデータ構造を含むことができる。ネットリスト９８０は、デバイス用の設計仕様およびパラメータに応じてネットリスト９８０が１回または複数回再合成される反復プロセスを使用して合成することができる。本明細書に記載されている他の設計構造タイプと同様に、ネットリスト９８０は、機械可読データ記憶媒体上に記録するか、またはプログラマブル・ゲート・アレイにプログラミングすることができる。この媒体は、磁気または光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、またはその他のフラッシュ・メモリなどの不揮発性記憶媒体にすることができる。さらに、または代わりに、この媒体は、インターネットまたはその他のネットワーキングに適した手段を介してデータ・パケットを伝送し、中間的に保管することができる、システム・メモリまたはキャッシュ・メモリ、バッファ・スペース、あるいは電気的または光学的に伝導性のデバイスおよび材料にすることができる。
【０１２４】
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造タイプを処理するためのハードウェア・モジュールおよびソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、たとえば、ライブラリ・エレメント９３０内に常駐し、所与の製造技術（たとえば、種々の技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に関するモデル、レイアウト、およびシンボリック表現を含む、１組の一般的に使用されるエレメント、回路、およびデバイスを含むことができる。このデータ構造タイプは、設計仕様９４０、特徴付けデータ９５０、検証データ９６０、設計ルール９７０、および入力テスト・パターン、出力テスト結果、およびその他のテスト情報を含むことができるテスト・データ・ファイル９８５をさらに含むことができる。設計プロセス９１０は、たとえば、応力解析、熱分析、機械的イベント・シミュレーション、鋳造、成形、金型プレス成形などの操作に関するプロセス・シミュレーションなどの標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲および精神を逸脱せずに設計プロセス９１０で使用される可能性のある機械設計ツールおよびアプリケーションの範囲を正しく認識できるであろう。また、設計プロセス９１０は、タイミング解析、検証、設計基準検査、配置および経路指定操作などの標準的な回路設計プロセスを実行するためのモジュールも含むことができる。
【０１２５】
設計プロセス９１０は、任意の追加の機械設計またはデータ（適用可能である場合）に加えて、描写されているサポート・データ構造の一部または全部とともに設計構造９２０を処理するためのＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどの論理および物理設計ツールを使用し、取り入れて、第２の設計構造９９０を生成する。設計構造９９０は、機械的装置および構造のデータの交換に使用されるデータ・フォーマットで記憶媒体またはプログラマブル・ゲート・アレイ上に常駐する（たとえば、このような機械設計構造を保管または表現するためにＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ、または任意のその他の適切なフォーマットで保管される情報）。設計構造９２０と同様に、設計構造９９０は、好ましくは、伝送媒体またはデータ記憶媒体上に常駐し、ＥＣＡＤシステムによって処理されたときに、図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されている本発明の諸実施形態のうちの１つまたは複数について論理的またはその他の点で機能的に同等の形式を生成する、１つまたは複数のファイル、データ構造、あるいは、その他のコンピュータでコード化されたデータまたは命令を含む。一実施形態では、設計構造９９０は、図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されているデバイスを機能的にシミュレートする、コンパイル済みの実行可能ＨＤＬシミュレーション・モデルを含むことができる。
【０１２６】
設計構造９９０は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットまたはシンボリック・データ・フォーマットあるいはその両方を使用することもできる（たとえば、このような設計データ構造を保管するためにＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、または任意のその他の適切なフォーマットで保管される情報）。設計構造９９０は、たとえば、上記ならびに図２〜図１８、図１９、図２０、図２１、図２２、図２３〜図３１、図３２、図３３、図３４、図３５、および図３６〜図３９に示されているデバイスまたは構造を生産するために製造業者またはその他の設計者／開発者が必要とするシンボリック・データ、マップ・ファイル、テスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、ビア、形状、製造ラインを通過するためのデータ、および任意のその他のデータなどの情報を含むことができる。次に、設計構造９９０はステージ９９５に移行することができ、そのステージでは、たとえば、設計構造９９０について、テープ出力への移行、製造業者への公開、マスク業者への公開、他の設計業者への送信、顧客への返送などが行われる。
【０１２７】
特定の諸実施形態に関して本発明を説明してきたが、上記の説明を考慮すると、当業者にとって多数の代替例、変更例、および変形例が自明のものであることは明白である。したがって、本発明は、本発明の範囲および精神ならびに特許請求の範囲に該当する、このような代替例、変更例、および変形例をすべて包含するものである。
【符号の説明】
【０１２８】
８ 半導体基板
１０ 底部半導体層
１１ 誘導電荷層
１８ 第１のドープ半導体領域
２０ 埋め込み絶縁体層
２８ 第２のドープ半導体領域
３０ 最上部半導体層
３２ 最上部半導体部分
３３ 浅いトレンチ分離構造
３７ 第２の下部導電ビア
４０ ゲート誘電体
４２ ゲート電極
４４ ゲート・スペーサ
４７ 第１の下部導電ビア
７７ 第１の上部導電ビア
７９ 第１の導電ビア
８０ 中間工程（ＭＯＬ）誘電体層
８７ 第２の上部導電ビア
８８ 第３の上部導電ビア
８９ 第２の導電ビア
９０ 相互接続レベル誘電体層
９４ 第１の相互接続レベル金属ライン
９８ 第３の相互接続レベル金属ライン
９９ 第２の相互接続レベル金属ライン
【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
第１の導電性タイプのドーピングを有する底部半導体層を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の最上部半導体層上に少なくとも１つの電界効果トランジスタを形成するステップと、
前記最上部半導体層内に浅いトレンチ分離構造を形成するステップであって、前記浅いトレンチ分離構造が前記少なくとも１つの電界効果トランジスタに横方向に隣接し、それを取り囲むステップと、
前記底部半導体層内にドープ半導体領域を形成するステップであって、前記ドープ半導体領域が埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有し、前記第２の導電性タイプが前記第１の導電性タイプとは正反対であり、前記ドープ半導体領域の少なくとも一部分が前記少なくとも１つの電界効果トランジスタの一部分の下にあるステップと、
前記少なくとも１つの電界効果トランジスタおよび前記浅いトレンチ分離構造の上に中間工程（ＭＯＬ）誘電体層を形成するステップと、
前記ＭＯＬ誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、前記埋め込み絶縁体層を通り、前記ドープ半導体領域まで延びる、少なくとも１つの導電ビアを形成するステップと、
を含む、方法。
【請求項２】
前記ＭＯＬ誘電体層の前記上部表面から前記底部半導体層の前記上部表面まで延びる少なくとも１つのビア・キャビティを形成するステップと、
前記少なくとも１つのビア・キャビティを導電材料で充填するステップであって、前記少なくとも１つの導電ビアが、前記少なくとも１つのビア・キャビティを充填する前記導電材料によって形成されるステップと、
をさらに含む、請求項１記載の方法。
【請求項３】
前記少なくとも１つの導電ビアのそれぞれが単体構造であり、前記ＭＯＬ誘電体層の前記上部表面から前記第１のドープ半導体領域の上部表面および前記第２のドープ半導体領域の上部表面まで延びる、請求項１記載の方法。
【請求項４】
前記浅いトレンチ分離構造の上部表面から前記底部半導体層の前記上部表面まで延びる少なくとも１つのビア・キャビティを形成するステップと、
前記少なくとも１つのビア・キャビティを導電材料で充填するステップであって、少なくとも１つの下部導電ビアが、前記少なくとも１つのビア・キャビティを充填する前記導電材料によって形成されるステップと、
をさらに含む、請求項１記載の方法。
【請求項５】
前記少なくとも１つの導電ビアのそれぞれが、下部コンタクト・ビアと上部コンタクト・ビアの垂直に隣接するスタックを含み、前記上部コンタクト・ビアの上部表面が前記ＭＯＬ誘電体層の前記上部表面まで延び、前記下部コンタクト・ビアの下部表面が前記底部半導体層の前記上部表面まで延びる、請求項１記載の方法。
【請求項６】
前記少なくとも１つの導電ビアが単体構造のコンタクト・ビアを含み、前記少なくとも１つの電界効果トランジスタ全体を横方向に取り囲む、請求項１記載の方法。
【請求項７】
半導体構造を形成する方法であって、
第１の導電性タイプのドーピングを有する底部半導体層を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の最上部半導体層上に少なくとも１つの電界効果トランジスタを形成するステップと、
前記最上部半導体層内に浅いトレンチ分離構造を形成するステップであって、前記浅いトレンチ分離構造が前記少なくとも１つの電界効果トランジスタに横方向に隣接し、それを取り囲むステップと、
前記底部半導体層内に第１のドープ半導体領域を形成するステップであって、前記第１のドープ半導体領域が埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有し、前記第２の導電性タイプが前記第１の導電性タイプとは正反対であるステップと、
前記底部半導体層内に第２のドープ半導体領域を形成するステップであって、前記第２のドープ半導体領域が前記埋め込み絶縁体層に隣接し、前記第１の導電性タイプのドーピングを有するステップと、
前記少なくとも１つの電界効果トランジスタおよび前記浅いトレンチ分離構造の上に中間工程（ＭＯＬ）誘電体層を形成するステップと、
前記ＭＯＬ誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、前記埋め込み絶縁体層を通り、前記ドープ半導体領域まで延びる、少なくとも１つの第１の導電ビアを形成するステップと、
前記ＭＯＬ誘電体層の前記上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、前記埋め込み絶縁体層を通り、前記ドープ半導体領域まで延びる、少なくとも１つの第２の導電ビアを形成するステップと、
を含む、方法。
【請求項８】
前記ＭＯＬ誘電体層の前記上部表面から前記底部半導体層の前記上部表面まで延びる少なくとも２つのビア・キャビティを形成するステップと、
前記少なくとも２つのビア・キャビティを導電材料で充填するステップであって、前記少なくとも１つの第１の導電ビアおよび前記少なくとも１つの第２の導電ビアが、前記少なくとも２つのビア・キャビティを充填する前記導電材料によって形成されるステップと、
をさらに含む、請求項７記載の方法。
【請求項９】
前記少なくとも１つの第１の導電ビアおよび前記少なくとも１つの第２の導電ビアのそれぞれが単体構造であり、前記ＭＯＬ誘電体層の前記上部表面から前記底部半導体層の前記上部表面まで延びる、請求項７記載の方法。
【請求項１０】
前記浅いトレンチ分離構造の上部表面から前記底部半導体層の前記上部表面まで延びる少なくとも２つのビア・キャビティを形成するステップと、
前記少なくとも２つのビア・キャビティを導電材料で充填するステップであって、少なくとも２つの下部導電ビアが前記少なくとも２つのビア・キャビティを充填する前記導電材料によって形成され、前記少なくとも２つの下部導電ビアの１つが前記少なくとも１つの第１の導電ビアの１つの一部分を構成し、前記２つの下部導電ビアのもう１つが前記少なくとも２つの導電ビアの１つの一部分を構成するステップと、
をさらに含む、請求項７記載の方法。
【請求項１１】
前記少なくとも１つの第１の導電ビアおよび前記少なくとも１つの第２の導電ビアのそれぞれが、下部コンタクト・ビアと上部コンタクト・ビアの垂直に隣接するスタックを含み、前記上部コンタクト・ビアの上部表面が前記ＭＯＬ誘電体層の前記上部表面まで延び、前記下部コンタクト・ビアの下部表面が前記第１のドープ半導体領域の上部表面および前記第２のドープ半導体領域の上部表面のうちの一方まで延びる、請求項７記載の方法。
【請求項１２】
半導体デバイスを設けるステップであって、
最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
前記最上部半導体層上に位置する少なくとも１つの電界効果トランジスタと、
前記少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造と、
前記底部半導体層に埋め込まれ、前記埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有するドープ半導体領域であって、前記第２の導電性タイプが前記第１の導電性タイプとは正反対である、ドープ半導体領域と、
中間工程（ＭＯＬ）誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、および前記埋め込み絶縁体層を通り、前記ドープ半導体領域の上部表面まで延びる、少なくとも１つの導電ビアと、
を含む半導体デバイスを設けるステップと、
無線周波（ＲＦ）信号を前記少なくとも１つの電界効果トランジスタに印加するステップであって、誘導電荷層が前記埋め込み絶縁体層のすぐ下に形成されるステップと、
前記ドープ半導体領域と前記少なくとも１つの導電ビアに電気的にバイアスをかけるステップであって、前記ドープ半導体領域が前記誘導電荷層内の空乏領域に隣接し、前記ＲＦ信号の１サイクル全体を通して前記底部半導体層の少数電荷キャリアを排出するステップと、
を含む、半導体デバイスを操作する方法。
【請求項１３】
前記少なくとも１つの電界効果トランジスタが、３Ｈｚ〜３００ＧＨｚの周波数を有する信号用の無線周波スイッチを構成する、請求項１２記載の方法。
【請求項１４】
前記底部半導体層がｐ型ドーピングを有し、前記ドープ半導体領域がｎ型ドーピングを有し、前記ドープ半導体領域および前記少なくとも１つの導電ビアに加えられるバイアス電圧が一定の正の電圧であり、前記一定の正の電圧の大きさが、前記ＲＦ信号の最大の正の変動（スイング)の大きさとほぼ同じであるか、またはそれより大きくなる、請求項１２記載の方法。
【請求項１５】
前記底部半導体層がｎ型ドーピングを有し、前記ドープ半導体領域がｐ型ドーピングを有し、前記ドープ半導体領域および前記少なくとも１つの導電ビアに加えられるバイアス電圧が一定の負の電圧であり、前記一定の負の電圧の大きさが、前記ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる、請求項１２記載の方法。
【請求項１６】
最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
前記最上部半導体層上に位置する少なくとも１つの電界効果トランジスタと、
前記少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造と、
前記底部半導体層に埋め込まれ、前記埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有するドープ半導体領域であって、前記第２の導電性タイプが前記第１の導電性タイプとは正反対であり、前記ドープ半導体領域の一部分が前記少なくとも１つの電界効果トランジスタの一部分の下にある、ドープ半導体領域と、
中間工程（ＭＯＬ）誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、および前記埋め込み絶縁体層を通り、前記ドープ半導体領域の上部表面まで延びる、少なくとも１つの導電ビアと、
を含む、半導体構造。
【請求項１７】
その大きさが前記少なくとも１つの電界効果トランジスタ内の信号により前記底部半導体層に誘導される最大表面電位より大きい電圧まで、前記ドープ半導体領域に電気的にバイアスをかける、請求項１６記載の半導体構造。
【請求項１８】
前記少なくとも１つの電界効果トランジスタに印加された無線周波信号によって誘導され、前記第２のドープ領域に隣接し、前記底部半導体層の上部部分内に位置し、前記底部半導体層の少数電荷キャリアの電荷を含む誘導電荷層をさらに含む、請求項１６記載の半導体構造。
【請求項１９】
前記誘導電荷層の全体が、蓄積モードまたは反転モードに励起されずに前記無線周波信号の１サイクル全体を通して空乏モードになる、請求項１８記載の半導体構造。
【請求項２０】
最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
前記最上部半導体層上に位置する少なくとも１つの電界効果トランジスタと、
前記少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造と、
前記底部半導体層に埋め込まれ、前記埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有する第１のドープ半導体領域であって、前記第２の導電性タイプが前記第１の導電性タイプとは正反対である、第１のドープ半導体領域と、
前記底部半導体層に埋め込まれ、前記埋め込み絶縁体層に隣接し、前記第１の導電性タイプのドーピングを有し、前記第１のドープ半導体領域に隣接しない第２のドープ半導体領域と、
中間工程（ＭＯＬ）誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、および前記埋め込み絶縁体層を通り、前記第１のドープ半導体領域の上部表面まで延びる、少なくとも１つの第１の導電ビアと、
前記中間工程（ＭＯＬ）誘電体層の前記上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、および前記埋め込み絶縁体層を通り、前記第２のドープ半導体領域の上部表面まで延びる、少なくとも１つの第２の導電ビアと、
を含む、半導体構造。
【請求項２１】
前記第１のドープ半導体領域が前記少なくとも１つの電界効果トランジスタの一部分の下にある、請求項２０記載の半導体構造。
【請求項２２】
前記少なくとも１つの第１の導電ビアおよび前記少なくとも１つの第２の導電ビアのそれぞれが、下部コンタクト・ビアと上部コンタクト・ビアの垂直に隣接するスタックを含み、前記上部導電ビアの上部表面が前記ＭＯＬ誘電体層の前記上部表面まで延び、前記下部導電ビアの下部表面が前記ドープ半導体領域の前記上部表面まで延びる、請求項２０記載の半導体構造。
【請求項２３】
前記少なくとも１つの電界効果トランジスタに印加された無線周波信号によって誘導され、前記底部半導体層の上部部分内に位置し、前記第２のドープ領域に隣接する空乏領域を含む誘導電荷層をさらに含む、請求項２０記載の半導体構造。
【請求項１】
半導体構造を形成する方法であって、
第１の導電性タイプのドーピングを有する底部半導体層を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の最上部半導体層上に少なくとも１つの電界効果トランジスタを形成するステップと、
前記最上部半導体層内に浅いトレンチ分離構造を形成するステップであって、前記浅いトレンチ分離構造が前記少なくとも１つの電界効果トランジスタに横方向に隣接し、それを取り囲むステップと、
前記底部半導体層内にドープ半導体領域を形成するステップであって、前記ドープ半導体領域が埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有し、前記第２の導電性タイプが前記第１の導電性タイプとは正反対であり、前記ドープ半導体領域の少なくとも一部分が前記少なくとも１つの電界効果トランジスタの一部分の下にあるステップと、
前記少なくとも１つの電界効果トランジスタおよび前記浅いトレンチ分離構造の上に中間工程（ＭＯＬ）誘電体層を形成するステップと、
前記ＭＯＬ誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、前記埋め込み絶縁体層を通り、前記ドープ半導体領域まで延びる、少なくとも１つの導電ビアを形成するステップと、
を含む、方法。
【請求項２】
前記ＭＯＬ誘電体層の前記上部表面から前記底部半導体層の前記上部表面まで延びる少なくとも１つのビア・キャビティを形成するステップと、
前記少なくとも１つのビア・キャビティを導電材料で充填するステップであって、前記少なくとも１つの導電ビアが、前記少なくとも１つのビア・キャビティを充填する前記導電材料によって形成されるステップと、
をさらに含む、請求項１記載の方法。
【請求項３】
前記少なくとも１つの導電ビアのそれぞれが単体構造であり、前記ＭＯＬ誘電体層の前記上部表面から前記第１のドープ半導体領域の上部表面および前記第２のドープ半導体領域の上部表面まで延びる、請求項１記載の方法。
【請求項４】
前記浅いトレンチ分離構造の上部表面から前記底部半導体層の前記上部表面まで延びる少なくとも１つのビア・キャビティを形成するステップと、
前記少なくとも１つのビア・キャビティを導電材料で充填するステップであって、少なくとも１つの下部導電ビアが、前記少なくとも１つのビア・キャビティを充填する前記導電材料によって形成されるステップと、
をさらに含む、請求項１記載の方法。
【請求項５】
前記少なくとも１つの導電ビアのそれぞれが、下部コンタクト・ビアと上部コンタクト・ビアの垂直に隣接するスタックを含み、前記上部コンタクト・ビアの上部表面が前記ＭＯＬ誘電体層の前記上部表面まで延び、前記下部コンタクト・ビアの下部表面が前記底部半導体層の前記上部表面まで延びる、請求項１記載の方法。
【請求項６】
前記少なくとも１つの導電ビアが単体構造のコンタクト・ビアを含み、前記少なくとも１つの電界効果トランジスタ全体を横方向に取り囲む、請求項１記載の方法。
【請求項７】
半導体構造を形成する方法であって、
第１の導電性タイプのドーピングを有する底部半導体層を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の最上部半導体層上に少なくとも１つの電界効果トランジスタを形成するステップと、
前記最上部半導体層内に浅いトレンチ分離構造を形成するステップであって、前記浅いトレンチ分離構造が前記少なくとも１つの電界効果トランジスタに横方向に隣接し、それを取り囲むステップと、
前記底部半導体層内に第１のドープ半導体領域を形成するステップであって、前記第１のドープ半導体領域が埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有し、前記第２の導電性タイプが前記第１の導電性タイプとは正反対であるステップと、
前記底部半導体層内に第２のドープ半導体領域を形成するステップであって、前記第２のドープ半導体領域が前記埋め込み絶縁体層に隣接し、前記第１の導電性タイプのドーピングを有するステップと、
前記少なくとも１つの電界効果トランジスタおよび前記浅いトレンチ分離構造の上に中間工程（ＭＯＬ）誘電体層を形成するステップと、
前記ＭＯＬ誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、前記埋め込み絶縁体層を通り、前記ドープ半導体領域まで延びる、少なくとも１つの第１の導電ビアを形成するステップと、
前記ＭＯＬ誘電体層の前記上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、前記埋め込み絶縁体層を通り、前記ドープ半導体領域まで延びる、少なくとも１つの第２の導電ビアを形成するステップと、
を含む、方法。
【請求項８】
前記ＭＯＬ誘電体層の前記上部表面から前記底部半導体層の前記上部表面まで延びる少なくとも２つのビア・キャビティを形成するステップと、
前記少なくとも２つのビア・キャビティを導電材料で充填するステップであって、前記少なくとも１つの第１の導電ビアおよび前記少なくとも１つの第２の導電ビアが、前記少なくとも２つのビア・キャビティを充填する前記導電材料によって形成されるステップと、
をさらに含む、請求項７記載の方法。
【請求項９】
前記少なくとも１つの第１の導電ビアおよび前記少なくとも１つの第２の導電ビアのそれぞれが単体構造であり、前記ＭＯＬ誘電体層の前記上部表面から前記底部半導体層の前記上部表面まで延びる、請求項７記載の方法。
【請求項１０】
前記浅いトレンチ分離構造の上部表面から前記底部半導体層の前記上部表面まで延びる少なくとも２つのビア・キャビティを形成するステップと、
前記少なくとも２つのビア・キャビティを導電材料で充填するステップであって、少なくとも２つの下部導電ビアが前記少なくとも２つのビア・キャビティを充填する前記導電材料によって形成され、前記少なくとも２つの下部導電ビアの１つが前記少なくとも１つの第１の導電ビアの１つの一部分を構成し、前記２つの下部導電ビアのもう１つが前記少なくとも２つの導電ビアの１つの一部分を構成するステップと、
をさらに含む、請求項７記載の方法。
【請求項１１】
前記少なくとも１つの第１の導電ビアおよび前記少なくとも１つの第２の導電ビアのそれぞれが、下部コンタクト・ビアと上部コンタクト・ビアの垂直に隣接するスタックを含み、前記上部コンタクト・ビアの上部表面が前記ＭＯＬ誘電体層の前記上部表面まで延び、前記下部コンタクト・ビアの下部表面が前記第１のドープ半導体領域の上部表面および前記第２のドープ半導体領域の上部表面のうちの一方まで延びる、請求項７記載の方法。
【請求項１２】
半導体デバイスを設けるステップであって、
最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
前記最上部半導体層上に位置する少なくとも１つの電界効果トランジスタと、
前記少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造と、
前記底部半導体層に埋め込まれ、前記埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有するドープ半導体領域であって、前記第２の導電性タイプが前記第１の導電性タイプとは正反対である、ドープ半導体領域と、
中間工程（ＭＯＬ）誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、および前記埋め込み絶縁体層を通り、前記ドープ半導体領域の上部表面まで延びる、少なくとも１つの導電ビアと、
を含む半導体デバイスを設けるステップと、
無線周波（ＲＦ）信号を前記少なくとも１つの電界効果トランジスタに印加するステップであって、誘導電荷層が前記埋め込み絶縁体層のすぐ下に形成されるステップと、
前記ドープ半導体領域と前記少なくとも１つの導電ビアに電気的にバイアスをかけるステップであって、前記ドープ半導体領域が前記誘導電荷層内の空乏領域に隣接し、前記ＲＦ信号の１サイクル全体を通して前記底部半導体層の少数電荷キャリアを排出するステップと、
を含む、半導体デバイスを操作する方法。
【請求項１３】
前記少なくとも１つの電界効果トランジスタが、３Ｈｚ〜３００ＧＨｚの周波数を有する信号用の無線周波スイッチを構成する、請求項１２記載の方法。
【請求項１４】
前記底部半導体層がｐ型ドーピングを有し、前記ドープ半導体領域がｎ型ドーピングを有し、前記ドープ半導体領域および前記少なくとも１つの導電ビアに加えられるバイアス電圧が一定の正の電圧であり、前記一定の正の電圧の大きさが、前記ＲＦ信号の最大の正の変動（スイング)の大きさとほぼ同じであるか、またはそれより大きくなる、請求項１２記載の方法。
【請求項１５】
前記底部半導体層がｎ型ドーピングを有し、前記ドープ半導体領域がｐ型ドーピングを有し、前記ドープ半導体領域および前記少なくとも１つの導電ビアに加えられるバイアス電圧が一定の負の電圧であり、前記一定の負の電圧の大きさが、前記ＲＦ信号の最大の負の変動の大きさとほぼ同じであるか、またはそれより大きくなる、請求項１２記載の方法。
【請求項１６】
最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
前記最上部半導体層上に位置する少なくとも１つの電界効果トランジスタと、
前記少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造と、
前記底部半導体層に埋め込まれ、前記埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有するドープ半導体領域であって、前記第２の導電性タイプが前記第１の導電性タイプとは正反対であり、前記ドープ半導体領域の一部分が前記少なくとも１つの電界効果トランジスタの一部分の下にある、ドープ半導体領域と、
中間工程（ＭＯＬ）誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、および前記埋め込み絶縁体層を通り、前記ドープ半導体領域の上部表面まで延びる、少なくとも１つの導電ビアと、
を含む、半導体構造。
【請求項１７】
その大きさが前記少なくとも１つの電界効果トランジスタ内の信号により前記底部半導体層に誘導される最大表面電位より大きい電圧まで、前記ドープ半導体領域に電気的にバイアスをかける、請求項１６記載の半導体構造。
【請求項１８】
前記少なくとも１つの電界効果トランジスタに印加された無線周波信号によって誘導され、前記第２のドープ領域に隣接し、前記底部半導体層の上部部分内に位置し、前記底部半導体層の少数電荷キャリアの電荷を含む誘導電荷層をさらに含む、請求項１６記載の半導体構造。
【請求項１９】
前記誘導電荷層の全体が、蓄積モードまたは反転モードに励起されずに前記無線周波信号の１サイクル全体を通して空乏モードになる、請求項１８記載の半導体構造。
【請求項２０】
最上部半導体層と、埋め込み絶縁体層と、第１の導電性タイプのドーピングを有する底部半導体層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
前記最上部半導体層上に位置する少なくとも１つの電界効果トランジスタと、
前記少なくとも１つの電界効果トランジスタに横方向に隣接する浅いトレンチ分離構造と、
前記底部半導体層に埋め込まれ、前記埋め込み絶縁体層に隣接し、第２の導電性タイプのドーピングを有する第１のドープ半導体領域であって、前記第２の導電性タイプが前記第１の導電性タイプとは正反対である、第１のドープ半導体領域と、
前記底部半導体層に埋め込まれ、前記埋め込み絶縁体層に隣接し、前記第１の導電性タイプのドーピングを有し、前記第１のドープ半導体領域に隣接しない第２のドープ半導体領域と、
中間工程（ＭＯＬ）誘電体層の上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、および前記埋め込み絶縁体層を通り、前記第１のドープ半導体領域の上部表面まで延びる、少なくとも１つの第１の導電ビアと、
前記中間工程（ＭＯＬ）誘電体層の前記上部表面から、前記ＭＯＬ誘電体層、前記浅いトレンチ分離構造、および前記埋め込み絶縁体層を通り、前記第２のドープ半導体領域の上部表面まで延びる、少なくとも１つの第２の導電ビアと、
を含む、半導体構造。
【請求項２１】
前記第１のドープ半導体領域が前記少なくとも１つの電界効果トランジスタの一部分の下にある、請求項２０記載の半導体構造。
【請求項２２】
前記少なくとも１つの第１の導電ビアおよび前記少なくとも１つの第２の導電ビアのそれぞれが、下部コンタクト・ビアと上部コンタクト・ビアの垂直に隣接するスタックを含み、前記上部導電ビアの上部表面が前記ＭＯＬ誘電体層の前記上部表面まで延び、前記下部導電ビアの下部表面が前記ドープ半導体領域の前記上部表面まで延びる、請求項２０記載の半導体構造。
【請求項２３】
前記少なくとも１つの電界効果トランジスタに印加された無線周波信号によって誘導され、前記底部半導体層の上部部分内に位置し、前記第２のドープ領域に隣接する空乏領域を含む誘導電荷層をさらに含む、請求項２０記載の半導体構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【公開番号】特開２０１０−１５３７８６（Ｐ２０１０−１５３７８６Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００９−２２４４２３（Ｐ２００９−２２４４２３）
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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