【課題】 ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを構成するｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１は、ゲート絶縁膜１４，１５が酸窒化シリコン膜からなり、ゲート電極２３，２４が、ゲート絶縁膜１４，１５上に位置するシリコン膜を含んでいる。ゲート電極２３，２４とゲート絶縁膜１４，１５との界面近傍に、１×１０^１３〜５×１０^１４原子／ｃｍ^２の面密度でＨｆのような金属元素が導入されている。ｎチャネル型ＭＩＳＦＥＴ４０とｐチャネル型ＭＩＳＦＥＴ４１のチャネル領域の不純物濃度は、１．２×１０^１８／ｃｍ^３以下に制御されている。 （もっと読む）

【課題】 金属多層構造を持つ配線層のストレスを緩和しつつ、ボイドの発生を抑制する。
【解決手段】 スパッタリング法にて絶縁層１上にＴｉＮ膜２を堆積した後、Ａｒを用いたプラズマエッチング処理を行うことにより、ＴｉＮ膜２の表面を逆スパッタして、ＴｉＮ膜２の表面の結晶性を劣化させた結晶性緩和層２ａを形成し、スパッタリング法を用いることにより、結晶性緩和層２ａを介してＴｉＮ膜２上にＡｌ−Ｃｕ膜３を堆積してから、Ａｌ−Ｃｕ膜３上にＴｉ膜４およびＴｉＮ膜５を順次堆積する。 （もっと読む）

半導体デバイスの製造方法は、互いに逆方向に向く第一及び第二主面を有する半導体基板を設けることを含む。この半導体基板の第一主面には、溝が形成される。当該溝は半導体基板の第一深さ位置まで延び、誘電体材料で覆われる。また、この溝は導電性材料で充填される。電気部品が、第一主面に露出した導電材料へ電気的に接続される。そして、キャップが第一主面へ取り付けられ、電気部品と電気的接続とを覆う。
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【課題】 異なる極性のゲート電極における、ゲート電極間の加工寸法差が小さく、かつ、ゲート絶縁膜や半導体基板に与えるダメージを極力低減させる半導体装置の製造方法を提供する。
【解決手段】 ゲート電極膜をドライエッチングで加工する際に、ゲート電極膜における第１のゲート電極が形成される第１のゲート電極形成領域の表面から前記ゲート電極膜の内部の第１の深さまで、第１のゲート電極形成領域のエッチングレートと、不純物が導入されていない第２のゲート電極形成領域とのエッチングレートとが略同等となるような不純物濃度分布を形成する。 （もっと読む）

【課題】 銅配線のＥＭ耐性とＳＭ耐性を、ともに向上させる。
【解決手段】 不純物を含む銅めっき膜をシリコン基板１の上に成膜した後、銅めっき膜を結晶成長させて、複数の銅結晶粒とそれらの粒界に分布する不純物層とで構成された第一銅膜９ｃを形成する。次に、第一銅膜９ｃより不純物濃度が高い第二銅膜１０を第一銅膜９ｃの上に形成し、第二銅膜１０に含まれる不純物を第一銅膜９ｃに拡散させて、第一銅膜９ｃの結晶粒界に偏析する不純物濃度を高める。
このように形成することにより、第一銅膜９ｃの結晶粒の粒径は十分に大きくなる。これにより、結晶粒界における拡散パスを減少させ、ＥＭ耐性を向上させることができる。また、第一銅膜９ｃに発生するボイドの移動を抑え、ＳＭ耐性を向上させることができる。 （もっと読む）

【課題】Ｃｕ配線上にバリア膜を有する半導体装置において、ストレスマイグレーション、エレクトロマイグレーションの劣化を防止する。
【解決手段】本発明の半導体装置は、絶縁膜内に形成された配線溝内に埋め込まれた導電膜を有する配線層と、配線表面に形成されたバリア膜と、バリア膜上に形成された上層配線層とを備える。また、絶縁膜とバリア膜は接しており、導電膜とバリア膜の間にはＳｉ，Ｃを含むアモルファス層が形成されていることを特徴とする。Ｓｉにより導電膜とバリア膜の結合性を高め、アモルファス層中の空孔をＳｉ，Ｃで埋めるため、配線層とバリア膜の密着性を向上することが出来る。これにより、Ｃｕ配線のエレクトロマイグレーション、ストレスマイグレーション耐性を向上することができる。 （もっと読む）

【課題】 ＨＳＧ形成時の下部電極の破れや、ＨＳＧ形成後のウェット処理によるＨＳＧの剥がれを抑制しつつ、下部電極の膜厚を薄くすることが可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】 シリンダ層間膜１０６に設けたシリンダホール１０７内に、第１のシリコン層１０８ａ、シリコンリッチな酸化膜１０及び第２のシリコン層を積層した後、シリコンリッチな酸化膜１０をストッパとして第２のシリコン層に対しＨＳＧ化処理を行うことにより、シリコンリッチな酸化膜１０の表面に複数のＨＳＧ１０８ｃを形成する。 （もっと読む）

【課題】 電気光学装置の駆動回路において、ＴＦＴの半導体層と配線との電気的接続に係る抵抗を小さくし、更には当該駆動回路の動作不良を防止して消費電流を小さくする。
【解決手段】 駆動回路は、相補型トランジスタを構成するｎチャネル型の第１ＴＦＴ及びｐチャネル型の第２ＴＦＴと、第１ＴＦＴの半導体層と層間絶縁膜に開孔された第１コンタクトホールを介して電気的に接続されるか、又は第２ＴＦＴの半導体層と層間絶縁膜に開孔された第２コンタクトホールを介して電気的に接続される配線と、配線と第１ＴＦＴの半導体層との電気的接続に係る第１抵抗と、配線と第２ＴＦＴの半導体層との電気的接続に係る第２抵抗とを相互に近付けるように、第１又は第２ＴＦＴの半導体層より下層側に、第１又は第２コンタクトホールと重畳的に形成された導電性のシート層とを備える。 （もっと読む）

【課題】 配線及びパターンの特定箇所を選択的に細らせて配線間隔を広げ、カバレッジの良い成膜条件でもエアギャップを形成することができ、所望の配線間の静電容量を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】 隣接するフローティングゲート電極層について互いの距離が上層から下地基板面までの間で徐々に離れるように上層から下地基板面へ向けて互いの層形状を選択的に細らせ、互いの距離が離れたフローティングゲート電極層の間にエアギャップを有する層間絶縁膜を備える。 （もっと読む）

【課題】 電流のリークが生じにくい半導体装置を提供する。
【解決手段】 半導体基板１に形成された素子分離膜２と、高電圧駆動トランジスタのゲート酸化膜３ａと、ゲート酸化膜３ａ上に形成されたゲート電極４ａと、半導体基板１に形成され、低電圧駆動トランジスタのソース及びドレインとして機能する不純物領域７ｂと、半導体基板１上、素子分離膜２ａ，２ｂ上及びゲート電極４ａ上それぞれに形成された第１のエッチングストッパー膜９と、第１のエッチングストッパー膜９上に形成され、不純物領域７ｂの上方に位置する第２のエッチングストッパー膜１０と、第１のエッチングストッパー膜９上、及び第２のエッチングストッパー膜１０上に形成された絶縁膜１１と、絶縁膜１１に形成され、不純物領域７ｂ上に位置する接続孔１１ｂとを具備する。 （もっと読む）

【課題】多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置する。
【解決手段】半導体基板１上に絶縁膜７，９を介して形成された多結晶シリコンパターンからなるゲート電極１１，１３及び抵抗体２３と、ゲート電極１１，１３上及び抵抗体２３上を含んで半導体基板１上に形成された層間絶縁膜２７と、層間絶縁膜２７上に形成された金属配線層３１を備えた半導体装置において、金属配線層３１の下面に形成された第１窒化膜２９と、金属配線層３１の少なくとも一部の側面及び上面を被う第２窒化膜３３と、金属配線層３１のうち最も高い位置にある金属配線層の上面の少なくとも一部を第２窒化膜３３から露出させる高さに平坦面をもち、平坦化のためにエッチバック処理が施されているＳＯＧ膜（３５ａの一部）とを備えている （もっと読む）

【課題】良好なコンタクトを得ることが可能なコンタクトホールを備えた半導体装置を提供する。
【解決手段】単結晶シリコン基板５１の表面上にＮ型またはＰ型の不純物拡散層５２を形成する際に、不純物拡散層５２中の不純物濃度を適宜設定する。すると、図２（Ａ）に示すＲＴＮ法を用いた熱処理時に、チタンシリサイド層５７の成長を適度に抑制して最適化することができる。その結果、不純物拡散層５２の接合深さが浅い場合でも、工程４におけるＲＴＮ法を用いた熱処理時に、コンタクトホール５５の底面部に形成されたチタンシリサイド層５７が成長し過ぎて不純物拡散層５２を突き抜けるのを防止可能になり、チタンシリサイド層５７と単結晶シリコン基板５１とが直接接続されてショートするコンタクトリークが生じなくなる。 （もっと読む）

【課題】 抵抗素子を構成する半導体材料が有する抵抗率の温度依存係数よりも小さい抵抗率の温度依存係数を有する抵抗素子を提供する。
【解決手段】 抵抗素子１０は、Ｎ型多結晶シリコン１１と、Ｐ型多結晶シリコン１２とを備える。Ｎ型多結晶シリコン１１は、抵抗率の温度依存係数が正であり、Ｐ型多結晶シリコン１２は、抵抗率の温度依存係数が負である。サリサイド１３，１４は、Ｎ型多結晶シリコン１１の一主面１１Ａの両端部に形成され、サリサイド１７，１８は、Ｐ型多結晶シリコン１２の一主面１２Ａの両端部に形成される。そして、Ｎ型多結晶シリコン１１は、サリサイド１４、コンタクト１６、金属層２３、コンタクト１９およびサリサイド１７を介してＰ型多結晶シリコン１２と直列に接続される。 （もっと読む）

【課題】
酸化シリコンより誘電率の高い高誘電率絶縁膜を有する半導体装置を提供する。
【解決手段】
半導体装置の製造方法は、（ａ）シリコン基板の活性領域表面にＳｉＯまたはＳｉＯＮの界面層を形成し、（ｂ）界面層上方に酸化シリコンより高い誘電率を有するＨｆＳｉＯＮ等の高誘電率のゲート絶縁膜を形成し、（ｃ）ゲート絶縁膜上方にポリシリコンのゲート電極を形成し、（ｄ）高誘電率のゲート絶縁膜形成前後の少なくとも一方で、基板表面をパッシヴェーション処理し、（ｅ）少なくともゲート電極、高誘電率のゲート絶縁膜をパターニングして絶縁ゲート電極構造を形成し、（ｆ）絶縁ゲート電極構造両側の活性領域にソース／ドレイン領域を形成する。 （もっと読む）

【課題】局部接続を含む半導体集積回路及びその製造方法を提供する。
【解決手段】半導体基板の上に対向する側壁を有する導電ライン２２，２４，２６を形成する。絶縁層３４を堆積し、該絶縁層を、ラインの少なくとも一つの側壁の少なくとも一部分に沿ってエッチングする。絶縁スペーサ４７，４８，４９，５０，５２を形成する。局所接続層５６を導電ラインの少なくとも一部分上に横たわるように形成し、基板材料位置４２，４３，４４を電気的に接続する。局所接続層内に導電性増強不純物の浅い注入と深い注入を行う。導電性増強不純物を局所接続層からその下の半導体基板材料内に拡散する。 （もっと読む）

【課題】局部接続を含む半導体集積回路及び局部接続を含む半導体集積回路の製造方法を提供する。
【解決手段】フィールド絶縁領域６４及び活性エリア領域６２が、半導体基板１２上に形成される。トレンチが、フィールド絶縁材料６６内に所望のライン形状となるようにエッチングされる。導電性材料は、トレンチを少なくとも一部分充填し、その中に導電ラインを形成するように堆積される。フィールド絶縁材料６６はＬＯＣＯＳ酸化膜を有するように形成される。 （もっと読む）

【課題】 ヒューズの信頼性を確保しつつ、ヒューズの切断性を向上させる。
【解決手段】 開口部５ａ上を覆うとともに、多結晶シリコンヒューズ３上を露出させるレジストパターン８を導電膜７上に形成し、そのレジストパターン８をマスクとして導電膜７をエッチングすることにより、開口部５ａを介して高濃度不純物注入層４に接続された配線層７ａを層間絶縁膜５上に形成した上で、導電膜７のオーバーエッチングをさらに行うことにより、多結晶シリコンヒューズ３に段差３ａを形成して、多結晶シリコンヒューズ３を薄膜化し、層間絶縁膜９および保護膜１０を多結晶シリコンヒューズ３および配線層７ａ上に順次成膜する。 （もっと読む）

【課題】 シリコン面をハロゲン系エッチングガスによりドライエッチングする際、特にオーバーエッチング時における側壁面のアタックを軽減する。
【解決手段】 シリコン面をドライエッチングする工程を含む半導体装置の製造方法において、前記ドライエッチング工程を、ＨＢｒ，ＨＣｌ，Ｃｌ₂，Ｂｒ₂，ＨＩよりなる群から選ばれる少なくとも一のガス種を含むエッチングガスにより実行し、その際、前記ドライエッチング工程を、第１の温度で実行される第１の段階と、第２の温度で実行される第２の段階とにより実行する。 （もっと読む）

【課題】 低抵抗の電極や配線を有する半導体装置を実現する。
【解決手段】 ｐ型不純物、ｎ型不純物、（ｐ+ｎ）不純物がそれぞれ導入された領域を有する半導体層において、熱処理による、これらの各領域上の不純物析出層を除去した後、金属材料を成膜して熱処理することにより、半導体層上にシリサイド膜を形成する。あるいは、前記不純物析出層に不純物を導入し、この後この上に金属材料膜を成膜し、熱処理してシリサイド膜を形成する。 （もっと読む）

【課題】 ＭＯＳトランジスタとバイポーラトランジスタとで構成されるアナログ／デジタル混載半導体装置の製造コストを低減する。
【解決手段】 ｎ型エミッタ電極２３ｂを形成するためのｎ型不純物のイオン注入と、ｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｎ型不純物のイオン注入とを同時に行い、ｐ型エミッタ電極２３ｃを形成するためのｐ型不純物のイオン注入と、ｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｐ型不純物のイオン注入とを同時に行うことにより、イオン注入工程およびフォトマスクの枚数を減らす。 （もっと読む）