【課題】ゲート形成溝内に埋め込んで形成される金属系ゲート電極を有するトランジスタ群と抵抗とを有する半導体装置で、抵抗値のばらつきをなくした抵抗形成を可能とする。
【解決手段】半導体基板１１に、第１トランジスタ群と、これよりも低い動作電圧の第２トランジスタ群と、抵抗３とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介してシリコン系材料層７１で形成された第１ゲート電極１５を有し、第２トランジスタ群は、半導体基板１１上の第１層間絶縁膜３８に形成したゲート形成溝４２内に第２ゲート絶縁膜４３を介して金属系ゲート材料を埋め込むように形成された第２ゲート電極４７、４８を有し、抵抗３は、半導体基板１１上に絶縁膜６１を介してシリコン系材料層７１と同一層で形成された抵抗本体部６２と、この上部に形成された抵抗保護層６３を有することを特徴とする。 （もっと読む）

【課題】被処理基板中の構造体に熱ストレスが加わり難いドライクリーニング方法を提供すること。
【解決手段】 酸化銅、及び有機汚染物質の少なくともいずれか一方が基板表面に形成、もしくは付着した被処理基板をチャンバ内に設置する工程（ステップ１）と、チャンバ内の雰囲気を有機化合物ガス雰囲気として被処理基板の基板表面にガスクラスターイオンビームを照射し、基板表面に形成、もしくは付着した酸化銅、及び有機汚染物質の少なくともいずれか一方を除去する工程（ステップ２）とを具備する。 （もっと読む）

【課題】バッティング・ディフュージョン構造を有する半導体素子を備えた半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１の主面に、素子分離領域２で囲まれたｐＭＩＳ用の活性領域３ａと、Ｖｄｄ電位給電部用の活性領域３ｂと、ｐＭＩＳ結合用の活性領域３ｃとの３つの活性領域が規定されており、２入力ＮＡＮＤゲートＣＭＯＳ論理回路で２つのｐＭＩＳ（Ｑｐ）に共有されるソース用のｐ^＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ^＋型半導体領域６ｂとの境界部８が、ｐＭＩＳ結合用の活性領域３ｃには設けられておらず、ｐＭＩＳ用の活性領域３ａ内に設けられている。これにより、境界部８の全てに沿ったｐＭＩＳ（Ｑｐ）のソース用のｐ^＋型半導体領域７ｂおよびＶｄｄ電位給電部用のｎ^＋型半導体領域６ｂの表面に形成されたシリサイド層の断線がなくなる。 （もっと読む）

【課題】ＬＣＤドライバなどで小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる技術を提供する。
【解決手段】ＬＣＤドライバにおいて、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３上にゲート電極１０ｂの端部が乗り上げている。そして、高耐圧ＭＩＳＦＥＴ上の１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１が形成されている。このとき、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなっている。このように構成されている高耐圧ＭＩＳＦＥＴにおいて、配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。 （もっと読む）

【課題】寄生容量が低く、かつ、熱処理による抵抗値の変動が小さい抵抗素子を有する半導体装置を得ることのできる技術を提供する。
【解決手段】スパッタリングターゲット材料としてタンタルを用い、スパッタリングガスとしてアルゴンと窒素との混合ガスを用いた反応性直流スパッタリング法により、窒化タンタル膜からなる厚さ２０ｎｍ、窒素濃度３０原子％未満の第１抵抗層５ａ、及び窒化タンタル膜からなる厚さ５ｎｍ、窒素濃度３０原子％以上の第２抵抗層５ｂを順次形成した後、第１及び第２抵抗層５ａ，５ｂを加工して抵抗素子Ｒ１を形成する。窒素濃度が３０原子％以上の上部領域を設けることにより、配線工程において熱負荷が与えられても抵抗素子Ｒ１の抵抗変動率を１％未満に抑えることができる。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】 銅に対する良好なバリア性を持ち、生産性、及び周囲の膜との密着性の双方ともが良好となる銅保護膜を有した半導体装置の製造方法を提供すること。
【解決手段】 表面に銅、もしくは銅含有金属膜が露出した状態の半導体基板を準備する工程（ＳＴ．１）と、銅、もしくは銅含有金属膜の上に、ＣｏＷＢ、ＣｏＷＰ、及びＷのいずれか一つからなる金属膜を成膜する工程（ＳＴ．２）と、上記金属膜にＳｉを導入する工程（ＳＴ．３）と、Ｓｉが導入された金属膜を窒化する工程（ＳＴ．４）と、を具備する。 （もっと読む）

【課題】 プログラム特性の良好なプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法を提供することを目的とする。
【解決手段】 半導体基板１００と、半導体基板１００表面に離間して形成されたソース／ドレイン層１０３と、ソース／ドレイン層１０３間の半導体基板１００上に形成されたＨｆを含有する電荷トラップ膜を有するゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたプログラム電位が印加されるゲート電極１０６を備えることによって、ＦＰＧＡ等のプログラマブルロジックデバイスに使用されるプログラマブル素子のプログラム特性を向上する。 （もっと読む）

【課題】しきい値電圧が異なる複数のＭＩＳＦＥＴが混在するチップにおいて、ＭＩＳＦＥＴの短チャネル効果を抑制しつつＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流を抑制する。
【解決手段】相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３が形成される領域ＡＬＴＮにしきい値電圧調整用に注入する不純物の濃度は、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２が形成される領域ＡＨＴＮにしきい値電圧調整用に注入する不純物の濃度より低くする。また、領域ＡＬＴＮにおけるｎ⁻型半導体領域１９およびパンチスルーストッパ層２０を形成する際の不純物の注入量は、それぞれ領域ＡＨＴＮにおけるｎ⁻型半導体領域１６およびパンチスルーストッパ層１７を形成する際の不純物の注入量より多くする。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】一方のゲート電極中の不純物が他方のゲート電極に拡散することを抑制するとともに、当該ゲート電極とコンタクトプラグとの接触抵抗を低減することが可能な技術を提供する。
【解決手段】ゲート電極３０は、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとを有している。ゲート電極３０の側面３１には、Ｎ型及びＰ型ゲート部分の境界領域ＢＲに切り欠き部３３が設けられている。Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける切り欠き部３３が形成されている領域３１ＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離は、Ｎ型ゲート部分３０Ｎにおける第１活性領域の直上の部分の幅よりも小さく設定されている。コンタクトプラグ４０は、Ｎ型及びＰ型ゲート部分の上面と、ゲート電極３０の側面３１の切り欠き部３３が形成されている領域とに接触している。 （もっと読む）

【課題】ｎ型ゲート電極とｐ型ゲート電極との間で、ゲート電極中の不純物が相互拡散するのを抑え、しきい値電圧の変動が抑制され、所望の特性を示すデュアルゲート電極を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１内に形成された素子分離領域２と、素子分離領域２に取り囲まれた第１の活性領域１ａ及び第２の活性領域１ｂと、ゲート絶縁膜５上に形成されたｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂと、素子分離領域２上に形成され、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとを分離する絶縁膜７及びシリコン領域９Ｃと、ｎ型ゲート電極９Ａ、シリコン領域９Ｃ、ｐ型ゲート電極９Ｂ及びそれらの間に設けられた絶縁膜７の各面上に形成された金属シリサイド膜１２とを備えている。ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとは、金属シリサイド膜１２を介して電気的に接続されている。 （もっと読む）

【課題】電気抵抗が低く、下部導電体と上部導電体間の拡散を防止する、拡散バリアフィルムの形成方法を提供する。
【解決手段】下部導電体１０２を含む基板１００上に層間絶縁膜１０４を形成する。これに形成された開口部１０６に補助拡散バリア膜１０８を形成する。この上に拡散バリアフィルム１２０を形成する。この膜は、金属有機化学気相蒸着法による金属窒化物で形成され、部分的にプラズマ処理される。この結果、プラズマ処理された層とプラズマ処理されない層の積層膜となる。これにより、拡散バリアフィルムの比抵抗を減少させると共に、優れたバリア特性を有することができる。さらにこの上に粘着金属層１２２、第１アルミニウム膜１３０、第２アルミニウム膜１３２を形成する。これらの膜をパターンニングして上部導電体とプラグとする。 （もっと読む）

【課題】シリサイド層上に抵抗値の上昇が抑制されたコンタクトを備え、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０内に形成された活性領域５０と、活性領域５０の上面に形成されたシリサイド層４５と、半導体基板１０およびシリサイド層４５の上に形成された第１の層間絶縁膜１５と、シリサイド層４５上に形成され、第１の層間絶縁膜１５を貫通するコンタクトプラグ６０とを備えている。コンタクトプラグ１個当たりのシリサイド層４５の面積は、コンタクトプラグの面積以上、且つ、１００μｍ^２以下である。 （もっと読む）

【課題】 メモリセル部と周辺回路部とを少ない工程で形成できるとともに微細な配線を形成可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板の上方に第１絶縁膜２、第２絶縁膜３が順次形成される。第２絶縁膜のメモリセル部の配線形成予定領域の上方の部分および周辺回路部の配線形成予定領域の上方の部分を除去することによって、メモリセル部および周辺回路部において第１心材膜３および第２心材膜３がそれぞれ形成される。第１、第２心材膜３の側壁上に側壁膜１３が形成される。第２心材膜３のエッチングレートを第１心材膜３と異ならせることによって第３心材膜３ａが形成される。第３心材膜３ａを残しながら第１心材膜３が除去される。第３心材膜３ａおよび側壁膜１３とマスクとして第１絶縁膜２の一部を除去することによって第１絶縁膜３内に配線溝２１、２２が形成される。配線溝２１、２２が導電材料２３、２４で埋め込まれる。 （もっと読む）

【課題】ＬＤＭＯＳＦＥＴの出力電力および負荷効率を向上させる。
【解決手段】相対的に上層のソース配線である配線２９Ａは、ＲＦパワーモジュールの電流容量を満たすために厚い膜厚で形成し、１層目のソース配線である配線２４Ａは、配線２９Ａの膜厚の半分以下の膜厚で形成し、相対的に膜厚の厚い配線２９Ａではゲート電極７上を覆わずに、相対的に膜厚の薄い配線２４Ａでゲート電極７上を覆ってゲート電極７とドレイン配線との間をシールドする構造としてソース、ドレイン間の寄生容量（Ｃｄｓ）を低減する。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】セルコンタクトのアクティブ領域に対する位置合わせにずれが生じた場合でも、コンタクト抵抗を増大させない半導体装置及びその製造方法を提供する。
【解決手段】半導体基板20、半導体基板に設けられた素子分離膜21、層間絶縁膜60及び導電プラグ62を備えて構成される。半導体基板は、一方の主表面20a側に、第1の方向及び第2の方向に行列配列されたメモリセルを有している。導電プラグは、層間絶縁膜内に形成されていて、メモリセルと層間絶縁膜上に形成される配線74とを電気的に接続する。各メモリセルは、ゲート電極34と、一対の不純物拡散領域40を備えている。不純物拡散領域は、主表面側に金属シリサイド膜46を有している。導電プラグは、素子分離膜上と金属シリサイド膜上とに形成されている。金属シリサイド膜は、第1部分47と、第2部分48を備えていて、第1部分の厚みが第2部分の厚みよりも大きい。 （もっと読む）

【課題】ポリシリコン抵抗素子内の不純物濃度の変動を抑制することを目的とする。
【解決手段】半導体装置の製造方法は、基板にポリシリコン膜を成膜する工程と、前記ポリシリコン膜に所定のパターンを形成する前に前記ポリシリコン膜に不純物を注入する第１注入工程と、前記ポリシリコン膜上に第１の拡散防止膜を成膜する工程と、前記ポリシリコン膜に注入した前記不純物を活性化させるための熱処理を行う工程と、を備える。 （もっと読む）

【課題】ダマシン法で多層配線構造を形成する際に、ＥＭ耐性およびＳＭ耐性を高めつつ、接続不良を防いで配線の歩留まりを向上させる。
【解決手段】半導体装置は、半導体基板上に形成され、銅を主成分とする材料により構成された銅配線上にシリコン含有ガスを照射して、銅配線の表面にシリコン含有層を形成する工程（Ｓ１０２）と、銅配線上に、拡散防止膜を形成する工程（Ｓ１０４）と、拡散防止膜上に、Ｓｉ、Ｏ、およびＣを含む層間絶縁膜を形成する工程（Ｓ１０６）と、層間絶縁膜に、拡散防止膜に達する凹部を形成する工程（Ｓ１０８）と、凹部側壁に露出した層間絶縁膜表面に他の領域よりも酸素濃度が高い改質層を形成する工程（Ｓ１１０）と、拡散防止膜を除去して銅配線表面を露出させる工程（Ｓ１１２）と、凹部内に導電材料を埋め込み配線を形成する工程（Ｓ１１４）とにより形成される。 （もっと読む）