【課題】 誘電体膜の段差被覆性がよく、かつ誘電体物質の廃棄量を少なくする。
【解決手段】 下地膜８上に、パターニングされた下部電極１１を形成する工程と、インクジェット方式の塗布機構を用いて、下部電極１１上に誘電体物質を塗布する工程と、塗布された誘電体物質を加熱することにより、下部電極１１上に誘電体膜１２を形成する工程と、誘電体膜１２上に上部電極を形成する工程とを具備する。上部電極を形成する工程は、下地膜８上及び誘電体膜１２上に層間絶縁膜を形成する工程と、層間絶縁膜に、誘電体膜上に位置する開口部を形成する工程と、開口部の中及び層間絶縁膜上に導電体を堆積する工程と、層間絶縁膜上から導電体を除去することにより上部電極を形成する工程とを具備する。 （もっと読む）

【課題】半導体装置におけるセルフアラインドコンタクトを形成する製造方法であって、基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成する方法を提供する。
【解決手段】第一の酸化物はトレンチの壁部に隣接した前記基板上に生成される。ポリシリコン層は前記コアエリアと前記ターミネーションエリアに蒸着される。このポリシリコン層は、前記コアエリアの前記トレンチの一部分にゲート領域を形成するように選択的にエッチングされる。このポリシリコン層のエッチングは、また、前記ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する。 （もっと読む）

ソース／ドレイン（２０）とゲート（２６）との間の接点（３２）が、ゲート誘電体（４６）の選択部分（３５）へ埋設物を注入することによりゲート誘電体（４６）の選択部分（３５）を導電性にすることで行われる。ゲート材料は集積回路全体（１０）の上の層に位置する。ゲート（２６）がソース／ドレイン（２０）に接続する領域（３２）が識別され、この識別位置（３５）においてゲート誘電体（４６）が導電性となるよう埋設物が注入される。ソース／ドレイン（２０）が導電性ゲート誘電体（３５）のそのような導電性領域の下を延び、該位置で埋設物が注入されたゲート誘電体（３５）がゲート（２６）をソース／ドレイン（２０）に短絡するように、ソース／ドレイン（２０）は形成される。これによって集積回路（１０）上のスペースが節約され、相互接続層の必要性が低減され、露出したシリコン基板上にポリシリコンを堆積およびエッチングさせることに付随する問題を回避することができる。
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一般に集積回路の製造に有用な、金属を取り除くための、及び、特に貴金属の化学的機械的研磨用の、スラリーは、過ヨウ素酸、研磨剤、及び緩衝系を組み合わせることによって、形成されてもよく、ここでそのスラリーのｐＨは、約（４）と約（８）との間にある。

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【課題】 製造されるポリシリコン・レジスタのシート抵抗の許容誤差をより正確に制御する精密ポリシリコン・レジスタを製造するためのプロセスを提供する。
【解決手段】 プロセスは、一般に、部分的に形成されたポリシリコン・レジスタを有するウェハに対して、エミッタ／ＦＥＴ活性化高速熱アニール（ＲＴＡ）を行うステップと、それに続いて、保護誘電体層をポリシリコン上に堆積させるステップと、ドーパントを該保護誘電体層を通して該ポリシリコンに注入して、ポリシリコン・レジスタの抵抗を定めるステップと、シリサイドを形成するステップとを含む。 （もっと読む）

【課題】銅配線の寿命を増大させ、同時に、密着性を高め、ストレスマイグレーション耐性を向上させる。
【解決手段】Ｃｕ１６とバリアメタル１２、あるいはＣｕ１６とキャップ層１９との界面近傍に、不純物１５を固溶させる、不純物１５を析出させる、非晶質Ｃｕ１４を存在させるまたはＣｕとの化合物を形成することにより、界面近傍の空孔を減らし、Ｃｕのエレクトロマイグレーション（ＥＭ）に対する界面拡散の寄与を減少させ、寿命を増大させ、同時に、密着性を高め、ストレスマイグレーション耐性を向上させた。 （もっと読む）