【課題】ＬＳＩ特に多層メッシュ電源構造を有するＬＳＩにおいて電源ノイズを効率良く抑制する。
【解決手段】半導体装置１００は、第１の配線層と第２の配線層を備える。第１の配線装置において、第１の電位の電源電圧供給線が論理セルに沿って第１の配線方向に配置されている。第２の配線層は、第１の配線層の上層に位置し、複数の第２の電位の電源電圧供給線が隣接して組となり第１の配線方向とは異なる第２の配線方向で配置されている。第１の配線層の上層に位置し、第２の配線層の複数の第２の電位の電源電圧供給線のうちの少なくとも２つを接続する第２の電位の配線があり、この第２の電位の配線は、第１の電位の電源電圧供給線と重なる位置に配置されて、第１の電位の電源電圧供給線とで容量を形成する。 （もっと読む）

【課題】製造コストの増加を抑制すると共に容量値のバラツキを少なくする。
【解決手段】１,２層目の電極膜厚Ｔ1,Ｔ2が、２００nmであって、３〜５層目の電極膜厚Ｔ3〜Ｔ5である３５０nmよりも薄い場合には、１,２層目の電極間距離Ｓ1,Ｓ2を、３〜５層目の電極間距離Ｓ3〜Ｓ5である２５０nmよりも短い１５０nmから２５０nmよりも長い２９０nmに調整して、１,２層目における総容量値の単位容量当たりのバラツキＦ1,Ｆ2と、３〜５層目における総容量値の単位容量当たりのバラツキＦ3〜Ｆ5とを、略同一にすることによって、全容量素子における積算容量値の単位容量当りのバラツキＦ_TOTALの値を５９.１％改善することができる。したがって、工程の追加をなくして製造コストの増加を抑制すると共に、容量値のバラツキを少なくすることができる。 （もっと読む）

【課題】半導体装置の中に電磁ノイズ除去用のコンデンサを作る構成でありながら、コンデンサの占有面積を小さくすることができ、また、高周波ノイズを十分に除去出来る半導体装置の提供。
【解決手段】半導体装置は、半導体基板の上面に設けられた層間絶縁膜の内部に縦方向に延びるように形成され、グランド電位に接続された対向する複数のグランド用金属板部を備えると共に、層間絶縁膜の内部における前記複数のグランド用金属板部で挟まれる位置に縦方向に延びるように形成され、信号電位に接続された信号用金属板部を備えるように構成したものである。この構成によれば、半導体装置の中に電磁ノイズ除去用のコンデンサを作る構成でありながら、コンデンサの占有面積を小さくすることができ、また、高周波ノイズを十分に除去することができる。 （もっと読む）

【課題】電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置を提供する。
【解決手段】埋め込み酸化膜１２を有するＳＯＩ基板２０において、埋め込み酸化膜１２上のＳＯＩ層２１が、埋め込み酸化膜１２に達する絶縁分離トレンチにより取り囲まれた複数の領域Ｅ１，Ｅ２，Ｄに分割され、複数の領域Ｅ１，Ｅ２，Ｄが、能動素子または受動素子が配置される素子領域Ｅ１，Ｅ２と、基板面内において素子領域Ｅ１，Ｅ２を取り囲み、接地（ＧＮＤ）電位に固定される分離領域Ｄとに分類され、分離領域Ｄに、当該分離領域ＤのＳＯＩ層２１を一方の電極とする容量素子Ｃ１が配置されてなる半導体装置１０１とする。 （もっと読む）

【課題】キャパシタの信頼性や品質を確保しつつ、ウェハ工程完了後にキャパシタの容量を調整できる半導体装置を提供する。
【解決手段】容量調整用キャパシタを、同一の半導体基板に対して複数備え、容量調整用キャパシタがパッシベーション膜によって被覆された半導体装置であって、複数の容量調整用キャパシタは、同一層の電極間がそれぞれ層内繋ぎ配線によって連結されて１つのキャパシタブロックを構成しており、層内繋ぎ配線によって連結された各層の電極のうち、少なくとも１層の電極と当該電極間を繋ぐ層内繋ぎ配線とが、同一の導電材料からなる薄膜抵抗体として構成され、薄膜抵抗体のうち、層内繋ぎ配線に相当する部位の少なくとも１箇所に光を選択的に照射して部位を断線させることにより、キャパシタブロックの容量が調整可能である。 （もっと読む）

【課題】論理変更の自由度を高くする。
【解決手段】所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、配線の変更により複数の論理を実現可能な１段以上で構成された補助セルを１種類以上用意し、回路接続情報に基づき複数種類の機能セルを配置配線後、所定の領域の未使用領域に配置可能な任意の補助セルを１つ以上配置し、回路接続情報に変更があった場合、未使用領域に配置された補助セルを使う。 （もっと読む）

【課題】論理変更の自由度を高くする。
【解決手段】チップの所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、配線の変更により複数の論理を実現可能な補助セルを１種類以上用意し、回路接続情報に基づき複数種類の機能セルを配置配線後、所定の領域の第１の未使用領域に配置可能な任意の補助セルを１つ以上配置し、チップの所定の領域以外の第２の未使用領域に配置可能な任意の補助セルを１つ以上配置し、回路接続情報に変更があった場合、第１の未使用領域及び第２の未使用領域に配置された補助セルを使う。 （もっと読む）

【課題】キャパシタを備える半導体集積回路装置に関して、キャパシタの寄生容量を削減するための新たな手法を提案する。
【解決手段】基板と、前記基板の上方に形成されたシールド層と、第１及び第２の電極を有し、前記シールド層の上方に形成されたキャパシタと、入力と出力とを有し、前記入力が前記第１又は第２の電極に接続され、前記出力が前記シールド層に接続された、前記シールド層の電位を前記第１又は第２の電極と同じ電位に制御する電位制御手段とを備えることを特徴とする半導体集積回路装置。 （もっと読む）

【課題】ＭＩＭ型のキャパシタを備える半導体装置の製造方法であって、ＭＯＳＦＥＴの特性低下を抑制しつつ、下地絶縁膜中の酸化性不純物の下部電極への拡散を抑制する。
【解決手段】ウエハ上にキャパシタ収容絶縁膜２９を堆積するステップと、キャパシタ収容絶縁膜２９を堆積したウエハを、予め所定温度に設定した加熱炉内に所定時間挿入し、キャパシタ収容絶縁膜２９を緻密化するステップと、緻密化したキャパシタ収容絶縁膜２９に形成したキャパシタ収容孔３０内に、下部電極を構成する金属膜、容量絶縁膜、及び、上部電極を構成する金属膜を順次に堆積して、ＭＩＭ型キャパシタを形成するステップと、を有する。 （もっと読む）

【課題】従来の半導体装置においては、受動素子を形成するための工程を追加する必要がある。
【解決手段】半導体装置１は、半導体基板１０、ＦＥＴ（電界効果トランジスタ）２０、コンタクトプラグ３０、抵抗素子４０（特定部材）、および配線５０を備えている。ＦＥＴ２０には、コンタクトプラグ３０が接続されている。このコンタクトプラグ３０と同一の層（配線層６０の最下層）中に、抵抗素子４０が設けられている。コンタクトプラグ３０および抵抗素子４０は、同一の材料によって形成されている。抵抗素子４０の上面の一部に、配線５０が接続されている。 （もっと読む）

【課題】ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減する事を目的とする。
【解決手段】底部の面積を維持しながら、上部に行くほど下部電極４０５までの距離が大きくなるように上部電極４０３の形状を形成することにより、ＭＩＭ容量値を維持し、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減することができる。 （もっと読む）

【課題】素子分離絶縁膜上に複数の容量素子が形成された半導体装置において、複数の容量素子の寄生容量を低減するとともに、相対精度の向上を図る。
【解決手段】上面に複数の容量素子Ｃ１，Ｃ２を共通に形成している素子分離絶縁膜６と、素子分離絶縁膜６の下で複数の容量素子Ｃ１，Ｃ２の形成領域にわたって形成された第１のＰ型ウエル拡散層５ａと、第１のＰ型ウエル拡散層５ａの下でＰ型半導体基板１に対する分離層として複数の容量素子Ｃ１，Ｃ２の形成領域にわたる状態に形成されたＮ型基板分離拡散層４とを備える。複数の容量素子Ｃ１，Ｃ２に対して共通に、素子分離絶縁膜６による容量Ｃｐ１とともに、第１のＰ型ウエル拡散層５ａとＮ型基板分離拡散層４からなるＰＮ接合容量Ｃｐ２と、Ｎ型基板分離拡散層４とＰ型半導体基板１からなるＰＮ接合容量Ｃｐ３とが結合されている。 （もっと読む）

【課題】高段差で大面積のパターンが形成される場合でも、ウェハ全面でのマスクパターン寸法の均一性をさらに向上させることができるとともに、コンタクト窓形成の際にウェハ全面でコンタクト窓の開口幅ばらつきを低減することができ、製品歩留を改善しかつ製品品質をより向上させることができる半導体装置を提供する。
【解決手段】ＬＯＣＯＳ酸化膜及びその上に形成されたポリシリコン膜５の外周に形成された下部コンタクト領域に、ポリシリコン膜５に対するダミーパターン６を形成することにより、キャパシタ領域とその周辺のデバイス領域との段差を軽減する。 （もっと読む）

【課題】単位面積あたりの静電容量が大きく、静電容量の製造ばらつきが小さく、Ｑ値が高く、自己共振周波数の高い半導体容量素子を提供する。
【解決手段】１層配線及び２層配線は、それぞれ、入力側の配線群と出力側の配線群とを含み、１層の入力側の配線群が有する取り出し配線と２層の入力側の配線群が有する取り出し配線とは、配線層の積層方向において重なる位置に配置され、１層の出力側の配線群が有する取り出し配線と２層の出力側の配線群が有する取り出し配線とは、配線層の積層方向において重なる位置に配置され、配線層の積層方向において、静電容量を発生させる配線は、互いに立体的に交差する。 （もっと読む）

【課題】ゲート電極およびウェル領域の表面に空乏層が生じることを抑える半導体装置を提供する。
【解決手段】半導体基板の表面部分に形成され第１の電圧が印加されるｎ型ウェル１１と、ｎ型ウェル１１上に設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられ前記第１の電圧より高い第２の電圧が印加されるｐ型ゲート電極１４と、ｎ型ウェル１１内の前記ゲート絶縁膜と対向する領域を囲むようにｎ型ウェル１１の表面部分に形成された素子分離層１５ａと、を備え、素子分離層１５ａにより囲まれたｎ型ウェル領域１１とｐ型ゲート電極１４との間に静電容量を形成する。 （もっと読む）

【課題】大容量キャパシタが必要な半導体集積回路を搭載する半導体チップのチップサイズを小さくできる構造の半導体装置を提供する。
【解決手段】素子形成領域及び該素子形成領域を囲んで形成された周辺領域を有する半導体チップ１と、前記半導体チップ１の前記周辺領域上に同心円状に形成され、且つ複数の金属層を積み上げて形成された複数の金属リング１２（１２１〜１２３）とを具備し、前記金属リング１２のうち隣接する１対の金属リングは、互いに対向する一対の電極として所定の電位差を有するキャパシタを構成している。従来回路構成に用いられない信頼性強化のために用いられる金属リングをキャパシタに利用するので、大容量キャパシタが必要な半導体集積回路を搭載する半導体チップのチップサイズを小さくすることができる。 （もっと読む）

【課題】スイッチング回路の構成に好適な半導体装置で、高速スイッチングが可能な横型ＭＯＳトランジスタが形成されてなる半導体装置であって、スイッチング損失とサージ電圧（ノイズ）の両者を同時に抑制できる、小型で安価な半導体装置を提供する。
【解決手段】半導体基板の表層部に、横型ＭＯＳトランジスタＬＴａ、ツェナーダイオードＺＤａおよび容量素子Ｃａが形成されてなる半導体装置であって、ツェナーダイオードＺＤａと容量素Ｃａが、横型ＭＯＳトランジスＬＴａのドレインＤとゲートＧの間に直列接続されてなる半導体装置１０１とする。 （もっと読む）

【課題】面積が大きい第２トレンチの極近傍にゲート電極を配置する場合でも、このゲート電極を設計寸法どおりに再現性良く形成できるようにした半導体装置の製造方法を提供する。
【解決手段】ＣＭＯＳ領域のＳｉ基板１に小面積の第１トレンチＴｒ１を形成する工程と、第１トレンチＴｒ１が形成されたＳｉ基板１上の全面にＳｉＯ_２膜５を形成して第１トレンチＴｒ１を埋め込む工程と、ＳｉＯ_２膜５に平坦化処理を施して第１トレンチＴｒ１以外のＳｉ基板１上からＳｉＯ_２膜５を除去する工程と、ＣＭＯＳ領域のＳｉＯ_２膜５が取り除かれたＳｉ基板１上にゲート電極１１を形成する工程と、ゲート電極１１を形成した後で、高周波領域のＳｉ基板１に大面積の第２トレンチＴｒ２を形成する工程と、第２トレンチＴｒ２を層間絶縁膜１５で埋め込む工程と、第２トレンチＴｒ２の真上に位置する層間絶縁膜１５上にＭＩＭキャパシタ３０を形成する工程と、を含む。 （もっと読む）

【課題】従来の半導体装置においては、コンタクトプラグ用の開口が形成される部分でオーバーエッチングが起こり、それにより当該開口の下に位置する拡散層がダメージを受けてしまう。
【解決手段】半導体装置１は、回路形成領域Ｄ１と、回路形成領域Ｄ１を包囲するシールリング３０（ガードリング）とを備えている。回路形成領域Ｄ１には、ＤＲＡＭ４０が形成されている。半導体基板１０上に、層間絶縁膜２２，２４，２６，２８が形成されている。シールリング３０は、層間絶縁膜２２，２４，２６，２８中に形成されており、その少なくとも一部が半導体基板１０から離間している。 （もっと読む）

【課題】 ゲート配線に高電圧が印加されることがあっても、半導体装置のゲート絶縁膜が破壊されてしまうことがないように保護する回路が組み込まれている半導体装置を提供する。
【解決手段】 ゲート配線ＧＷと低電圧側電極Ｅの間に、コンデンサ１８と抵抗２０の直列回路が接続されている。コンデンサ１８の容量は、スイッチング構造１２のゲート電極Ｇとゲート絶縁膜と半導体領域で形成されるコンデンサ成分の容量よりも小さい。抵抗２０の抵抗値は、ゲート配線ＧＷに所定のオン電圧を印加したときに、コンデンサ１８が短絡していても、スイッチング構造１２のゲート絶縁膜に対向している半導体領域にチャネルを形成する電圧をゲート電極Ｇに発生させる抵抗値に設定されている。 （もっと読む）