【課題】ＭＯＳトランジスタあるいはＭＩＭキャパシタにおいて、導体膜からなる電極に、多量の重水素をドープすることにより、絶縁膜との界面の欠陥を終端し特性劣化を抑制する。
【解決手段】電子ビームＥＢによりシリコンソース１３を加熱し、重水素ガス雰囲気中１１Ｃにシリコン原子を放出することにより、シリコン膜を基板Ｗ上に堆積する。このシリコン膜はＣＶＤ法による堆積よりも高濃度に重水素ドープされ、ダングリングボンドなどの欠陥が重水素で終端されている。 （もっと読む）

【課題】電源回路用の容量素子の平面寸法を縮小することにより、不揮発性メモリを混載する論理用半導体装置の低コスト化を図ることのできる技術を提供する。
【解決手段】選択用ｎＭＩＳのゲート絶縁膜または周辺回路のいずれかの電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜を介して設けられた半導体基板の活性領域ＡＣＴと選択用ｎＭＩＳのゲート電極と同一層の導体膜からなる下部電極ＣＧｃｂとの間で第１容量部を構成し、電荷蓄積層を含む多層構造の絶縁膜を介して設けられた下部電極ＣＧｃｂとメモリ用ｎＭＩＳのゲート電極と同一層の導体膜からなる上部電極ＭＧｃｔとの間で第２容量部を構成し、第１容量部と第２容量部とを並列に接続することによって積層型容量素子Ｃ１を構成し、下部電極ＣＧｃｂ下の半導体基板の活性領域ＡＣＴに複数の容量素子用の溝１ａを形成する。 （もっと読む）

【課題】ＭＩＭキャパシタの下部電極加工時の酸化を防止する。
【解決手段】酸化量がアッシング時間に依存しない領域を用いて、金属が酸化しない酸素割合で生産上問題にならないアッシング速度を確保してレジスト除去を行う。ＭＩＭキャパシタの下部電極加工のレジスト膜アッシング工程において、バイアス無しで所定の温度で行う際の酸素ガスの割合が、第１の金属膜の酸化量がアッシングする時間に依存しない酸素の割合以下に設定する。 （もっと読む）

【課題】半導体基板の近くにインダクタが配置されるときにも、半導体基板の内部インダクタのインダクタンスに影響を与え難い半導体装置を提供する。
【解決手段】半導体基板２と、半導体基板２に形成される絶縁膜３と、絶縁膜３上に形成されるインダクタ７と、を備える半導体装置１にかかり、半導体基板２上には内部インダクタ９が形成され、内部インダクタ９と対向する場所には、インダクタ７が放出する磁力線を減衰させる内部用シールド膜５を有し、内部インダクタ９が内部用シールド膜５により変化するインダクタンスを補正する補正インダクタ６を有することを特徴とする。 （もっと読む）

【課題】Ｑ値が高く、位相雑音特性が優れる半導体装置を提供する。
【解決手段】半導体装置１は、能動素子としての集積回路１２と、集積回路１２に電気的
に接続される複数の接続電極（１４，１５）とを含む半導体基板１０と、半導体基板１０
の接続電極１４，１５が形成される面に、接続電極１４，１５を避けて形成される第１の
樹脂層７０と、半導体基板１０と第１の樹脂層７０の間に形成され、複数の接続電極のう
ちの一つに接続される接続配線層２５，２６と、接続配線層２５，２６に一端が接続され
、第１の樹脂層の表面に形成されるＣｕ配線層からなる渦巻き形状のスパイラルインダク
タ４０，５０と、スパイラルインダクタ４０，５０の表面を覆う第２の樹脂層７５と、複
数の接続電極のいくつかと電気的に接続され、第２の樹脂層７５から一部が突出してなる
外部端子８１〜８６と、を備える。 （もっと読む）

【課題】バックバイアス電圧の印加により、製造後においても特性を調整することができる受動素子を備えた半導体装置を提供する。
ゲート電極から電荷蓄積層に正孔を注入する不揮発性メモリにおいて、電荷保持特性を低下させることなく、正孔注入の高効率化を実現する。
【解決手段】支持基板１とＢＯＸ層２とＳＯＩ層３とからなるＳＯＩ基板の主面には、ＳＯＩ層３の表面に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極８Ｃと、ゲート電極８Ｃの両側のＳＯＩ層３に形成されたｎ^＋型半導体領域１７とを含むＭＯＳバラクタＱｖが形成されている。ＭＯＳバラクタＱｖは、ゲート電極８Ｃの下部の支持基板１（ｐ型ウエル６）にバイアス電圧を印加することによって、ＳＯＩ層３とゲート絶縁膜７とゲート電極８Ｃとで形成される容量が変化するように構成されている。 （もっと読む）

【課題】直流試験ではキャパシタやそれに接続される配線の切断によるキャパシタの予期しないオープンを検出できない。
【解決手段】半導体装置１００は、第１配線層Ｌ１、第２配線層Ｌ２と、第１配線層Ｌ１、第２配線層Ｌ２の間に設けられた絶縁層Ｌ３と、を有する。キャパシタ２は、第１配線層Ｌ１に形成された第１電極１０と、第１電極１０とオーバーラップするよう第２配線層Ｌ２に形成された第２電極１２と、を有する。第１電極１０には、２つの接続用配線１６ａ、１６ｂが接続され、第２電極１２にも２つの接続用配線１８ａ、１８ｂが接続される。接続用配線１６ａ、１６ｂの間は、実質的に第１電極１０を介してのみ直流的に低インピーダンスで接続される。同様に２つの接続用配線１８ａ、１８ｂ間は、実質的に第２電極１２を介してのみ直流的に低インピーダンスで接続される。 （もっと読む）

【課題】半導体記憶装置やメモリ搭載ＬＳＩを、チップ面積増加によるチップ単価の増大を防止しつつ、メモリ容量が異なる種々の品種に容易に展開できて、各品種間の特性を均質にできるようにする。
【解決手段】複数のワード線と複数のビット線の各交差位置に行列状に配置された複数のメモリセル１２１を含んだメモリセルアレイ１２０が、１段以上積み上げられたメモリセルアレイブロック１１０を設ける。また、回路素子の構成がそれぞれ同じであり、前記回路素子の１つとしてＭＯＳトランジスタを含む、複数のＭＯＳトランジスタブロックを設ける。そして、前記複数のＭＯＳトランジスタブロックのうちの一部は、前記ＭＯＳトランジスタ１６１が前記複数のワード線又は前記複数のビット線の駆動に使用し、その他のＭＯＳトランジスタブロックの少なくとも一部は、前記ＭＯＳトランジスタ１６１がＭＯＳ容量素子として使用する。 （もっと読む）

【課題】誘電体層に新たな材料を用いる必要がなく、構造が単純で低コストのキャパシタを実現する。
【解決手段】基板１上に設けられた第１の樹脂層２と、第１の樹脂層２上に設けられた第１の配線層３と、第１の配線層３を覆い第１の樹脂層２上に設けられた第２の樹脂層４と、第２の樹脂層４上に設けられた第２の配線層５とを少なくとも備え、第１の配線層３および第２の配線層５がキャパシタを構成した電気回路素子とする。第１の配線層３または第２の配線層５の少なくとも一方が金属めっき層からなることが好ましい。 （もっと読む）

【課題】 キャパシタの耐圧を決定する絶縁膜に被覆されているとともに不純物を高濃度に含んでいる半導体領域に、重金属をゲッタリングされにくくする技術を提供する。
【解決手段】 キャパシタ１００は、不純物を低濃度に含んでいる第１半導体領域１２と、第１半導体領域１２の表面に臨む範囲に形成されているとともに不純物を高濃度に含んでいる第２半導体領域８と、第２半導体領域８の表面の所定範囲を被覆している絶縁膜２２と、第２半導体領域８に電気的に接続されている第１電極２８と、絶縁膜２２の表面に形成されているとともに絶縁膜２２を介して第２半導体領域８に対向している第２電極２４と、第１半導体領域１２内に形成されているとともに第２半導体領域８のゲッタリング能力よりも高いゲッタリング能力を備えている第３半導体領域１４備えている。 （もっと読む）

【課題】有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。特にノイズ発生源のすぐ近くでノイズの吸収を行う。
【解決手段】少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、前記回路ブロック上に第１の導体層１ａと、前記第１の導体層１ａ上に容量絶縁膜１ｃを介して形成された第２の導体層１ｂとを具備してなるバイパスコンデンサを具備し、前記バイパスコンデンサの前記第１及び第２の導体層の一方は基板電位を固定する基板コンタクトを介してグランド配線または電源配線の一方に接続され、他方は電源配線またはグランド配線の残る一方に接続される。 （もっと読む）

【課題】精度の高いキャパシタを有する半導体集積装置およびその検査方法を提供する。
【解決手段】キャパシタＣ１を有する機能回路１４と、キャパシタＣ０を有する発振回路１５と、制御信号Ｖｃｔｒｌに応じて、キャパシタＣ１を機能回路１４から電気的に切り離すとともに、発振回路１５のキャパシタＣ０に並列接続するスイッチング手段１６と、発振回路１５の発振出力ＲＦｏｕｔを出力する出力部１８とを具備する。発振回路１５の発振周波数ｆ０を求め、キャパシタＣ１がキャパシタＣ０に並列接続された後の発振回路１５の発振周波数ｆ１を求め、発振周波数ｆ０と、発振周波数ｆ１とから、キャパシタＣ１の容量を求める。 （もっと読む）

【課題】瞬時電流の発生による電源電圧の低下が懸念される領域に空き領域がなくても、既配置セルを移動させることなく、電源配線に容量成分を付加し瞬時電流ノイズの発生を抑制することのできる半導体設計装置および半導体回路を提供する。
【解決手段】半導体設計装置１は、回路セルの配置配線終了後のレイアウトデータ１００に対して、キャパシタ挿入位置決定部１１が、瞬時電流の電流経路の解析にもとづいて瞬時電流発生による電源電圧の低下を防止するためのキャパシタの挿入位置を決定し、容量値算出部１２が、そのキャパシタに必要とされる容量値を算出し、空き領域検出部１３が、そのキャパシタの挿入位置周辺の空き領域を検出し、容量セル配置部１４が、容量値算出部１２により算出された容量値を満たす分の容量セルをその空き領域に配置し、配線部１５が、配置された容量セルのキャパシタ端子とキャパシタ挿入位置の電源配線とを配線で接続する。 （もっと読む）

【課題】 絶縁破壊を起こすことなく安定的に所望の静電容量を示す微細化されたＭＩＭ型コンデンサを有する半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型基板１１上に形成された素子分離膜１２と、基板１１上の素子分離膜１２が形成されていない少なくとも２つの活性領域と、素子分離膜１２上に下部電極１５、電極間絶縁膜１６、及び上部電極１７がこの順に積層されて構成されるコンデンサ部と、を備え、前記活性領域が、基板１１より高濃度のＰ型領域１４ａ、１４ｂと、基板１１よりは高濃度で、Ｐ型領域１４ａ、１４ｂよりも領域面積の大きいＮ型領域１３ａ、１３ｂと、を有するとともに、両拡散領域は、相互に接続されるか、または両拡散領域よりも低濃度の不純物領域を介して離隔形成されることで保護ダイオードを形成しており、下部電極１５がＮ型領域１３ｂと接続され、上部電極１７がＮ型領域１３ａと接続される。 （もっと読む）

【課題】半導体素子において、特に、金属絶縁体金属（ＭＩＭ：ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシタを製造する方法を提供する。
【解決手段】ＭＩＭキャパシタを持つ金属膜において、エッチング時に発生するブリッジによるエラーを熱処理により解決し、かつ、ＭＩＭ構造の電極形成のためのエッチング時に発生する異常現象により後続の下部電極（Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄｅ）エッチング工程に誘発されるエラーを防止する。 （もっと読む）

【課題】製造工程を改善することで製造効率を向上できるとともに、集積度を向上させることで半導体素子の価格を低下できるＭＩＭキャパシタ及びその製造方法を提供する。
【解決手段】半導体基板１１０上に形成される下部金属層１４０と、下部金属層１４０上に形成される上部金属層１６０と、下部金属層１４０と上部金属層１６０との間に形成される誘電層１５０と、上部金属層１６０上に形成される第１ボンディングメタル層１７０及び下部金属層１４０上に形成される第２ボンディングメタル層１８０と、上部金属層１６０と第１ボンディングメタル層１７０との間に形成され、上部金属層１６０と第１ボンディングメタル層１７０とを直接接続させる第１接続配線１７２と、下部金属層１４０と第２ボンディングメタル層１８０との間に形成され、下部金属層１４０と第２ボンディングメタル層１８０とを直接接続させる第２接続配線１８２とを備えてＭＩＭキャパシタ１００を構成する。 （もっと読む）

【課題】スタンダードセルを用いた半導体集積回路設計において、電源ノイズ抑制効果を有し、電源安定化の実現が可能な半導体集積回路を提供する。
【解決手段】２つの基準となる電位を持ち、第１又は第２の電位を供給するための電源配線上のいずれか一方に電位固定された拡散領域とゲート電極の部分要素とを持つスタンダードセル６０４，６０５を２個１組で隣接して配置することで、ノイズ抑制及び電源安定化のための電源容量を形成する。 （もっと読む）

【課題】同一半導体基板上にフォトダイオードとトランジスタとを混載した半導体装置の動作速度の更なる高速化と、フォトダイオードにおけるパルスの応答遅延の改善を図る。
【解決手段】第一導電型の半導体基板と、この半導体基板上に形成された第一導電型のエピタキシャル層と、第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置において、コレクタ領域の下方における半導体基板表面の不純物濃度を、コレクタ領域と第一導電型のエピタキシャル層との接合により生じる空乏層の下端が半導体基板に達する不純物濃度とし、フォトダイオードの下方における半導体基板に、トラップ準位を形成した。 （もっと読む）

【課題】容量密度の電圧依存性が排除され、かつ、さらなる高容量化が図られた容量素子を備える、半導体装置およびその製造方法を提供する。
【解決手段】素子領域分離溝３により半導体素子形成領域１６から分離される容量素子形成領域６には、Ｎ型ウェル７が形成され、このＮ型ウェル７内には、容量素子用溝９がシリコン基板２の表面から掘り下げて形成されている。容量素子用溝９の底面および側面に沿って、Ｎ型ウェル７の不純物濃度よりも高い不純物濃度を有する高濃度不純物拡散層１０が形成されている。また、容量素子用溝９の底面上および側面上には、酸化シリコン膜からなる容量膜１１が形成され、この容量膜１１上には、ポリシリコン膜からなる上部電極１２が形成されている。 （もっと読む）

【課題】パッケージング後であっても、端子容量を調整することができる半導体装置を提供する。
【解決手段】入出力回路１０は、外部ピンと初段回路（入力バッファ２００又は入出力バッファ３００）間の信号配線に接続された端子容量調整回路１００を備え、入力された命令をデコードし端子容量の調整のコマンドを検出するコマンドデコーダ２０と、端子容量を制御するための情報を保持する端子容量調整レジスタ４００を有し端子容量調整レジスタ４００の情報を基に、端子容量調整回路１００の容量値を制御する端子容量制御回路３０を備え、コマンドデコーダ２０からの出力に基づき、端子容量調整レジスタ４００で保持する前記情報が設定される。 （もっと読む）