【課題】ＭＩＭキャパシタの耐圧を高めることが可能な半導体装置を提供する。
【解決手段】半導体基板上に形成される下部電極層と、この下部電極層上に積層される誘電体層２２と、この誘電体層上に積層される上部電極層２３とで構成されるＭＩＭキャパシタと、このＭＩＭキャパシタの上部電極層に対して、接続角度が９０度より大きくなるように線幅を広くして接続される第１の配線層パターン１２と、前記ＭＩＭキャパシタの下部電極層に対して、接続角度が９０度より大きくなるように線幅を広くして接続される第２の配線層パターン１３ａ、１３ｂと、を有する。 （もっと読む）

【課題】ＶＣＯに含まれるスパイラルインダクタとＭＯＳバラクタを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる半導体装置を提供する。
【解決手段】ＬＣタンクＶＣＯは、第１および第２のスパイラルインダクタＬ１，Ｌ２と、第１および第２のＭＯＳバラクタＣ１，Ｃ２とを備える。第１および第２のＭＯＳバラクタＣ１，Ｃ２は、半導体基板に垂直な方向から見たときに、第１のスパイラルインダクタＬ１と第２のスパイラルインダクタＬ２の間の領域に配置される。 （もっと読む）

【課題】簡素な構成で製造安定性に優れた容量素子を提供する。
【解決手段】半導体装置１００は、下部電極１０２、ＳｉＣＮ膜１０７および上部電極１１３からなる容量素子を備えた装置である。半導体基板上の絶縁膜１０１中に溝が設けられ、溝中に下部電極１０２が埋設されている。下部電極１０２は、第一下部電極１０３と第二下部電極１０５の二つの領域を有し、これらが絶縁膜１０１によって分離されている。 （もっと読む）

【課題】体格の増大が抑制された半導体装置を提供する。
【解決手段】絶縁分離トレンチによって半導体基板が複数の素子形成領域に区画され、各素子形成領域に少なくとも１つの電子素子が形成された半導体装置であって、半導体基板の厚さ方向に垂直な平面方向において、１本の絶縁分離トレンチを介して、２つの素子形成領域が互いに隣接するように、絶縁分離トレンチの平面方向に沿う形状が、格子状となっている。 （もっと読む）

【課題】Ｖ−Ｇ間ＳＳＯノイズだけでなく、Ｓ−Ｇ間ＳＳＯノイズも低減することができる半導体装置１０を提供する。
【解決手段】本発明の半導体装置１０は、出力回路１２毎に受信回路１５の入力容量３４と所定の関係を有する容量の近傍オンチップバイパスキャパシタ２３を、所定の配線抵抗となるように設け、それぞれの出力回路１２について容量および配線抵抗が所定の関係となる遠方オンチップバイパスキャパシタ２４を、複数の出力回路１２に共通に設ける。 （もっと読む）

【課題】ＭＯＳトランジスタ、容量素子を有する半導体装置の製造コストを削減できる製造方法を提供する。
【解決手段】ＭＯＳトランジスタのゲート電極が第１のポリシリコン膜から成り、容量が第１のポリシリコン膜と容量膜と第２のポリシリコン膜から成り、ノーマリーオフトランジスタと容量下部電極の低抵抗化を同時に行い、Ｎ型ＭＯＳトランジスタと容量上部電極の低抵抗化を同時に行うことを特徴とする半導体回路装置の製造方法。 （もっと読む）

【課題】高周波動作向けの半導体装置を高性能化させる。
【解決手段】シリコン基板Ｓ１上に形成された抵抗素子ＴＤＲ１および不揮発性メモリＮＶＭ１を有する半導体装置であって、不揮発性メモリＮＶＭ１は、シリコン基板Ｓ１上に埋め込み酸化層ＢＯＸ１を介して配置されたシリコン層ＳＯＩ１に形成されている。特に、抵抗素子ＴＤＲ１と不揮発性メモリＮＶＭ１とは互いに電気的に接続され、不揮発性メモリＮＶＭ１のオン状態またはオフ状態により、抵抗素子ＴＤＲ１の導通状態または非導通状態が切り替わる。 （もっと読む）

デカップリングコンデンサは、反対極性のウェル（１０２、１０４）内に形成された一対のＭＯＳコンデンサ（１０６，１０８）を含む。各ＭＯＳコンデンサは、１組のウェル接続部および高ドーズ注入部（１１０、１１２、１１４、１１６）を有し、これにより、蓄積バイアスまたは空乏バイアス下における高周波性能が可能となる。各ＭＯＳコンデンサの上側導体は、他方ＭＯＳコンデンサのウェル接続部へと電気的に接続され、論理トランジスタウェルによって連続してバイアスされる。前記ＭＯＳコンデンサのウェル接続部および／または高ドーズ注入部は、ドーパント極性について非対称性を示す。 （もっと読む）

【課題】ノイズが高周波である場合においても、多層配線層を介してデジタル回路とアナログ回路の間でノイズが伝播することを抑制する。
【解決手段】回路分離領域４０は第１回路領域２０と第２回路領域３０の間に位置している。回路分離領域４０には複数の第１導体及び複数の第１ビアが設けられている。複数の第１導体は、電源ライン１１０より下層に設けられ、電源ライン１１０に対向しており、かつ繰り返し配置されている。複数の第１ビアは多層配線層の中に、複数の第１導体それぞれごとに設けられており、各第１導体を電源ライン１１０に接続している。 （もっと読む）

【課題】トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成して性能を高める。
【解決手段】本発明では、半導体基板上の半導体層の主面に形成されたトレンチ型絶縁ゲート半導体素子のトレンチ溝の外側には、トレンチ溝に連なる多結晶シリコン層を形成する。また、トレンチ溝の外側には、前記トレンチ溝に連なる多結晶シリコン層とは別の多結晶シリコン層が形成され、この多結晶シリコン層には多結晶シリコンダイオードが形成され、そして、この多結晶シリコンダイオードが形成された多結晶シリコン層の膜厚が、前記トレンチ溝に連なる多結晶シリコン層の膜厚よりも薄くなるように形成することを特徴とする。 （もっと読む）

【課題】寄生容量が低減し、ラッチアップ耐性が向上したスイッチング装置を提供する。
【解決手段】半導体層と、前記半導体層の表面に選択的に形成され、ソース領域とドレイン領域とが表面に選択的に形成された第１のウェル領域と、前記半導体層と前記第１のウェル領域との間に形成された第２のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された、第１の入出力端子と、前記ドレイン領域に接続された、第２の入出力端子と、前記第１の入出力端子と前記第２のウェル領域との間に接続された第１の容量素子と、前記第１の容量素子とグランド電位との間に接続された第２の容量素子と、を備えたことを特徴とするスイッチング装置が提供される。 （もっと読む）

【課題】設計基準を遵守しつつ容量値を向上しうる容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】複数の電極パターンをそれぞれ有し、積み重ねるように配置された複数の配線層と、複数の配線層の間にそれぞれ設けられ、隣接する配線層の複数の電極パターンのそれぞれを電気的に接続する複数のビア部と、複数の配線層及び複数のビア部の間隙に形成された絶縁膜とを有する容量素子を有し、ビア部は、電極パターンの中心に対して、電極パターンの延在方向と交差する方向にずらして配置されており、電極パターンは、ビア部が接続された部分において線幅が太くなっており、隣接する電極パターンとの間の間隔が狭まっている。 （もっと読む）

【課題】シリコン半導体の原理は解明されていることが多いが、酸化物半導体の原理は不明な部分が未だに多いため、酸化物半導体の評価方法も確立されていなかった。そこで、新たなたな酸化物半導体の評価方法を提供することを課題とする。
【解決手段】キャリア密度の量を評価するとともに水素濃度の量も評価する。具体的にはＭＯＳキャパシタ（ダイオード又はトライオード）を作製し、当該ＭＯＳキャパシタのＣＶ特性を取得する。そして、取得したＣＶ特性からキャリア密度を見積もる。 （もっと読む）

【課題】アナログ処理の特性の向上を図れる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、信号が入力されるパッドＰＡＮＴと、パッドＰＡＮＴを介して入力される信号についてのアナログ処理を行うアナログ回路と、アナログ回路の信号入力ノードとパッドＰＡＮＴとの間に設けられるキャパシターＣＡを含む。パッドＰＡＮＴとキャパシターＣＡの一端とが、最上層金属層ＡＬＥで形成されるパッド配線ＬＮＰにより接続される。 （もっと読む）

【課題】効果的に不純物がドーピングされた多結晶シリコン膜をキャパシタの電極として使用した有機発光表示装置を提供する。
【解決手段】本発明の実施例による有機発光表示装置は、基板本体、前記基板本体上の同一層に形成された半導体層及び第１キャパシタ電極、前記半導体層及び前記第１キャパシタ電極上に形成されたゲート絶縁膜、前記ゲート絶縁膜を間において前記半導体層上に形成されたゲート電極、そして前記ゲート絶縁膜を間において前記第１キャパシタ電極上に形成されて、前記ゲート電極と同一層に形成された第２キャパシタ電極を含む。そして、前記第１キャパシタ電極及び前記半導体層は、各々不純物がドーピングされた多結晶シリコン膜を含み、前記第２キャパシタ電極は前記ゲート電極より相対的に厚さが薄い。 （もっと読む）

【課題】 高電圧の生成効率を向上し、消費電力を削減する。
【解決手段】 昇圧回路は、第１ノードおよび第２ノードの間に第３ノードを介して直列に接続された第１および第２キャパシタと、第４ノードおよび第５ノードの間に第６ノードを介して直列に接続された第３および第４キャパシタと、第４ノードが第１レベルに設定されているときに、第３ノードを電源線に接続する第１スイッチと、第１ノードが第１レベルに設定されているときに、第６ノードを電源線に接続する第２スイッチと、第６ノードの電荷を第２ノードに転送する第３スイッチと、第３ノードの電荷を第５ノードに転送する第４スイッチと、第２ノードを電圧線に接続する第５スイッチと、第５ノードを電圧線に接続する第６スイッチとを有する。 （もっと読む）

【課題】商品の意匠性を低下させないＩＣタグ等を形成することができる薄膜集積回路装置を提供する。
【解決手段】透明基板１上に少なくともＴＦＴ素子Ａと容量素子Ｂ及び／又は抵抗素子Ｃとを有し、ＴＦＴ素子Ａを構成するゲート電極２Ａ、ゲート絶縁膜３Ａ、半導体膜４、ソース電極６Ｓ及びドレイン電極６Ｄがいずれも透明膜であり、容量素子Ｃを構成する誘電体膜３Ｂが前記ゲート絶縁膜３Ａと同一材料であり、その誘電体膜３Ｂを積層方向Ｚに挟む一方の第１電極２Ｂが前記ゲート電極２Ａと同一材料で、他方の第２電極６Ｂが前記ソース電極６Ｓ及びドレイン電極６Ｄと同一材料であり、抵抗素子Ｃを構成する抵抗体膜４Ｃが前記半導体膜４と同一材料であり、その抵抗体膜４Ｃを面内方向Ｘに挟む第３電極６Ｅと第４電極６Ｆが前記ソース電極６Ｓ及びドレイン電極６Ｆと同一材料であるようにした薄膜集積回路装置１０Ａを提供する。 （もっと読む）

【課題】多くのマスク数を必要とせずに、電極材料やＭＩＭスタック層数の制限が少なくすることのできるスタック型ＭＩＭキャパシタおよびその製造方法を提供する。
【解決手段】
スタック型ＭＩＭキャパシタ１０のＭＩＭ電極１３Ａ，１３Ｂには、ＭＩＭ電極１３Ａの層の表面に小空孔１５と大空孔１６の２種類の空孔が、表面上において２次元に形成される。さらに、半導体基板１１上に形成された保護膜１２上に、異なる形状を持つＭＩＭ電極１３Ａ，１３Ｂを交互に重ね、誘電体膜１４を挟んでスタック型ＭＩＭ構造を形成する。 （もっと読む）

【課題】半導体装置の面積を大きくすることなくデカップリング容量を確保する。
【解決手段】機能ブロック１２がＰＭＯＳ領域１４とＮＭＯＳ領域１６とに分割され、ＰＭＯＳ領域１４には複数のＰ型のＭＯＳ−ＦＥＴ１８、ＮＭＯＳ領域１６には複数のＮ型のＭＯＳ−ＦＥＴ２０が配置され、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とがそれぞれ対向して配置されており、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０が配置されていないＰＭＯＳ領域１４の空領域にデカップリング容量としてＰ型のＭＯＳ容量２２を、ＮＭＯＳ領域１６の空領域にＮ型のＭＯＳ容量２４を、空領域の形状に応じた形状で形成して配置する。 （もっと読む）

【課題】高耐圧の半導体装置であって、パルス的に変化する高基準電位のＯＦＦ直後においてもデッドタイムが発生しない、安価な半導体装置を提供する。
【解決手段】ｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒ_１〜Ｔｒ_１２が、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、第１段を除いた各段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_１２におけるゲート端子が、直列接続された各段の抵抗素子Ｒ_１〜Ｒ_１２の間に、それぞれ、順次接続されてなり、第１段を除いた少なくとも中央より低段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_６におけるゲート端子が、直列接続された各段の容量素子Ｃ_１〜Ｃ_１２の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ_２〜Ａ_６を介して、それぞれ、順次接続されてなる半導体装置２２とする。 （もっと読む）