【課題】パッケージング後であっても、端子容量を調整することができる半導体装置を提供する。
【解決手段】入出力回路１０は、外部ピンと初段回路（入力バッファ２００又は入出力バッファ３００）間の信号配線に接続された端子容量調整回路１００を備え、入力された命令をデコードし端子容量の調整のコマンドを検出するコマンドデコーダ２０と、端子容量を制御するための情報を保持する端子容量調整レジスタ４００を有し端子容量調整レジスタ４００の情報を基に、端子容量調整回路１００の容量値を制御する端子容量制御回路３０を備え、コマンドデコーダ２０からの出力に基づき、端子容量調整レジスタ４００で保持する前記情報が設定される。 （もっと読む）

印加されるＲＦ電圧Ｖｓｗに制御可能に耐えるＲＦスイッチ、又はこのようなスイッチの製造方法に関する。スイッチは直列接続された構成ＦＥＴのストリングを有し、このストリングのノードは隣接するＦＥＴの各対の間にある。方法は、各構成ＦＥＴにわたって分布するＲＦスイッチ電圧の不一致を減らすよう、容量的にストリングを有効に調整すべくストリングの異なるノードの間のキャパシタンスを制御し、それによって、スイッチ・ブレイクダウン電圧を高める。キャパシタンスは、例えば、ストリングのノードの間に容量特性配置することによって、及び／又は異なる構成ＦＥＴの設計パラメータを変化させることによって、制御される。各ノードについて、ノードに現れるＶｓｗの比率による各有意なキャパシタの積の和は、おおよそ零になるよう制御され得る。
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【課題】面積上の不利益を低減する事が出来る、抵抗容量構造体及びその製造方法を提供する。
【解決手段】抵抗容量構造体１０はマイクロ電子回路内の少なくとも２つのノード間の電気容量を提供する。抵抗容量構造体の最下プレート１２は電気抵抗層を含み、これは回路内の別のノードとの間の電気抵抗経路を提供する。抵抗容量構造体は、中間レベルの誘電体層１４の上面又はその中に形成することができる。もしくは、電気抵抗層は、中間レベルの誘電体層の間に配置されたキャビティを充填して、結果的に中間レベルの誘電体層の間の電気抵抗経路を提供するために使用できる。 （もっと読む）

【課題】容量素子の大容量化と半導体装置の小面積化の両立を図る。
【解決手段】互いに種類が異なる複数の容量素子を半導体基板１上に積み重ねて配置して並列に接続する。これらの容量素子は、同じ平面領域に配置し、平面寸法をほぼ同じにする。下側の容量素子は、半導体基板１に設けたｎ型半導体領域４と、ｎ型半導体領域４上に絶縁膜５を介して設けた上部電極６とを両電極とするＭＯＳ型の容量素子Ｃ１とすることができる。容量素子Ｃ１の上部に配線Ｍ２〜Ｍ６の櫛型のパターンにより形成したＭＩＭ型の容量素子を配置し、これを容量素子Ｃ１と並列に接続する。 （もっと読む）

【課題】能動素子とＭＩＭキャパシタを備え、製造工程の短縮を可能とする構造を有する半導体装置およびその製造方法を提供する
【解決手段】ＭＭＩＣ１００は、ＧａＡｓ基板１０上に設けられたＦＥＴと、下側電極１８ｂと上側電極２２ｂとの間に誘電体層２０ｂが介在しているＭＩＭキャパシタとを備えている。製造工程において、ＦＥＴのソース・ドレイン電極１６ａ・１６ｂを形成した後に、リフトオフ法によりＦＥＴのゲート電極１８ａとＭＩＭキャパシタの下側電極１８ｂとを同時に形成する。 （もっと読む）

【課題】能動素子とＭＩＭキャパシタとを備え、その製造工程の短縮を可能とする構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板上に、オーミック電極を備えた能動素子と、下側電極と上側電極との間に誘電体層が介在するＭＩＭキャパシタとが設けられた構造を有し、下側電極とオーミック電極とが同じ構造を有する。例えば、ＧａＡｓ基板１０上に、能動素子としてのＦＥＴと、ＭＩＭキャパシタとが設けられたＭＭＩＣ１００では、ＦＥＴのオーミック電極たるソース・ドレイン電極１６ａ・１６ｂと、ＭＩＭキャパシタの下側電極１６ｃとを同時に形成することにより、これらを同じ金属からなる構造とする。 （もっと読む）

【課題】複数の素子の周りにそれぞれ適正な電位を供給できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板を表面に直交する断面で観察すると、表面側から順に、２０活性層と、第１埋め込み絶縁層１８と、導電層１６と、第２埋め込み絶縁層１４と、支持基板１２が積層された積層構造が観察される。活性層２０を表面に平行する断面で観察すると、複数の素子形成領域２２と、各々の素子形成領域２２を囲繞している第１絶縁側壁３２と、各々の第１絶縁側壁３２を囲繞している導電側壁３４と、各々の導電側壁３４を囲繞している第２絶縁側壁３６が観測される。そして、第１絶縁側壁３２は第１埋め込み絶縁層１８に達しており、導電側壁３４は第１埋め込み絶縁層１８を貫通して導電層１６に達しており、第２絶縁側壁３６は第１埋め込み絶縁層１８と導電層１６を貫通して第２埋め込み絶縁層１４に達している。 （もっと読む）

【課題】単位面積当たりの容量を大きくする。
【解決手段】半導体集積回路であって、第１の電極と、半導体基板上に形成され、第２の電極を有するトランジスタと、同一の配線層に形成された第３及び第４の電極とを有する。前記第１の電極は、前記トランジスタを構成する拡散領域と接続されている。前記第２の電極は、前記トランジスタのゲートを構成している。前記第３及び第４の電極は、いずれも櫛形の形状を有しており、それぞれの少なくとも一部が前記トランジスタと重なるように形成されている。 （もっと読む）

【課題】半導体基板に形成される感温ダイオードに高周波ノイズが作用した場合に、そのノイズの除去性能を向上すること。
【解決手段】半導体基板１の厚さ方向に重なるように、感温ダイオード８とコンデンサ４とを形成した。これにより、コンデンサ４を感温ダイオード８に接続したときの配線長を極力短くすることが可能となる。その結果、配線のインダクタンス成分の影響をほぼ受けることなく、コンデンサ４によって感温ダイオード８に作用する高周波ノイズを精度良く低減することができる。 （もっと読む）

【課題】抵抗とキャパシタの接続に関する制限がなく、チップ面積を小さくすることができる半導体装置を得る。
【解決手段】半導体基板２の直ぐ上には細長い複数の単位抵抗３ａが形成されてなる抵抗層３が形成されており、その上には各単位抵抗３ａの接続配線を行うメタル配線層４が形成されている。各単位抵抗３ａの端部は、メタル配線層４により所定の抵抗値になるように配線接続されている。また、メタル配線層４には、ＭＩＭキャパシタ７の一方の電極が形成されており、誘電体層５がメタル配線層４上に密着するように形成され、更に金属膜６が誘電体層５上に密着するように形成されている。金属膜６の上にはメタル配線層９が形成されており、金属膜６とメタル配線層９はスルーホール８で接続されており、メタル配線層９がＭＩＭキャパシタ７の他方の電極をなすようにした。 （もっと読む）

【課題】絶縁破壊耐圧および信頼性に優れ、加工時に段差が少なくフォーカスマージンやレジスト膜厚等の加工マージンを確保した微細プロセスに搭載可能なＭＩＭ容量の製造方法を提供する。
【解決手段】第１の導電膜１０２からなる下部電極、容量絶縁膜１０３、第２の導電膜１０７からなる上部電極を順次形成して成るＭＩＭ容量の製造方法において、第１の導電膜、容量絶縁膜および第２の導電膜に対し選択的に一括でエッチングを行って、第１の導電膜および第２の導電膜からなる配線を形成すると共に、下部電極、容量絶縁膜および上部電極とからなる容量素子を形成する工程と、上部電極または下部電極の少なくとも一方に等方的なエッチングを行い、上部電極または下部電極の少なくとも一方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状にサイドエッチする工程とを含む。 （もっと読む）

【課題】 複数の機能ブロックを有する半導体集積回路において、各機能ブロックの入出力特性を測定できる半導体集積回路を提供する。
【解決手段】
絶縁膜を介して対向する第１の金属膜３０と第２の金属膜４０とで形成された容量素子１００と、第１の金属膜３０と第２の金属膜４０のうちの一方と出力端が接続され、シリコン基板１１０に形成された第１の回路（増幅器１０）と、第１の金属膜３０と第２の金属膜４０のうちの他方と入力端が接続され、シリコン基板１１０に形成された第２の回路（周波数変換器２０）とを備えた半導体集積回路において、第２の金属膜４０を、シリコン基板１１０上に形成される複数の金属層の中で最も離れた金属層に形成した。このような構成をとることにより、複数の機能ブロックを有する半導体集積回路において、一部の機能ブロックの入出力特性を測定することが可能となった。 （もっと読む）

【課題】半導体装置において、圧縮応力の作用が異なる活性領域を、半導体基板上に選択的に作り分ける技術を提供する
【解決手段】半導体基板１の主面上に堆積、開口した第１絶縁膜Ｚ１をエッチングマスクとして、半導体基板１にエッチングを施すことで第１溝部Ｔ１を形成する。その後、第１溝部Ｔ１を第２絶縁膜Ｚ２０を埋め込んだ後、熱吸収膜２を堆積し、第１領域Ｒ１には熱吸収膜２を残し、第２領域Ｒ２では熱吸収膜２を除去するようにパターニングする。次に、熱吸収膜２をランプＬによって熱処理することで、第１領域Ｒ１の第２絶縁膜Ｚ２０を選択的に熱処理する。 （もっと読む）

【課題】トランジスタとキャパシタとを備える半導体装置に関し、好適なコンタクト加工を実現する手法の提供。
【解決手段】ゲート絶縁膜１３１と、電極層１２３Ａから形成されたゲート電極１３２とを含むトランジスタと、前記電極層から形成された第１のキャパシタ電極１４１と、前記第１のキャパシタ電極上に形成された第１のキャパシタ絶縁膜と、前記第１のキャパシタ絶縁膜上に形成された第２のキャパシタ電極１４３と、前記第２のキャパシタ電極上に形成された第２のキャパシタ絶縁膜と、前記第２のキャパシタ絶縁膜上に形成された第３のキャパシタ電極１４５とを含むキャパシタと、前記トランジスタ用のコンタクトプラグ２０１と、前記第１のキャパシタ電極用のコンタクトプラグ２０２と、前記第２のキャパシタ電極用のコンタクトプラグ２０３と、前記第３のキャパシタ電極とに接している配線パターン２１１とを備えることを特徴とする半導体装置。 （もっと読む）

本発明は、基板（１）上に集積回路（２）が設けられた半導体装置とその製造方法に関する。集積回路（２）は基板１上の正面に設けられ、少なくとも一つのコンデンサ（２０）が集積回路に接続されたものにおいて、前記少なくとも一つのコンデンサは、トレンチ（３）のモノリシック奥行構造で設計されていることを特徴とする。トレンチは、少なくとも一つの第一グループと少なくとも一つの第二グループとに設けられ、グループ内のトレンチは基本的には互いに平行であり、第一および第二グループは基本的には、互いに直角である。 （もっと読む）

【課題】 シリコン基板同一チップ上の半導体素子各々の特性を改善、または特性を損なう事なく、効率よく微細化を行う。
【解決手段】 各素子毎に三つ以上の異なるシリコン面方位を適用させる事で、各素子に要求される、少なくとも面方位が影響する特性を最良なものに決定づける。 （もっと読む）

【課題】ＬＯＣＯＳ酸化膜のような厚膜を容量素子の誘電膜とした場合、単位容量が小さくなるので、上部電極と下部電極間のフリンジ容量による影響を受けやすいことにより、同じ面積でもレイアウト形状が変わると容量値が異なり、容量素子のレイアウト形状は制約を受けるという問題を解消する。
【解決手段】第一導電型の半導体層３にＬＯＣＯＳ酸化膜５を誘電膜として形成した容量素子であって、半導体層内に設けた第一領域４ａと第一領域の外側に位置する第二領域４ｂとを有する下部電極４と、誘電体膜として第一領域上に形成された第一ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜とともに誘電体膜として第二領域上に形成された第二ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜と第二ＬＯＣＯＳ酸化膜の上に形成された上部電極６とを備え、第一ＬＯＣＯＳ酸化膜は第二ＬＯＣＯＳ酸化膜より薄く形成した。 （もっと読む）

【課題】静電放電のＥＳＤサージによる破壊を防止することができる高耐圧な静電保護素子及びこの静電保護素子を備えた半導体装置の提供。
【解決手段】静電保護素子１は、半導体基体１０に形成された第１導電型の第１領域１２と、この第１領域１２に所定の間隔をもって形成された第１導電型の第１ウェル領域１３及び第２導電型の第２ウェル領域１４と、前記第１ウェル領域１３に形成され、この第１ウェル領域１３よりも濃度が高い第１導電型の第２領域１９ａ、１９ｂと、前記第２ウェル領域１４に形成された第１導電型の第３領域１８と、前記第２ウェル領域１４上に絶縁膜１５ｂを介して配置された第１電極６ｂとを備えた静電保護素子であって、前記第２領域１９ａ、１９ｂを除く前記第１ウェル領域１３上に絶縁膜１５ａを介して配置された第２電極６ａを設け、前記第１電極６ｂと前記第２電極６ａとを接続したことを特徴とする。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】ＬＳＩ特に多層メッシュ電源構造を有するＬＳＩにおいて電源ノイズを効率良く抑制する。
【解決手段】半導体装置１００は、第１の配線層と第２の配線層を備える。第１の配線装置において、第１の電位の電源電圧供給線が論理セルに沿って第１の配線方向に配置されている。第２の配線層は、第１の配線層の上層に位置し、複数の第２の電位の電源電圧供給線が隣接して組となり第１の配線方向とは異なる第２の配線方向で配置されている。第１の配線層の上層に位置し、第２の配線層の複数の第２の電位の電源電圧供給線のうちの少なくとも２つを接続する第２の電位の配線があり、この第２の電位の配線は、第１の電位の電源電圧供給線と重なる位置に配置されて、第１の電位の電源電圧供給線とで容量を形成する。 （もっと読む）