【課題】オンチップアンテナ構造においてキャパシタをチップ上に作り込んだ際に最適な通信特性が得られる、半導体装置を提供する。
【解決手段】基板１０上にループ形状からなるループ部分４０ａを有したアンテナ４０を備える半導体装置１である。ループ部分４０ａの根元に、アンテナ４０に対して並列に接続される第１のキャパシタＣ１が設けられる。そして、アンテナ４０は、ループ部分４０ａに接続される直線部分４０ｂを含み、直線部分４０ｂに対して直列に接続される第２のキャパシタＣ２を備える。 （もっと読む）

【課題】寄生容量等の悪影響を最小限に抑えた上で高精度な電圧を出力する。
【解決手段】演算増幅器ＯＰと、入力ノードＮＩと演算増幅器ＯＰの第１の入力端子ＮＥＧとの間に設けられる電荷蓄積用キャパシタＣＡと、演算増幅器ＯＰの出力端子に設けられる位相補償用キャパシタＣＣと、を含み、電荷蓄積用キャパシタＣＡは、両端の電極が金属層又はポリシリコン層で形成される第１タイプのキャパシタＴｙｐｅ１で構成され、位相補償用キャパシタＣＣは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタＴｙｐｅ２で構成され、位相補償用キャパシタＣＣは、平面視において電荷蓄積用キャパシタＣＡの下方に配置されることを特徴とする。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（１００）は、ＩＣの第１の金属層に形成され、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成し、第１の軸（ｙ）に沿って延在する第１のノードプレートリンク（１０２）と、ＩＣの第２の金属層に形成され、当該軸に沿って延在し、かつビア（１１２）によって第１のノードプレートに接続された第２のノードプレートリンク（１０８）とを有する。第１の金属層に形成された第３のノードプレートリンク（１０６）は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードプレートリンクに対して横断し第１のノードプレートリンクの一端に近接するノードプレートアレイの第２の軸（ｘ）に沿って延在し、第２のノードプレートリンクの一部分の上にある。
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【課題】薄型化、及び小型化を達成しながら、外部ストレス、及び静電破壊に対する耐性の強化により信頼性を向上した半導体装置の提供。
【解決手段】集積回路と、共振容量部２０４と、を備えたＩＣチップと、ＩＣチップ上に設けられたアンテナ２０１と、アンテナ上に絶縁膜を介して少なくとも一部が重なるように設けられた導電性遮蔽体２０６と、を有し、アンテナと、アンテナ上に設けられた絶縁膜と、絶縁膜上に設けられた導電性遮蔽体との積層構造によって、容量素子が形成されている。 （もっと読む）

【課題】高耐圧と速い動作とを共に実現することが可能な半導体装置を提供する。
【解決手段】Ｎ型基板１上のＮ型の半導体層２、半導体層２の表面の、Ｐ型の第１拡散層４及び、この第１拡散層４と互いに離間し、かつ、第１拡散層４を囲む、Ｐ型の第２拡散層４から成る第１ソース領域及び第１ドレイン領域、第１拡散層４の表面のＰ型の第３拡散層５、第２拡散層４の表面のＰ型の第４拡散層７、第２拡散層４の表面と半導体層２の表面とをまたぎ、第４拡散層７と電気的に接続された、Ｎ型の第５拡散層８、第１ソース領域及び第１ドレイン領域及び半導体層２上の第１ゲート電極１０、第１ゲート電極１０と容量接続されているドレイン電極１３、ドレイン電極１３と第３拡散層５とを電気的に接続する配線１２，１５を含む、半導体装置を構成する。 （もっと読む）

【課題】例えば、過剰にエッチングされることなく、且つ所定の形状にパターニングされた誘電体膜を有する容量素子を提供する。
【解決手段】容量絶縁膜（５２０）は、高誘電率を有する誘電体膜（５２１）と、当該誘電体膜（５２１）よりエッチングレートが低い保護膜（５２２）とから構成されているため、容量絶縁膜（５２０）がエッチング処理によってパターニングされた際に、誘電体膜５２１が過剰にエッチングされることがなく、所定の形状にパターニングされる。したがって、エッチング液に対する耐性が低い誘電体材料を用いて誘電体膜（５２１）を構成した場合でも、容量素子（５００）の容量値を高い値に設定することが可能である。 （もっと読む）

【課題】抵抗素子及び容量素子の三次元化によりこれらの面積を縮小する。
【解決手段】本発明の例に係る半導体装置は、半導体基板２１と、半導体基板２１上に積層され、導電性ポリシリコンから構成される複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>と、複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>上に配置される金属層Ｍ１とを備える。複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>の両端は、階段状にレイアウトされ、複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>は、その両端部において金属層Ｍ１を介して互いに直列接続され、抵抗素子を構成する。 （もっと読む）

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】レイアウトの効率化と周波数帯域に応じたノイズ抑制との双方を満足させる。
【解決手段】キャパシタのゲート幅と相関する周波数特性別にサイズの異なるセルを識別するための第１の分類と、周波数特性の異なるセルをサイズ別に識別するための第２の分類とに分類可能な複数のセルを記憶する。指定された周波数特性および配置エリアの組み合わせごとに、周波数特性に対応したセル群を第１の分類に基づき選択し、選択したセル群からより大きいサイズのセルを優先的に読み出し、配置エリアを充填するよう前記読み出したセルを配置する。全ての配置エリアに対しキャパシタ密度に関するルール違反の有無を検査する。違反を検知した場合、配置したセルのうち、より広いゲート幅のセルを前記第２の分類に基づく同一サイズのより狭いゲート幅のセルに置き換え、ルール違反に関する検査を再試行する。 （もっと読む）

【課題】キャパシタを備えた半導体装置とその製造方法において、キャパシタの品質を向上させること。
【解決手段】第１の導電膜１９、誘電体膜２０、及び第２の導電膜２１をこの順に形成する工程と、第２の導電膜２１をパターニングして、複数の上部電極２１ａを形成する工程と、レジストパターン２７の側面２７ｂが後退するエッチング条件を用いて、該レジストパターン２７をマスクにしながら誘電体膜２０をエッチングし、キャパシタ誘電体膜２０ａを形成する工程と、第１の導電膜１９をパターニングして下部電極１９ａを形成する工程と、上部電極１９ａの上の層間絶縁膜３３にホール３３ａを形成する工程と、ホール３３ａに導体プラグ３７を埋め込む工程とを有し、端部の上部電極２１ａ上のホール３７の形成予定領域が、側面２７ｂが後退した後のレジストパターン２７により覆われる半導体装置の製造方法による。 （もっと読む）

【課題】周辺回路領域のトランジスタを電源電圧の急激な変動を防止するためのパワーデカップリングキャパシタとして使用することによって半導体メモリ装置の集積度及び信頼性を向上させることのできる半導体メモリ装置及びその製造方法を提供する。
【解決手段】コア領域と周辺回路領域とに分割される基板上に形成される半導体メモリ装置において、前記コア領域及び前記周辺回路領域にかけて拡張されるキャパシタ構造を含み、前記キャパシタ構造の各部分は、前記コア領域ではメモリセルキャパシタとして機能し、前記周辺回路領域では第１及び第２キャパシタとして機能し、前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として機能し、前記周辺回路領域に配置されるトランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする。 （もっと読む）

【課題】ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供する。
【解決手段】高周波負性抵抗発振に伴う負性抵抗を有する能動素子１４０の主電極に接続される抵抗Ｒと、抵抗Ｒに並列に接続され、高周波負性抵抗発振の発振周波数に同調するインダクタンスＬとキャパシタンスＣからなるタンク回路とを備え、能動素子の負性抵抗をキャンセルすることを特徴とする安定化回路および安定化回路を備える半導体装置。 （もっと読む）

【課題】従来の半導体装置では、周辺回路素子領域に配置した補償容量素子により信号遅延が生じる問題があった。
【解決手段】本発明にかかる半導体装置は、メモリセルが配置される第１の領域と、機能回路が配置される第２の領域１０と、第１の領域に形成されるセルコンデンサと、第２の領域１０に形成される補償容量素子（３６〜３８）と、を備え、補償容量素子（３６〜３８）は、セルコンデンサと同一の下部電極３６と、容量絶縁膜３７と、上部電極３８とからなり、機能回路のトランジスタのドレイン拡散層４４、４６又はゲート電極３２の上方を除いて、第２の領域１０の上層を覆うように形成される。 （もっと読む）

【課題】外部からの容量結合を抑制しつつ、単位面積あたりの容量を十分にとることができるようにすること。
【解決手段】本発明は、半導体基板上に形成される第１の電極１０と、第１の電極１０との間に誘電体を介して設けられ、第１の電極１０における半導体基板の表面に沿った四方を囲む第２の電極２０とを有する容量素子である。また、本発明は、第１の電極１０と第２の電極２０とを単位容量として、この単位容量が半導体基板の表面に沿って複数接続され単位容量層を構成したものである。さらに、単位容量層を記半導体基板の表面と垂直な方向に複数積層したものでもある。 （もっと読む）

【課題】サージ電流による影響が発生しにくいＴＦＴ基板及びその製造方法を提供することができる。
【解決手段】本実施の形態にかかるＴＦＴ基板１は、表示領域２の外側に設けられ、第１の保護回路２１、５１及び第２の保護回路２２、５２がショート配線２７と、アドレス配線４又はデータ配線５との間に並列に接続された並列保護回路２０を有するものである。第１の保護回路２１、５１は、ショート配線２７からアドレス配線４又はデータ配線５の方向を順方向とする第１のダイオード２５、５５と、第１のダイオード２５、５５に直列に接続された第１のコンデンサ２３、５３とを有する。そして、第２の保護回路２２、５２は、アドレス配線４又はデータ配線５からショート配線２７の方向を順方向とする第２のダイオード２６、５６と、第２のダイオード２６、５６に直列に接続された第２のコンデンサ２４、５４とを有する。 （もっと読む）

【課題】ピンホールの悪影響の軽減された新たな電子デバイスと新たな電子デバイス製造方法を提供する。
【解決手段】入口９２Ａと出口９４Ａのある複数のピンホール９０Ａを有する誘電領域１４と、下側導電領域１８とを備え、ピンホール９０Ａの少なくともいくつかは出口９４Ａ周辺において出口９４Ａより広い下側導電領域１８のアンダーカット部９６Ａに面する誘電領域１４の張り出し面９８Ａを持たせる （もっと読む）

【課題】電気的特性に優れ、配線レイアウトへの影響が小さい容量素子を備える半導体装置を提供する。
【解決手段】半導体基体１１上に第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５から構成される容量素子を構成する。また、容量素子に、第１の開孔部３３と、第２の開孔部３４が形成され、第１の開孔部３３の側壁には第１の絶縁層１６が設けられ、第１の絶縁層１６の内側に第１の導電層２１と電気的に接続する第１の導電プラグ２６が設けられる。また、第２の開孔部３４の側壁に第２の絶縁層１７が設けられ、第２の絶縁層１７の内側に第２の導電層２３と電気的に接続する第２の導電プラグ２７が設けられる。また、第３の導電層２５に電気的に接続する第３の導電プラグ２８が設けられる。 （もっと読む）

【課題】スクリーニングを実施しなくてもＭＯＳ容量の不良率を低減できる技術を提供することにある。
【解決手段】高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列に接続して直列容量素子を形成する。そして、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続する。具体的に、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とを接続する。さらに、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１を低電位（例えば、ＧＮＤ）に接続し、ＭＯＳ容量ＭＯＳ２の上部電極を構成する電極Ｅ３を高電位（例えば、電源電位）に接続する。 （もっと読む）

【課題】本発明は、微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量において、高周波，高速特性に優れた大きなデカップリング容量を形成できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、同一方向にピッチ配列された複数の配線Ｍ１ａ〜Ｍ１ｈ，Ｍ２ａ〜Ｍ２ｆ，Ｍ３ａ〜Ｍ３ｈの、そのピッチ配列の方向が互いに交差するように配線層Ｍ１，Ｍ２，Ｍ３を積層させる。そして、各配線層Ｍ１，Ｍ２，Ｍ３の、隣り合う配線におのおの異なる電位ＶＤＤ，ＶＳＳが供給されるように、配線層Ｍ１，Ｍ２，Ｍ３の相互を接続してなる構成となっている。 （もっと読む）

【課題】本発明は半導体基板上にＭＩＭキャパシタが形成された半導体装置およびその半導体装置の製造方法に関するものであり、ＭＩＭキャパシタの下地メタルと上地メタルがショートすることを防止する半導体装置および半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された凸部と、前記凸部の上面の外周部全てを含む領域に形成された下地メタルと、前記下地メタル上に形成された中間絶縁膜と、前記中間絶縁膜上において前記凸部の外周部より中央側に形成された上地メタルと、を備えるＭＩＭキャパシタと、を備えることを特徴とするものである。 （もっと読む）