増幅回路、基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器
【課題】寄生容量等の悪影響を最小限に抑えた上で高精度な電圧を出力する。
【解決手段】演算増幅器OPと、入力ノードNIと演算増幅器OPの第1の入力端子NEGとの間に設けられる電荷蓄積用キャパシタCAと、演算増幅器OPの出力端子に設けられる位相補償用キャパシタCCと、を含み、電荷蓄積用キャパシタCAは、両端の電極が金属層又はポリシリコン層で形成される第1タイプのキャパシタType1で構成され、位相補償用キャパシタCCは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタType2で構成され、位相補償用キャパシタCCは、平面視において電荷蓄積用キャパシタCAの下方に配置されることを特徴とする。
【解決手段】演算増幅器OPと、入力ノードNIと演算増幅器OPの第1の入力端子NEGとの間に設けられる電荷蓄積用キャパシタCAと、演算増幅器OPの出力端子に設けられる位相補償用キャパシタCCと、を含み、電荷蓄積用キャパシタCAは、両端の電極が金属層又はポリシリコン層で形成される第1タイプのキャパシタType1で構成され、位相補償用キャパシタCCは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタType2で構成され、位相補償用キャパシタCCは、平面視において電荷蓄積用キャパシタCAの下方に配置されることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、増幅回路、基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器等に関する。
【背景技術】
【0002】
従来より、携帯電話機などの電子機器に用いられる液晶パネル(電気光学装置、表示パネル)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor)などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【0003】
そして、近年、液晶パネルの画面サイズの拡大や画素数の増加により、液晶パネルのデータ線の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、液晶パネルを搭載するバッテリ駆動の電子機器の軽量小型化の要求により、液晶パネルのデータ線を駆動する増幅回路の低消費電力化やチップサイズの縮小化も要求されている。このような液晶パネルのデータ線を駆動する増幅回路を含む集積回路装置としては、例えば、特許文献1、2に開示される従来技術がある。
【特許文献1】特開2005−175811号公報
【特許文献2】特開2005−175812号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
このような集積回路装置では、例えば液晶パネルのデータ線を駆動したり、階調電圧を生成するための増幅回路が設けられている。そして、これまでは、このような増幅回路として、いわゆるボルテージフォロワ接続の増幅回路が用いられていた。
【0005】
しかしながら、ボルテージフォロワ接続の増幅回路では、演算増幅器のオフセット電圧が原因で、データ線の出力電圧にバラツキが生じるという問題があった。
【0006】
このため、本出願人は、電荷蓄積用キャパシタを用いるタイプの増幅回路の開発を行っている。ところが、このような電荷蓄積用キャパシタを用いた増幅回路では、キャパシタの容量値に電圧依存性があると、出力電圧に誤差が生じてしまうという問題がある。一方、このような増幅回路では、その発振を防止するための位相補償用キャパシタを設けることが望ましく、このような電荷蓄積用キャパシタと位相補償用キャパシタを如何にして効率的にレイアウト配置するのかも課題になる。
【0007】
本発明の幾つかの態様によれば、位相補償等と高精度な電圧出力とを両立できる増幅回路、基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器を提供できる。
【課題を解決するための手段】
【0008】
本発明の一態様は、演算増幅器と、入力ノードと前記演算増幅器の第1の入力端子との間に設けられる電荷蓄積用キャパシタと、前記演算増幅器の出力端子に設けられる位相補償用キャパシタと、を含み、前記電荷蓄積用キャパシタは、両端の電極が金属層又はポリシリコン層で形成される第1タイプのキャパシタで構成され、前記位相補償用キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成される増幅回路に関係する。
【0009】
本発明の一態様によれば、容量値に電圧依存性のない第1タイプのキャパシタを増幅回路の入力ノードに設けられる電荷蓄積用キャパシタに使用することによって、入力電圧に応じた適正な出力電圧を出力できるようになる。また、容量値に電圧依存性があるが
、同じ面積でより大きな容量が得られる第2タイプのキャパシタを、電圧依存性の影響をそれほど受けない位相補償用キャパシタとして使用することによって、演算増幅器の発振を防止した上で増幅回路のレイアウト効率を向上できる。
【0010】
このとき、本発明の一態様では、前記位相補償用キャパシタは、平面視において前記電荷蓄積用キャパシタの下方に配置されることとしてもよい。
【0011】
このようにすれば、電荷蓄積用キャパシタの下方に有するスペースを有効利用して、位相補償用キャパシタを配置することによって、少ない面積を利用して効率的に電荷蓄積用キャパシタと位相補償用キャパシタをレイアウト配置できる。
【0012】
また、本発明の一態様では、前記増幅回路の入力ノードと第1のノードとの間に設けられる第1のスイッチ素子と、前記第1のノードと前記演算増幅器の第1の入力端子のノードであるサミングノードとの間に設けられる第1のキャパシタと、前記第1のノードとアナログ基準電源との間に設けられる第2のスイッチ素子と、第2のノードと前記サミングノードとの間に設けられる第2のキャパシタと、前記第2のノードと前記増幅回路の出力ノードとの間に設けられる第3のスイッチ素子と、前記第2のノードと前記アナログ基準電源との間に設けられた第4のスイッチ素子と、前記出力ノードと前記サミングノードとの間に設けられた第5のスイッチ素子と、を含み、前記第1のキャパシタ及び前記第2のキャパシタが、前記第1タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることとしてもよい。
【0013】
このようにすれば、第1のキャパシタ、第2のキャパシタを用いることで出力電圧の連続的な出力が可能になるので、増幅回路にオフセットキャンセル機能を持たせることができる。
【0014】
また、本発明の一態様では、前記位相補償用キャパシタは、前記第1のキャパシタ及び前記第2のキャパシタの下方に配置されることとしてもよい。
【0015】
このようにすれば、第1のキャパシタ及び第2のキャパシタの下方に有するスペースを有効利用して、位相補償用キャパシタを配置することによって、少ない面積を利用して効率的に第1のキャパシタ及び第2のキャパシタと位相補償用キャパシタをレイアウト配置できる。
【0016】
また、本発明の一態様では、前記第1のキャパシタが形成される第1のキャパシタ領域と、前記第2のキャパシタが形成される第2のキャパシタ領域が、第1の方向に沿って配置され、前記第1の方向の反対方向を第3の方向とした場合に、前記第1、第2のスイッチ素子が、前記第1、第2のキャパシタ領域の前記第3の方向側に配置され、前記第3、第4のスイッチ素子が、前記第1、第2のキャパシタ領域の前記第1の方向側に配置され、前記第1の方向に直交する方向を第2の方向とした場合に、前記サミングノードのラインであるサミングノードラインが、前記第1、第2、第3、第4のスイッチ素子の前記第2の方向側に配線されることとしてもよい。
【0017】
このようにすれば、第1のキャパシタ領域の第3の方向側に第1、第2のスイッチ素子が配置されるため、前段の回路からの入力電圧をショートパスで第1、第2のスイッチ素子に供給できる。また第2のキャパシタ領域の第1の方向側に第3、第4のスイッチ素子が配置されるため、後段の回路と第3、第4のスイッチ素子との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量等を最小限に抑えることができる。また本発明によれば、第1〜第4のスイッチ素子の第2の方向側にサミングノードラインが配線される。従って、第1、第2のノードのラインと、サミングノードラインとの間の距離を離すことが可能になり、これらのノード間での寄生容量に起因する悪影響を最小限に抑えることができる。
【0018】
また、本発明の一態様では、前記第2のスイッチ素子に前記アナログ基準電源の電圧を供給するための第1のアナログ基準電源ラインが、前記第2の方向に沿って前記第1、第2のキャパシタ領域の前記第3の方向側に配線され、前記第4のスイッチ素子に前記アナログ基準電源の電圧を供給するための第2のアナログ基準電源ラインが、前記第2の方向に沿って前記第1、第2のキャパシタ領域の前記第1の方向側に配線されることとしてもよい。
【0019】
このようにすれば、第2、第4のスイッチ素子に例えばショートパスでアナログ基準電源を供給できると共に、第1、第2のアナログ基準電源ラインの内側の領域を、外側の領域からシールドできるようになる。従って外側の領域での電圧変動等が、寄生容量を介してサミングノードに伝達されて、回路特性に悪影響を与えてしまう事態を防止できる。
【0020】
また、本発明の一態様では、その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成されることとしてもよい。
【0021】
このようにすれば、サミングノードの電圧変動を抑えることが可能になると共に、同じ面積でより大きな容量が得られる第2タイプのキャパシタを、電圧依存性の影響をそれほど受けない補助キャパシタとして使用することによって、サミングノードの電圧変動を抑制した上で増幅回路のレイアウト効率を向上できる。
【0022】
また、本発明の一態様では、前記補助キャパシタは、前記第1のキャパシタ及び前記第2のキャパシタの下方に配置されることとしてもよい。
【0023】
このようにすれば、第1のキャパシタ及び第2のキャパシタの下方に有するスペースを有効利用して、補助キャパシタを配置することによって、少ない面積を利用して効率的に第1、第2のキャパシタと補助キャパシタをレイアウト配置できる。
【0024】
また、本発明の一態様では、サンプリング期間において、前記電荷蓄積用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、前記電荷蓄積用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力することとしてもよい。
【0025】
このようにすれば、増幅回路にフリップアラウンド動作を行う機能を備えることによって、いわゆるオフセットフリーを実現できる。
【0026】
また、本発明の一態様では、入力ノードと、接続ノードとの間に設けられたサンプリング用スイッチ素子と、前記接続ノードと、前記演算増幅器の第1の入力端子のノードであるサミングノードとの間に設けられるサンプリング用キャパシタと、前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子と、その一端に前記サミングノードが電気的に接続される補助キャパシタと、を含み、前記サンプリング用キャパシタが、前記第1タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることとしてもよい。
【0027】
このようにすれば、増幅回路にフリップアラウンド動作を行う機能を備え、容量値に電圧依存性のない第1タイプのキャパシタを増幅回路の入力ノードに設けられる電荷蓄積用キャパシタに使用することによって、入力電圧に応じた適正な出力電圧を出力した上で、いわゆるオフセットフリーを実現できる。
【0028】
また、本発明の一態様では、その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成されることとしてもよい。
【0029】
このようにすれば、容量値に電圧依存性があるが、同じ面積でより大きな容量が得られる第2タイプのキャパシタを、電圧依存性の影響をそれほど受けない補助キャパシタとして使用することによって、サミングノードの電圧変動を抑制した上で増幅回路のレイアウト効率を向上できる。
【0030】
また、本発明の他の態様は、演算増幅器と、入力ノードと前記演算増幅器の第1の入力端子との間に設けられる電荷蓄積用キャパシタと、その一端に前記サミングノードが電気的に接続される補助キャパシタと、を含み、前記電荷蓄積用キャパシタは、両端の電極がポリシリコン層又は金属層で形成される第1タイプのキャパシタで構成され、前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成される増幅回路に関係する。
【0031】
本発明の他の態様によれば、容量値に電圧依存性のない第1タイプのキャパシタを増幅回路の入力ノードに設けられる電荷蓄積用キャパシタに使用することによって、入力電圧に応じた適正な出力電圧を出力できるようになる。また、容量値に電圧依存性があるが
、同じ面積でより大きな容量が得られる第2タイプのキャパシタを、電圧依存性の影響をそれほど受けない補助キャパシタとして使用することによって、サミングノードの電圧変動を抑制した上で増幅回路のレイアウト効率を向上できる。
【0032】
また、本発明の一態様では、前記補助キャパシタは、前記電荷蓄積用キャパシタの下方に配置されることとしてもよい。
【0033】
このようにすれば、電荷蓄積用キャパシタの下方に有するスペースを有効利用して、補助キャパシタを配置することによって、少ない面積を利用して効率的に電荷蓄積用キャパシタと補助キャパシタをレイアウト配置できる。
【0034】
また、本発明の他の態様は、複数の基準電圧を生成する基準電圧生成回路であって、第1の電源と第2の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、上記のいずれかに記載の増幅回路を有し、前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の基準電圧を出力するアンプ部と、を含む基準電圧生成回路に関係する。
【0035】
また、本発明の他の態様は、電気光学パネルを駆動する集積回路装置であって、上記のいずれかに記載の基準電圧生成回路と、前記基準電圧生成回路からの前記複数の基準電圧である複数の階調電圧と、画像データとを受けて、前記電気光学パネルの複数のデータ線を駆動するデータドライバを含む集積回路装置に関係する。
【0036】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置と電気光学パネルとを含む電気光学装置に関係する。
【0037】
また、本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【0038】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0039】
1.増幅回路
1.1.基本構成
図1に、本実施形態の増幅回路の基本構成を示す。なお、本実施形態の増幅回路は、図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0040】
本実施形態の増幅回路は、例えば、電気光学パネル(電気光学装置)を駆動する集積回路装置の階調電圧生成回路やデータドライバ等に設けられており、図1に示すように、入力電圧VINを受けて、出力電圧VQを出力し、駆動対象(例えばデータ線)を駆動する回路であり、電荷蓄積用キャパシタCAと、位相補償用キャパシタCCと、を含む。また演算増幅器OPを含むことができる。
【0041】
演算増幅器OPは、その反転入力端子(広義には第1の入力端子)にサミングノードNEGが接続され、その非反転入力端子(広義には第2の入力端子)にAGND(アナログ基準電源)が設定され、出力ノードNQ(出力端子)に出力電圧VQを出力する。
【0042】
電荷蓄積用キャパシタCAは、入力ノードNIと演算増幅器OPの第1の入力端子(サミングノードNEG)との間に設けられる。
【0043】
本実施形態では、電荷蓄積用キャパシタCAは、図2(A)に示すように第1タイプのキャパシタType1により構成される。この第1タイプのキャパシタType1は、両端の電極が金属層(或いはポリシリコン層)で形成されるキャパシタである。例えば、第1タイプのキャパシタType1は、その第1の電極(端子TMA)がアルミ層等の第1の金属層METAで形成され、その第2の電極(端子TMB)がアルミ層等の第2の金属層METBで形成され、第1、第2の金属層META、METBの間に層間絶縁層ISAを設けることによって構成されるMIM(Metal Insulator Metal)型のキャパシタである。なお、電荷蓄積用キャパシタCAの電極として金属層の代わりにポリシリコン層に代用することもできる。例えば、第1タイプのキャパシタType1の第1、第2の電極を第1、第2のポリシリコン層で形成することも可能である。
【0044】
位相補償用キャパシタCCは、演算増幅器OPの出力端子に設けられる。本実施形態では、位相補償用キャパシタCCは、一方の電極(端子TMC1)がポリシリコン層で、他方の電極(端子TMC2)が不純物層(例えば拡散層)で形成される第2タイプのキャパシタで構成される。図2(B)の断面構造に示すように、位相補償用キャパシタCC(或いは後述する補助キャパシタ)は、トランジスタのゲート容量を利用して形成される。
【0045】
具体的には、図2(B)ではシリコン基板に高濃度のN型ウェルDNWL(ディープNウェル)が形成され、このN型ウェルDNWL上に、P型ウェルPWLが形成される。そしてP型ウェルPWLには、P+の不純物層(拡散層)を介して低電位側電源電圧が供給される。
【0046】
また、P型ウェルPWL上には、N+のクロスアンダ不純物層であるNCUが形成される。また、NCUの上方にはトランジスタのゲートであるポリシリコン層が形成される。そして、このポリシリコン層がキャパシタの上側電極になり、NCUの不純物層が下側電極になる。このようにNCUを利用したキャパシタ構造にすれば、少ないレイアウト面積で大きな容量値を得ることが可能になる。
【0047】
このような構成の第2タイプのキャパシタ(ゲート容量、NCU)では、容量値に電圧依存性があるので、印加される電圧に応じて容量値が変化してしまう。従って、仮に第2タイプのキャパシタType2を増幅回路の入力ノードNIに設けられる電荷蓄積用キャパシタCAに使用すると、電圧に応じて蓄積される電荷も変化してしまうため、増幅回路の出力電圧に誤差が生じてしまう。従って、入力電圧VIに応じた適正な出力電圧VQを出力できなくなる。これに対して、第1タイプのキャパシタType1を使用すれば、このような問題を防止でき、適正な出力電圧VQを出力できるようになる。
【0048】
一方、位相補償用キャパシタCCでは、ある程度のマージンを持って位相補償を行うため、容量に電圧依存性があってもそれほど問題はない。従って、位相補償用キャパシタCCとして、第2タイプのキャパシタType2を用いても大きな問題は生じない。また、第2タイプのキャパシタType2は、例えば酸化膜の厚さを薄くすることで、第1タイプのキャパシタType1に比べて、同じ面積でより大きな容量を得ることも可能となり、レイアウト効率を向上できる。
【0049】
1.2.第1の構成例
図3に本実施形態の増幅回路の第1の構成例を示す。なお、本実施形態の増幅回路は、図3の構成に限定されず、その構成要素の一部(例えば演算増幅器)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0050】
増幅回路は、図3に示すように、入力電圧VINを受けて、出力電圧VQを出力し、駆動対象(例えばデータ線)を駆動する回路であり、第1、第2のキャパシタC1、C2と、第1〜第5のスイッチ素子SW1〜SW5を含む。また演算増幅器OPを含むことができる。更に演算増幅器OPの位相を補償することで発振を防止する位相補償用のキャパシタCCを含む。
【0051】
第1のキャパシタC1は、サミングノードNEG(ネガティブノード、反転入力端子ノード、電荷蓄積ノード)と第1のノードN1との間に設けられる。第2のキャパシタC2は、サミングノードNEGと第2のノードN2との間に設けられる。これらのキャパシタC1、C2の各々は、電荷蓄積用キャパシタCAとして機能し、例えば複数のユニットキャパシタにより構成できる。そして、本実施形態では、この第1、第2のキャパシタC1、C2として、図1、図2(A)で説明した第1タイプのキャパシタ(Type1)を採用している。
【0052】
第1のスイッチ素子SW1は、増幅回路への入力電圧VINの入力ノードNIと第1のノードN1との間に設けられる。第2のスイッチ素子SW2は、第1のノードN1とAGND(広義にはアナログ基準電源)との間に設けられる。第3のスイッチ素子SW3は、第2のノードN2と増幅回路の出力ノードNQとの間に設けられる。第4のスイッチ素子SW4は、第2のノードN2とAGND(AGNDノード)との間に設けられる。第5のスイッチ素子SW5は、サミングノードNEGと出力ノードNQとの間に設けられる。
【0053】
これらのスイッチ素子SW1〜SW5は、例えばCMOSのトランジスタにより構成できる。具体的には、P型トランジスタとN型トランジスタとからなるトランスファーゲートにより構成できる。そして、これらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。また、AGNDは、例えば高電位側電源VDD(第2の電源)と低電位側電源VSS(第1の電源)の中間の電圧(例えばAGND=(VDD+VSS)/2)である。
【0054】
位相補償用キャパシタCCは、演算増幅器OPの出力端子に設けられる。このような位相補償用キャパシタCCを設けることで、演算増幅器OPの発振を防止できる。そして、本実施形態では、この位相補償用キャパシタCCとして、図1、図2(B)で説明した第2タイプのキャパシタ(Type2)を採用している。
【0055】
演算増幅器OPは、その反転入力端子(広義には第1の入力端子)にサミングノードNEGが接続され、その非反転入力端子(広義には第2の入力端子)にAGND(アナログ基準電源)が設定され、出力ノードNQ(出力端子)に出力電圧VQを出力する。
【0056】
増幅回路は、図3に示すように、電荷保存用のキャパシタC1、C2に初期化用の電圧を設定する期間である初期化期間においては、スイッチ素子SW2、SW4、SW5がオンになる。
【0057】
初期化期間においてスイッチ素子SW2がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシタC1の他端が、AGND(アナログ基準電源電圧VA)に設定される。同様に、スイッチ素子SW4がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシタC2の他端が、AGND(VA)に設定される。また帰還スイッチ素子であるスイッチ素子SW5がオンになることで、演算増幅器OPの出力が反転入力端子に帰還され、演算増幅器OPのイマジナリーショート機能により、ノードNEGがAGNDに設定される。
【0058】
また、増幅回路は、図4に示すように、出力電圧を出力して駆動対象を駆動する期間である出力期間においては、スイッチ素子SW1、SW3がオンになる。
【0059】
出力期間においてスイッチ素子SW1がオンになることで、一端がサミングノードNEGに接続されるキャパシタC1の他端が、入力電圧VINに設定される。またスイッチ素子SW3がオンになることで、一端がサミングノードNEGに接続されるキャパシタC2の他端が、出力電圧VQ(OPの出力)に設定される。
【0060】
図5に増幅回路の動作を説明するための信号波形例を示す。図5において、VAはAGNDの電圧であり、例えばVA=(VDD+VSS)/2である。但し、VAはVDDとVSSの間の電圧であればよく、(VDD+VSS)/2には限定されない。
【0061】
図3の初期化期間においては、帰還用のスイッチ素子SW5がオンになるため、演算増幅器OPのイマジナリーショート機能により、OPの反転入力端子のノードNEGは、非反転入力端子のAGNDの電圧であるVAと等しくなる。但し、演算増幅器OPはプロセスバラツキ等に起因するオフセットを有するため、図5に示すようにノードNEGの電圧とVAにはオフセット電圧ΔVの電圧差が生じる。
【0062】
増幅回路では、図3の初期化期間においてこのオフセット電圧ΔVが記憶され、図4の出力期間において、このオフセット電圧ΔVがキャンセルされて、出力電圧VQが出力されるため、いわゆるオフセットフリーを実現できる。
【0063】
なお、図5に示すように、出力期間では、入力電圧VINが高電位側(VDD側)に変化すると、出力電圧VQは低電位側(VSS側)に変化し、VINが低電位側に変化するとVQは高電位側に変化する。
【0064】
図6(A)に増幅回路の原理的な構成を示す。図6(A)に示すように、増幅回路60は、その一端が、サミングノードNEGに接続され、その他端が、初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては入力電圧VINに設定される第1のキャパシタC1を含めばよい。また、その一端がサミングノードNEGに接続され、その他端が初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては出力電圧VQに設定される第2のキャパシタC2を含めばよい。
【0065】
なお、サミングノードNEG(C1とC2の接続ノード)は、初期化期間において所与の電圧(例えばVA、VA−ΔV)に設定され、出力期間においてハイインピーダンス状態(フローティング状態)で、初期化期間と同電位に設定されるノードであればよい。このようなサミングノードNEGの機能を実現するために、図3、図4では、演算増幅器OPを利用しているが、演算増幅器OP以外の回路によりこのような機能を実現してもよい。
【0066】
次に、図6(B)、図6(C)を用いて、増幅回路における入力電圧VINと出力電圧VQの関係について説明する。
【0067】
図6(B)に示すように、初期化期間では、キャパシタC1、C2の一端にはVA、他端にはVA−ΔVが設定される。ここでΔVは演算増幅器OPのオフセット電圧である。
【0068】
一方、図6(C)に示すように、出力期間では、キャパシタC1の一端にはVIN、他端にはVA−ΔVが設定され、キャパシタC2の一端にはVQ、他端にはVA−ΔVが設定される。従って、電荷保存の法則により下式が成立する。
C1×{(VA−(VA−ΔV)}+C2×{(VA−(VA−ΔV)}
=C1×{VIN−(VA−ΔV)}+C2×{VQ−(VA−ΔV)} (1)
【0069】
従って下式が成立する。
VQ=VA−(C1/C2)×(VIN−VA) (2)
【0070】
上式(2)から明らかなように、出力電圧VQにはオフセット電圧ΔVが現れないため、いわゆるオフセットフリーを実現できる。
【0071】
例えば、増幅回路として、サンプリング期間においてサンプリング用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力する増幅回路が考えられる。
【0072】
しかしながら、このフリップアラウンド型の増幅回路では、サンプリング期間においては増幅回路の出力がハイインピーダンス状態になってしまうので、駆動時間にロスが生じる。
【0073】
これに対して、図3、4に示す増幅回路では、キャパシタC1、C2を2つ用いることで、出力電圧VQの連続的な出力が可能になる。即ち初期化期間の後の出力期間では、サンプリング期間は存在せず、入力電圧VINに応じた出力電圧VQが上式(2)にしたがって出力されるため、駆動対象の連続的な駆動が可能になる。
【0074】
以上説明したように、図3、図4の本実施形態の増幅回路では、初期化期間においてキャパシタC1、C2に演算増幅器OPのオフセット電圧に対応する電荷が記憶される。これにより出力期間では、演算増幅器OPのオフセット電圧をキャンセルして出力できる。
【0075】
また、本実施形態の増幅回路は、1回初期化期間を経た後は、出力期間においてボルテージフォロワ接続の演算増幅器のように、入力電圧に対応する出力電圧が常時出力される。具体的には、入力電圧を反転してオフセットがキャンセルされた出力電圧が出力されるようになる。従って、サンプルホールド回路のようなサンプリング期間とホールド期間が存在しないため、出力期間においては、増幅回路の出力がハイインピーダンス状態にならない。このため、比較例となるサンプルホールド回路に比べて、タイミング制御が容易になると共に、長い駆動時間を確保できるようになる。
【0076】
また、本実施形態では、図3、図4の増幅回路を、例えば後述する階調電圧生成回路に適用することで、演算増幅器のオフセット電圧のばらつきを要因とする階調電圧のばらつきを低減できる。また、この増幅回路を後述するデータドライバに適用することで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、表示ムラの発生等を防止できる。また、階調電圧生成回路で入力電圧が反転され、データドライバで再度反転されるため、結局は正転のデータ電圧をデータ線に供給できるようになる。さらに、出力電圧VQの連続的な出力を可能とした本実施形態の増幅回路を階調電圧生成回路及びデータドライバの双方に適用することによって、タイミング制御の容易化と長い駆動時間の確保とを両立して実現できる。
【0077】
そして本実施形態では、電荷蓄積用のキャパシタC1、C2として図2(A)の第1タイプのキャパシタ(Type1)を用いている。従って、キャパシタの容量値の電圧依存性を無視できるため、上述した式(2)のVQ=VA−(C1/C2)×(VIN−VA)が正確に成り立つようになり、出力電圧VQに誤差が生じるのを防止できる。
【0078】
一方、本実施形態では位相補償用のキャパシタCCとして図2(B)の第2タイプのキャパシタ(Type2)を用いている。この第2タイプのキャパシタは、容量値の電圧依存性はあるものの、少ないレイアウト面積で大きな容量値を得ることができるという利点がある。従って、このようにキャパシタC1、C2として第1タイプを用い、キャパシタCCとして第2タイプを用いるといように使い分けることで、高精度な出力電圧と、少ないレイアウト面積での位相補償を両立して実現できるようになる。
【0079】
1.3.第2の構成例
図7、図8に本実施形態の増幅回路の第2の構成例を示す。図7、図8では、図3、図4に対して、演算増幅器OPの出力ノードNQと位相補償用キャパシタCCとの間にスイッチ素子SW7や抵抗R1が更に設けられている。また、図7、図8では、初期化期間における出力電圧が後段の回路に伝達されるのを防止するためのスイッチ素子SW6が、増幅回路の出力ノードNQ(NQ’)に設けられている。このスイッチ素子SW6は、図7の初期化期間ではオフになり、図8の出力期間においてオンになる。
【0080】
更に図7、図8では、その一端がサミングノードNEGに接続される補助キャパシタCAXが設けられている。このような補助キャパシタCAXを設ければ、演算増幅器OPの反転入力端子のノードであるサミングノードNEGの電圧変動を抑えることができ、出力電圧VQの一層の安定化を実現できる。
【0081】
具体的には、図7の初期化期間から図8の出力期間に移行する瞬間に、図5に示すように、サミングノードNEGの電圧は変動する。この場合に補助キャパシタCAXが設けられていないと、初期化期間が終了した時点でのノードN2とノードNQ(NQ’)との電位差の分だけサミングノードNEGの電圧が瞬間的に変動する。そして、この時のサミングノードNEGの電圧が、スイッチ素子SW5の基板電圧であるVDD又はVSSを超えてしまうと、キャパシタC1、C2に蓄積されていた電荷が抜けてしまう。これを防止するために、図7、図8では、補助キャパシタCAXを設けている。このようにすれば、ノードNQとAGNDのノードの間に、直列接続されたキャパシタC2とキャパシタCAXとが設けられるようになり、サミングノードNEGの電圧変動をVDD〜VSSの範囲に抑え、C1、C2の蓄積電荷が抜けてしまう事態を防止できる。
【0082】
本実施形態では、この補助キャパシタCAXとして、図2(B)の第2タイプのキャパシタを用いている。このようにすることで、少ないレイアウト面積で、高い容量値の補助キャパシタCAXを得ることができ、出力電圧VQの安定化を実現できる。
【0083】
また本実施形態では、演算増幅器OPとして、例えば位相補償用キャパシタを内蔵しないタイプの増幅器を用いている。即ち出力期間においては、図8に示すように、スイッチ素子SW6がオンになるため、演算増幅器OPの出力は、負荷となるデータ線等の駆動対象が接続される。従って、この負荷(例えば20pF)が位相補償キャパシタとして機能して、演算増幅器OPの発振を防止できる。
【0084】
しかしながら、図7の初期化期間においては、スイッチ素子SW6がオフになるため、演算増幅器OPには、データ線等の負荷が接続されず、演算増幅器OPの負荷は、キャパシタC1、C2と補助キャパシタCAXだけになる(例えば1pFの負荷)。従って、演算増幅器OPの負荷が減少してしまい、演算増幅器OPが発振してしまうおそれがある。
【0085】
そこで図7、図8では、初期化期間において、その一端が出力ノードNQ’に電気的に接続され、演算増幅器OPの位相を補償することで発振を防止する位相補償用キャパシタCCを設けている。具体的には、ノードNQ’と低電位側電源との間に、位相補償用キャパシタCCと位相補償用のスイッチ素子SW7を設ける。そして図7の初期化期間では、スイッチ素子SW7をオンにして、位相補償用キャパシタCCの一端を出力ノードNQ’に接続する一方で、図8の出力期間では、スイッチ素子SW7をオフにして接続を遮断する。
【0086】
このような位相補償用キャパシタCC及び位相補償用スイッチ素子SW7を設ければ、演算増幅器OPの負荷が軽くなる初期化期間において、位相補償用キャパシタCCが演算増幅器OPの位相を補償することで発振を防止するように機能して、演算増幅器OPの発振を効果的に防止できる。なお図7では位相補償用(発振防止用)の抵抗R1、R2を更に設けている。
【0087】
以上説明したように、図7、図8の本実施形態の第2の構成例では、初期化期間においては、増幅回路の出力ノードNQ(NQ’)に設けられるスイッチ素子SW6がオフになるため、演算増幅器OPの出力に付加されるキャパシタの容量が少なくなる。そこで、当該初期化期間では、位相補償用スイッチ素子SW7をオンにして、演算増幅器OPの出力に位相補償用キャパシタCCが接続されるようにする。
【0088】
一方、出力期間においては、階調電圧生成回路の演算増幅器OPには、階調電圧出力線の寄生容量が付加されるため、この寄生容量により位相補償が可能になる。また、データドライバの演算増幅器OPの出力には、電気光学パネルのデータ線の寄生容量が付加されるため、この寄生容量により位相補償が可能になる。
【0089】
図9に本実施形態の増幅回路に含まれる演算増幅器OPの回路構成例を示す。図3、4、7、8に示す演算増幅器OPは、AB級の増幅動作を行う増幅器である。図9では、トランジスタTA1〜TA4及び電流源IS1により増幅器の差動段が構成される。また、出力段を構成するP型トランジスタTA17とN型トランジスタTA18のゲートは、トランジスタTA7〜TA14により構成される補助回路により制御され、これによりAB級の増幅動作が可能になる。
【0090】
1.4.レイアウト配置例
図10に本実施形態の増幅回路のレイアウト配置例を示す。図10において、第1の方向D1の反対方向が第3の方向D3になり、第1の方向D1に直交(交差)する方向が第2の方向D2になり、第2の方向D2の反対方向が第4の方向D4になっている。
【0091】
図10では、図7、図8のキャパシタC1が形成される第1のキャパシタ領域C1Rと、キャパシタC2が形成される第2のキャパシタ領域C2Rが、D1方向に沿って配置される。なおキャパシタ領域C1R、C2RをD2方向に沿って配置する変形実施も可能である。
【0092】
また、本実施形態では、位相補償用キャパシタCCは、平面視において電荷蓄積用キャパシタCAである第1のキャパシタC1、第2のキャパシタC2が形成される第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に配置される。すなわち、第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に有するスペースを有効利用して、位相補償用キャパシタCCが形成される位相補償用キャパシタ領域CCRとしている。
【0093】
またスイッチ素子SW1、SW2は、キャパシタ領域C1R、C2RのD3方向側に配置される。またスイッチ素子SW3、SW4は、キャパシタ領域C1R、C2RのD1方向側に配置される。なおスイッチ素子SW5は、スイッチ素子SW3、SW4のD2方向側に配置される。
【0094】
またサミングノードNEGのラインLNEGは、スイッチ素子SW1、SW2、SW3、SW4のD2方向側に配線される。具体的には、ラインLNEG(少なくともその一部の配線。キャパシタを構成する配線層の上層の接続配線)は、SW1、SW2、SW3、SW4のD2方向側においてD1方向に沿って配線される。
【0095】
図10のレイアウト配置によれば、キャパシタ領域C1RのD3方向側にスイッチ素子SW1、SW2が配置されるため、前段の回路からの入力電圧VINをショートパスでスイッチ素子SW1、SW2(キャパシタC1)に供給できる。またキャパシタ領域C2RのD1方向側にスイッチ素子SW3、SW4が配置されるため、後段の回路(例えば演算増幅器)とスイッチ素子SW3、SW4(キャパシタC2)との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量や寄生抵抗を最小限にすることができる。
【0096】
また図10では、スイッチ素子SW1〜SW4のD2方向側にサミングノードラインLNEGが配線される。従って、ノードN1、N2のラインと、サミングノードラインLNEGとの間の距離を離すことが可能になる。従って、ノードN1とNEGとの間の寄生容量値をCP1、ノードN2とNEGとの間の寄生容量値をCP2とした場合に、寄生容量値CP1とCP2の差分値CPDを最小限に抑えることが可能になる。
【0097】
即ち、寄生容量の差分値CPDが大きくなると、上式(2)で説明したVQ=VA−(C1/C2)×(VIN−VA)において、C1/C2が変化してしまい、出力電圧VQが変動してしまう。また、後述するように複数のデータ線を複数の駆動回路で駆動した場合に、プロセスの加工バラツキにより駆動回路間で出力電圧VQもばらついてしまい、表示品質が劣化するなどの問題が生じる。
【0098】
この場合に、配線の形状を対称に形成すれば、差分値CPDの悪影響を無くすことができるが、例えば図10のA1に示すような対称ではない配線部分が存在すると、対称性が崩れて、差分値CPDの影響を無視できなくなる。
【0099】
この点、図10では、ノードN1、N2のラインと、サミングノードラインLNEGの距離を離して配線できるため、ノードN1、N2とNEGとの間の寄生容量値CP1、CP2の絶対値を小さくできる。従って、A1に示すように対称性が崩れた部分が存在しても、差分値CPDの絶対値が小さいため、差分値CPDの悪影響を最小限に抑えることできる。
【0100】
また図10のレイアウト配置では、キャパシタ領域C1R、C2Rの間を通るD2方向に沿った線を対称軸とした場合に、この対称軸に線対称なレイアウト配置が可能になる。従って、差分値CPD等の悪影響を更に低減できる。
【0101】
また図10では、スイッチ素子SW2にAGND(アナログ基準電源)の電圧を供給するための第1のアナログ基準電源ラインLA1が、キャパシタ領域C1R、C2RのD3方向側においてD2方向に沿って配線される。一方、スイッチ素子SW4にAGNDの電圧を供給するための第2のアナログ基準電源ラインLA2が、キャパシタ領域C1R、C2RのD1方向側においてD2方向に沿って配線される。
【0102】
図10のように、AGNDのラインLA1、LA2を配線すれば、スイッチ素子SW2、SW4にショートパスでAGNDを供給できると共に、ラインLA1、LA2の内側の領域を、外側の領域からAGNDによりシールドできるようになる。従って、例えば入力ノードNIでの入力電圧VINの変動や出力電圧の変動が、寄生容量を介してノードNEGに伝達されて、回路特性に悪影響を与えてしまう事態を効果的に防止できる。また、上述した対称軸に対して、ラインLA1、LA2についても線対称に配線することができるため、線対称なレイアウトが可能になり、差分値CPD等の悪影響を低減できる。
【0103】
なお、サミングノードNEGのラインLNEGについては、その左側や右側、或いは上側や下側に、AGNDの電位等に設定されたシールド線を更に配線することが望ましい。
【0104】
図11に図7、8に示す増幅回路のレイアウト配置例を説明するための断面図を示す。図11に示すように、N+のクロスアンダ不純物層であるNCUの上方には、ゲート絶縁膜層IS0を介してトランジスタのゲートであるポリシリコン層PLYが形成される。そして、このポリシリコン層PLYが位相補償用キャパシタCCの上側電極になり、NCUの不純物層が下側電極になる。
【0105】
ポリシリコン層PLYの上方には、第1の層間絶縁層IS1を介して金属層METAが形成され、当該金属層METAの上方に第2の層間絶縁層IS2を介して金属層METB1及び金属層METB2が形成される。金属層METAと金属層METB1と第2の層間絶縁層IS2により、第1のキャパシタC1が形成される。金属層METAと金属層METB2と第2の層間絶縁層IS2により、第2のキャパシタC2が形成される。このようにして、位相補償用キャパシタCCは、電荷蓄積用キャパシタとなる第1のキャパシタC1及び第2のキャパシタC2の下方に配置される。
【0106】
このように、第2タイプのキャパシタType2である位相補償用キャパシタCCを下方に形成し、その第2タイプのキャパシタType2の上方に第1タイプのキャパシタType1を形成するようにレイアウトすれば、少ない面積を利用して効率的に電荷蓄積用キャパシタとなる第1のキャパシタC1及び第2のキャパシタC2と位相補償用キャパシタCCをレイアウト配置できる。
【0107】
1.5.第3の構成例
図12、図13に本実施形態の増幅回路の第3の構成例を示す。第3の構成例の増幅回路は、階調電圧生成回路の階調アンプ部に含まれる階調電圧生成用増幅回路に使用され(図18参照)、図12、図13に示すように、図7、図8に示す本実施形態の第2の構成例に比べて、その一端に増幅回路の出力ノードNQが抵抗R3を介して電気的に接続される第3のキャパシタC3が更に設けられている。そして、増幅回路の出力ノードNQと、第7のスイッチ素子SW7と位相補償用キャパシタCCとの間の接続ノードNCCとの間に、第8のスイッチ素子SW8が設けられている。ここで第3のキャパシタC3は増幅回路の位相補償用(出力安定化用)のキャパシタである。
【0108】
初期化期間の時は、図12に示すように、出力ノードNQ側に設けられるスイッチ素子SW6及び当該第8のスイッチ素子SW8がオフになり、位相補償用スイッチ素子SW7がオンになっている。このように、初期化期間においては、増幅回路の出力スイッチとなるスイッチ素子SW6がオフになっているため、演算増幅器OPの出力ノードNQに付加されるキャパシタの容量が少なくなる。このため、位相補償用スイッチSW7をオンにすることによって、演算増幅器OPの出力端子側の出力ノードNQ’に位相補償用キャパシタCCが接続されて、演算増幅器OPの位相補償が行われる。
【0109】
一方、出力期間の時には、図13に示すように、スイッチ素子SW6及び当該第8のスイッチ素子SW8がオンになり、位相補償用スイッチ素子SW7がオフになっている。すなわち、出力期間においては、演算増幅器OPに付加される寄生容量に加えて、第3のキャパシタC3及び位相補償用キャパシタCCも有効活用することによって、これらの寄生容量及びキャパシタC3、CCにより位相補償(出力安定化)が可能になる。例えば、増幅回路を、後述するデータドライバや階調電圧生成回路に活用した場合には、データドライバや階調電圧生成回路の演算増幅器OPの出力に付加される寄生容量(例えばデータ線や階調電圧線の寄生容量)に加えて、第3のキャパシタC3及び位相補償用キャパシタCCも有効活用することによって、これらの寄生容量及びキャパシタC3、CCにより位相補償が可能になる。また、例えば、階調電圧生成回路の階調アンプ部の演算増幅器OPが出力した階調電圧をデータドライバのD/A変換回路で当該階調電圧が全く選択されなかった場合には、出力ノードNQに付加される負荷が1番小さくなってしまい、階調アンプ部の演算増幅器OPが出力時に最小の負荷となってしまうことがある。このような事態に備えて、第3の構成例では、前述したように、出力時の位相補償を行っている。
【0110】
なお、本実施形態では、第3のキャパシタC3は、位相補償用のキャパシタCCと同様に、電圧依存性の影響をそれほど受けないので、図2(B)の第2タイプのキャパシタ(Type2)を用いている。このように、位相補償用キャパシタCCと同様に、第3のキャパシタC3として、容量値に電圧依存性があるが、同じ面積でより大きな容量が得られる第2タイプのキャパシタ(Type2)を使用することによって、演算増幅器OPの発振を防止した上で増幅回路のレイアウト効率を向上できる。
【0111】
図14(A)に本実施形態の増幅回路の第3の構成例の全体的なレイアウト配置例を示す。図14(A)において、第1の方向D1の反対方向が第3の方向D3になり、第1の方向D1に直交(交差)する方向が第2の方向D2になり、第2の方向D2の反対方向が第4の方向D4になっている。
【0112】
図14では、図12、図13のキャパシタC1が形成される第1のキャパシタ領域C1Rと、キャパシタC2が形成される第2のキャパシタ領域C2Rが、D1方向に沿って配置される。なおキャパシタ領域C1R、C2RをD2方向に沿って配置する変形実施も可能である。
【0113】
また、本実施形態では、位相補償用キャパシタCCが形成される位相補償用キャパシタ領域CCRは、平面視において電荷蓄積用キャパシタCAである第1のキャパシタC1、第2のキャパシタC2が形成される第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に配置される。すなわち、第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に有するスペースを有効利用して、位相補償用キャパシタCCが形成される位相補償用キャパシタ領域CCRとしている。
【0114】
スイッチ素子SW1、SW2が形成される第1のスイッチ素子領域SWR1は、キャパシタ領域C1R、C2RのD3方向側に配置される。またスイッチ素子SW3、SW4、SW5が形成される第2のスイッチ素子領域SWR2は、キャパシタ領域C1R、C2RのD1方向側に配置される。
【0115】
補助キャパシタCAXが形成される補助キャパシタ領域CAXRは、第1のスイッチ素子領域SWR1のD1方向側に配置される。
【0116】
演算増幅器OPが形成される演算増幅器領域OPRは、補助キャパシタ領域CAXRのD1方向側に配置される。
【0117】
そして、第3のキャパシタC3が形成される第3のキャパシタ領域C3Rは、演算増幅器領域OPRのD1方向側に配置される。
【0118】
なお、キャパシタ領域CAXRやC3Rでは、少ないレイアウト面積で大きな容量値を得るために、第1タイプ及び第2タイプの両方のタイプで補助キャパシタCAXや第3のキャパシタC3を形成することが望ましい。
【0119】
図14(A)のレイアウト配置によれば、キャパシタ領域C1RのD3方向側にスイッチ素子SW1、SW2が配置されるため、前段の回路からの入力電圧VINをショートパスでスイッチ素子SW1、SW2(キャパシタC1)に供給できる。また、キャパシタ領域C2RのD1方向側にスイッチ素子SW3、SW4が配置されるため、後段の回路(例えば演算増幅器)とスイッチ素子SW3、SW4(キャパシタC2)との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量や寄生抵抗を最小限にすることができる。
【0120】
また、本実施形態の変形例として、図14(B)に示すように、補助キャパシタCAXが形成される補助キャパシタ領域CAXRが、平面視において第1のキャパシタC1、第2のキャパシタC2が形成される第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に配置されるようにしてもよい。すなわち、第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に有するスペースを有効利用して、補助キャパシタCAXが形成される補助キャパシタ領域CAXRとするレイアウトにしてもよい。
【0121】
1.6.第4の構成例
図15(A)、図15(B)、図16に本実施形態の増幅回路の第4の構成例を示す。第4の構成例の増幅回路は、サンプリング期間中に入力電圧(入力信号)に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間中に当該サンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力するフリップアラウンド型のサンプルホールド回路に適用したものである。このフリップアラウンド型のサンプルホールド回路は、例えば集積回路装置に含まれる階調生成アンプや駆動アンプなどに用いることができる。図15(A)に示すように、第4の構成例の増幅回路は、サンプリング期間において、サンプリング用キャパシタCSに入力電圧VIに応じた電荷を蓄積し、図15(B)に示すように、ホールド期間において、サンプリング用キャパシタCSのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧VQを出力する。
【0122】
図16に示すように第4の構成例の増幅回路は、演算増幅器OPと、サンプリング用スイッチ素子SSと、サンプリング用キャパシタCSと、帰還用スイッチ素子SFと、フリップアラウンド用スイッチ素子SAと、補助キャパシタCAXと、位相補償用キャパシタCCとを含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子SS、SA、SFは、例えばトランスファーゲートなどのCMOSトランジスタにより構成できる。
【0123】
演算増幅器OP1の非反転入力端子(第2の入力端子)には、アナログ基準電源電圧AGNDが設定される。
【0124】
サンプリング用スイッチ素子SSは、サンプルホールド回路の入力ノードNIと、接続ノードNSとの間に設けられる。サンプリング用キャパシタCSは、接続ノードNSとサミングノードNEGとの間に設けられる本実施形態の第1タイプのキャパシタで構成される電荷蓄積用キャパシタである。帰還用スイッチ素子SFは、演算増幅器OPの出力端子のノードNQとサミングノードNEGとの間に設けられる。フリップアラウンド用スイッチ素子SAは、接続ノードNSと、演算増幅器OPの出力端子のノードNQとの間に設けられる。
【0125】
第4の構成例では、その一端にサミングノードNEGが電気的に接続されるように補助キャパシタCAXが設けられている。本実施形態では、補助キャパシタCAXは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタType2で構成される。
【0126】
そして、サンプリング期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFがオンになると共に、フリップアラウンド用スイッチ素子SAがオフになる。これにより、図15(A)で説明したフリップアラウンド型サンプルホールド回路として、増幅回路のサンプリング動作を実現できる。
【0127】
一方、ホールド期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFがオフになると共に、フリップアラウンド用スイッチ素子SAがオンになる。これにより、図15(B)で説明したフリップアラウンド型サンプルホールド回路として、増幅回路のホールド動作を実現できる。
【0128】
このようなフリップアラウンド型のサンプルホールド回路を用いれば、いわゆるオフセットフリーを実現できる。従って、例えば本実施形態の増幅回路を適用したサンプルホールド回路を例えばデータ線駆動回路に適用した場合には、データ線間での出力電圧のバラツキを最小限に抑えることができる。これにより、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、D/A変換回路によりデータ線を直接駆動するDAC駆動が不要になるため、高速駆動や制御の簡素化を実現できる。
【0129】
2.基準電圧生成回路
図17に、本実施形態の増幅回路が含まれる基準電圧生成回路の構成例を示す。なお、本実施形態の基準電圧生成回路は、図17の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0130】
本実施形態の基準電圧生成回路11は、複数の基準電圧V1〜Vnを生成する回路である。具体的には、基準電圧生成回路11は、高電位側電圧VGMHと低電位側電圧VGMLの間を抵抗分割し、分割ノードN1〜Nn(nは2以上の整数)に分割電圧VD1〜VDnを出力するラダー抵抗回路(広義には電圧生成回路)12と、当該分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換して基準電圧V1〜Vnを出力するアンプ部14を含むことができる。
【0131】
ラダー抵抗回路12は、基準電圧となる高電位側電源VGMH(広義には、第1の電源)と、低電位側電源VGML(広義には、第2の電源)との間に設けられる電圧生成回路である。ラダー抵抗回路12は、直列に接続された複数の抵抗回路(可変抵抗)R0〜Rnを有し、これらの複数の抵抗回路R0〜Rnで抵抗分割された複数の電圧分割ノードN1〜Nnにおける各電圧が、分割電圧VD1〜VDnとして出力される。
【0132】
アンプ部14は、電圧生成回路となるラダー抵抗回路12の分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換する。本実施形態では、アンプ部14は、ラダー抵抗回路12から複数の分割電圧出力線VDL1〜VDLnを介して入力される分割電圧VD1〜VDnに対応した基準電圧生成用増幅回路GAM1〜GAMnを備え、当該基準電圧生成用増幅回路GAM1〜GAMnが分割電圧VD1〜VDnのインピーダンス変換を行う。そして、これらの基準電圧生成用増幅回路GAM1〜GAMnでインピーダンス変換された複数の分割電圧VD1〜VDnは、複数の基準電圧V1〜Vnとして、複数の基準電圧出力線(階調電圧出力線)VL1〜VLnを介して出力される。
【0133】
3.集積回路装置
図18に、本実施形態の集積回路装置10の構成例を示し、特に当該集積回路装置10に含まれる階調電圧生成回路及びデータドライバの構成例を示す。なお、本実施形態の集積回路装置10は、図18の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0134】
本実施形態の集積回路装置10は、電気光学パネル400(電気光学装置)を駆動する機能を有し、複数の階調電圧(広義には基準電圧)V1〜Vnを出力する階調電圧生成回路(広義には基準電圧生成回路)110と、複数の階調電圧V1〜Vnと、外部から供給される画像データ(階調データ、表示データ)GDとを受けて電気光学パネル400を駆動するデータドライバ50と、を含む。
【0135】
電気光学パネル400(電気光学装置)は、複数のデータ線(例えばソース線)と、複数の走査線(例えばゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子、EL素子)の光学特性を変化させることによって表示動作を実現する。この電気光学パネル400(狭義には、表示パネル)は、例えば、TFT、TFDなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機EL(Electro Luminescence)や無機ELなどの発光素子を用いたパネルであってもよい。
【0136】
階調電圧生成回路110は、データドライバ50に供給する複数の階調電圧V1〜Vnを生成して供給する回路である。具体的には、階調電圧生成回路110は、ラダー抵抗回路(広義には電圧生成回路)112と、階調アンプ部114を含むことができる。
【0137】
ラダー抵抗回路112は、階調電圧生成用の高電位側電源VGMH(広義には、第1の電源)と、階調電圧生成用の低電位側電源VGML(広義には、第2の電源)との間に設けられる。ラダー抵抗回路112は、直列に接続された複数の抵抗回路(可変抵抗)R0〜Rnを有し、これらの複数の抵抗回路R0〜Rnで抵抗分割された複数の電圧分割ノードN1〜Nnにおける各電圧が、分割電圧VD1〜VDnとして出力される。
【0138】
階調アンプ部114は、電圧生成回路となるラダー抵抗回路112の分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換する。本実施形態では、階調アンプ部114は、ラダー抵抗回路112から入力される分割電圧VD1〜VDnに対応した階調電圧生成用増幅回路GAM1〜GAMnを備え、当該階調電圧生成用増幅回路GAM1〜GAMnが分割電圧VD1〜VDnのインピーダンス変換を行う。そして、これらの階調電圧生成用増幅回路GAM1〜GAMnでインピーダンス変換された複数の分割電圧VD1〜VDnは、複数の階調電圧V1〜Vnとして複数の階調電圧出力線VL1〜VLnを介して出力される。
【0139】
データドライバ50は、液晶パネルなどの電気光学パネル400(電気光学装置)のデータ線SL1〜SLm(mは2以上の整数)を駆動するためのデータ信号(電圧、電流)を供給する回路である。具体的にはデータドライバ50は、複数(例えば、256段階)の階調電圧(基準電圧)V1〜Vnと画像データ(階調データ、表示データ)GDに基づいて、これらの複数の階調電圧V1〜Vnの中から、画像データGDに対応する電圧(データ電圧)を選択して、電気光学パネル400のデータ線SL1〜SLmに出力する。例えばメモリ内蔵の集積回路装置10の場合には、表示メモリから画像データGDを受ける。一方、メモリ非内蔵の集積回路装置10の場合には、外部(例えば表示コントローラ)から画像データGDが供給される。なお、本実施形態における階調数は任意である。
【0140】
データドライバ50は、D/A変換回路52−1〜52−m、データ線駆動回路54−1〜54−mを含む。なお、図18のように各データ線に対応して1つのD/A変換回路及び1つのデータ線駆動回路を設けてもよいし、1つのD/A変換回路を複数のデータ線駆動回路(例えば、1または複数ピクセル分のデータ線駆動回路)で共用する構成にしてもよい。また、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。さらに、データドライバ50の一部または全部を電気光学パネル上に一体に形成してもよい。
【0141】
D/A変換回路52−1〜52−mは、データドライバ50に少なくとも1つ設けられ、階調電圧生成回路110から供給される複数の階調電圧V1〜Vnと画像データGD(階調データ)が入力され、D/A変換後の電圧を出力する。本実施形態では、例えば、画像データGDを受けて、階調電圧V1〜Vnの中から画像データGDに対応した階調電圧を選択して、選択階調電圧VSL1〜VSLmとしてデータ線駆動回路54−1〜54−mに出力する。
【0142】
データ線駆動回路54−1〜54−mは、データドライバ50に少なくとも1つ設けられ、D/A変換回路52−1〜52−mから供給されるD/A変換後の選択階調電圧VSL1〜VSLmのインピーダンス変換を行って、電気光学パネル400のデータ線SL1〜SLmを駆動するデータ電圧VS1〜VSmとして出力する。本実施形態では、データ線駆動回路54−1〜54−mは、データドライバ用増幅回路DAM1〜DAMmを含み、これらのデータドライバ用増幅回路DAM1〜DAMmがD/A変換回路52−1〜52−mからの選択階調電圧VSL1〜VSLmのインピーダンス変換を行う。そして、インピーダンス変換後の選択階調電圧VSL1〜VSLmをデータ電圧VS1〜VSmとして電気光学パネル400のデータ線SL1〜SLmに供給することによって、当該データ線SL1〜SLmを駆動する。
【0143】
本実施形態では、階調電圧生成回路110の階調アンプ部114に含まれる階調電圧生成用増幅回路GAM1〜GAMn、及びデータ線駆動回路54−1〜54−mに含まれるデータドライバ用増幅回路DAM1〜DAMmとして、入力電圧に対応する出力電圧(例えば入力電圧の反転電圧)が常時出力されるタイプの増幅回路を使用できる。例えば、階調電圧生成回路110やデータドライバ50に含まれる増幅回路として、サンプルホールド型の増幅回路を用いる手法も考えられるが、この手法では、サンプリング期間において増幅回路の出力がハイインピーダンス状態になってしまうため、タイミング制御が煩雑になる。これに対して本実施形態では、出力期間においては増幅回路の出力がハイインピーダンス状態にならないため、タイミング制御を簡素化できる。また、増幅回路にオフセットキャンセル機能を持たせることで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、電気光学パネル400の表示ムラの発生等を防止できる。
【0144】
なお、本実施形態では、階調電圧生成回路110の階調アンプ部114とデータ線駆動回路54−1〜54−mに含まれる増幅回路として、入力電圧に対応する出力電圧が常時出力されるタイプの増幅回路を使用しているが、例えば、階調アンプ部114のみに本実施形態の増幅回路を適用してもよい。
【0145】
4.電気光学装置
図19に、本実施形態における電気光学装置の構成の概要を示す。電気光学装置300(液晶装置。広義には表示装置)は、電気光学パネル400(狭義には液晶パネル、LCD(Liquid Crystal Display)パネル)、データドライバ50、走査ドライバ70、表示コントローラ40、電源回路90を含む。なお、電気光学装置300にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【0146】
ここで電気光学パネル400(電気光学装置)は、複数の走査線と、複数のデータ線と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタTFT(Thin Film Transistor、広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【0147】
より具体的には、電気光学パネル400は、アクティブマトリクス基板(例えばガラス基板)上に形成された液晶パネルである。アクティブマトリクス基板には、図14のY方向に複数配列されそれぞれX方向に伸びる走査線G1〜GM(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるデータ線S1〜SN(Nは2以上の自然数)とが配置されている。
【0148】
表示コントローラ40は、図示しない中央演算処理装置(Central Processing Unit:
CPU)等のホストにより設定された内容に従って、データドライバ50、走査ドライバ70及び電源回路90を制御する。より具体的には、表示コントローラ40は、データドライバ50及び走査ドライバ70に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路90に対しては、対向電極CEに印加する対向電極電圧VCOMの電圧レベルの極性反転タイミングの制御を行う。
【0149】
電源回路90は、外部から供給される基準電圧に基づいて、電気光学パネル400の駆動に必要な各種の電圧レベル(階調電圧)や、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。
【0150】
このような構成の電気光学装置300は、表示コントローラ40の制御の下、外部から供給される階調データに基づいて、データドライバ50、走査ドライバ70及び電源回路90が協調して電気光学パネル400を駆動する。
【0151】
図19では、RGBの各色成分を表示するために1画素が3ドットで構成され、各色成分毎にデータ線が設けられているものとして説明したが、1画素が2ドット、4ドット以上のドット数で構成されていてもよい。
【0152】
なお、図19では、電気光学装置300が表示コントローラ40を含む構成になっているが、表示コントローラ40を電気光学装置300の外部に設けてもよい。或いは、表示コントローラ40と共に、ホストを電気光学装置300に含めるようにしてもよい。また、データドライバ50、走査ドライバ70、表示コントローラ40、電源回路90の一部又は全部を電気光学パネル400上に形成してもよい。
【0153】
また、図19において、データドライバ50、走査ドライバ70及び電源回路90を集積化して、半導体装置(集積回路、IC)として集積回路装置10を構成してもよい。
【0154】
5.電子機器
次に、上述の電気光学装置(集積回路装置、増幅回路、データドライバ、電源回路等)が適用される電子機器について説明する。
【0155】
5.1.投写型表示装置
上述の電気光学装置を用いて構成される電子機器として、投写型表示装置がある。図20に、上述の実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図を示す。
【0156】
投写型表示装置700は、表示情報出力源710、表示情報処理回路720、表示駆動回路730(表示ドライバ)、液晶パネル740(広義には電気光学パネル)、クロック発生回路750及び電源回路760を含んで構成される。表示情報出力源710は、ROM(Read Only Memory)及びRAM(Random Access Memory)、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路750からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路720に出力する。表示情報処理回路720は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路730は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル740を駆動する。電源回路760は、上述の各回路に電力を供給する。
【0157】
5.2.携帯電話機
また上述の電気光学装置を用いて構成される電子機器として、携帯電話機がある。図21に、上述の実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図を示す。図21において、図19又は図20と同一部分には同一符号を付し、適宜説明を省略する。
【0158】
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ40に供給する。
【0159】
携帯電話機900は、電気光学パネル400を含む。電気光学パネル400は、データドライバ50及び走査ドライバ70によって駆動される。電気光学パネル400は、複数の走査線、複数のデータ線、複数の画素を含む。
【0160】
表示コントローラ40は、データドライバ50及び走査ドライバ70に接続され、データドライバ50に対してRGBフォーマットの階調データを供給する。
【0161】
電源回路90は、データドライバ50及び走査ドライバ70に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また電気光学パネル400の対向電極に、対向電極電圧VCOMを供給する。
【0162】
ホスト940は、表示コントローラ40に接続される。ホスト940は、表示コントローラ40を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ40に供給できる。表示コントローラ40は、この階調データに基づき、データドライバ50及び走査ドライバ70により電気光学パネル400に表示させる。
【0163】
ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
【0164】
ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、電気光学パネル400の表示処理を行う。
【0165】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【0166】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語(第1の入力端子、第2の入力端子、アナログ基準電源電圧、第1の電源、第2の電源等)と共に記載された用語(反転入力端子、非反転入力端子、AGND、VSS、VDD等)は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、増幅回路、基準電圧生成回路、集積回路装置、電気光学蔵置、電子機器等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。さらに、本発明は上述の液晶の電気光学パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動にも適用可能である。
【図面の簡単な説明】
【0167】
【図1】本実施形態の増幅回路の基本構成。
【図2】図2(A)は増幅回路に含まれる第1のタイプのキャパシタの断面図、図2(B)は増幅回路に含まれる第2のタイプのキャパシタの断面図。
【図3】本実施形態の増幅回路の第1の構成例。
【図4】本実施形態の増幅回路の第1の構成例。
【図5】増幅回路の動作を説明するための信号波形例。
【図6】図6(A)は、本実施形態の増幅回路の原理的な構成図、図6(B)、図6(C)は、本実施形態の増幅回路における入力電圧と出力電圧の関係を示す図。
【図7】本実施形態の増幅回路の第2の構成例。
【図8】本実施形態の増幅回路の第2の構成例。
【図9】演算増幅器の構成例。
【図10】本実施形態の増幅回路の第2の構成例のレイアウト配置例。
【図11】本実施形態の増幅回路の第2の構成例のレイアウト配置例を説明するための断面図。
【図12】本実施形態の増幅回路の第3の構成例。
【図13】本実施形態の増幅回路の第3の構成例。
【図14】図14(A)、図14(B)は、本実施形態の増幅回路の第3の構成例のレイアウト配置例。
【図15】図15(A)、図15(B)は、本実施形態の増幅回路の第4の構成例の動作説明図。
【図16】本実施形態の増幅回路の第4の構成例。
【図17】本実施形態の増幅回路を含む基準電圧生成回路の構成例。
【図18】本実施形態の増幅回路を含む集積回路装置の構成例。
【図19】本実施形態における電気光学装置の構成の概要を示す図。
【図20】本実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図。
【図21】本実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図。
【符号の説明】
【0168】
SW1〜SW7 第1〜第7のスイッチ素子、C1、C2 第1、第2のキャパシタ、
CA 電荷蓄積用キャパシタ、CAX 補助キャパシタ、CC 位相補償用キャパシタ、CS サンプリング用キャパシタ、NEG サミングノード、OP 演算増幅器、
10 集積回路装置、40 表示コントローラ、42 制御回路、
50 データドライバ、52 D/A変換回路、54 データ線駆動回路、
60 増幅回路、70 走査ドライバ、90 電源回路、110 階調電圧生成回路、
112 電圧生成回路(ラダー抵抗回路)、114 階調アンプ部、
300 電気光学装置、400 電気光学パネル、
700 電子機器(投写型表示装置)、900 電子機器(携帯電話機)
【技術分野】
【0001】
本発明は、増幅回路、基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器等に関する。
【背景技術】
【0002】
従来より、携帯電話機などの電子機器に用いられる液晶パネル(電気光学装置、表示パネル)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor)などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【0003】
そして、近年、液晶パネルの画面サイズの拡大や画素数の増加により、液晶パネルのデータ線の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、液晶パネルを搭載するバッテリ駆動の電子機器の軽量小型化の要求により、液晶パネルのデータ線を駆動する増幅回路の低消費電力化やチップサイズの縮小化も要求されている。このような液晶パネルのデータ線を駆動する増幅回路を含む集積回路装置としては、例えば、特許文献1、2に開示される従来技術がある。
【特許文献1】特開2005−175811号公報
【特許文献2】特開2005−175812号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
このような集積回路装置では、例えば液晶パネルのデータ線を駆動したり、階調電圧を生成するための増幅回路が設けられている。そして、これまでは、このような増幅回路として、いわゆるボルテージフォロワ接続の増幅回路が用いられていた。
【0005】
しかしながら、ボルテージフォロワ接続の増幅回路では、演算増幅器のオフセット電圧が原因で、データ線の出力電圧にバラツキが生じるという問題があった。
【0006】
このため、本出願人は、電荷蓄積用キャパシタを用いるタイプの増幅回路の開発を行っている。ところが、このような電荷蓄積用キャパシタを用いた増幅回路では、キャパシタの容量値に電圧依存性があると、出力電圧に誤差が生じてしまうという問題がある。一方、このような増幅回路では、その発振を防止するための位相補償用キャパシタを設けることが望ましく、このような電荷蓄積用キャパシタと位相補償用キャパシタを如何にして効率的にレイアウト配置するのかも課題になる。
【0007】
本発明の幾つかの態様によれば、位相補償等と高精度な電圧出力とを両立できる増幅回路、基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器を提供できる。
【課題を解決するための手段】
【0008】
本発明の一態様は、演算増幅器と、入力ノードと前記演算増幅器の第1の入力端子との間に設けられる電荷蓄積用キャパシタと、前記演算増幅器の出力端子に設けられる位相補償用キャパシタと、を含み、前記電荷蓄積用キャパシタは、両端の電極が金属層又はポリシリコン層で形成される第1タイプのキャパシタで構成され、前記位相補償用キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成される増幅回路に関係する。
【0009】
本発明の一態様によれば、容量値に電圧依存性のない第1タイプのキャパシタを増幅回路の入力ノードに設けられる電荷蓄積用キャパシタに使用することによって、入力電圧に応じた適正な出力電圧を出力できるようになる。また、容量値に電圧依存性があるが
、同じ面積でより大きな容量が得られる第2タイプのキャパシタを、電圧依存性の影響をそれほど受けない位相補償用キャパシタとして使用することによって、演算増幅器の発振を防止した上で増幅回路のレイアウト効率を向上できる。
【0010】
このとき、本発明の一態様では、前記位相補償用キャパシタは、平面視において前記電荷蓄積用キャパシタの下方に配置されることとしてもよい。
【0011】
このようにすれば、電荷蓄積用キャパシタの下方に有するスペースを有効利用して、位相補償用キャパシタを配置することによって、少ない面積を利用して効率的に電荷蓄積用キャパシタと位相補償用キャパシタをレイアウト配置できる。
【0012】
また、本発明の一態様では、前記増幅回路の入力ノードと第1のノードとの間に設けられる第1のスイッチ素子と、前記第1のノードと前記演算増幅器の第1の入力端子のノードであるサミングノードとの間に設けられる第1のキャパシタと、前記第1のノードとアナログ基準電源との間に設けられる第2のスイッチ素子と、第2のノードと前記サミングノードとの間に設けられる第2のキャパシタと、前記第2のノードと前記増幅回路の出力ノードとの間に設けられる第3のスイッチ素子と、前記第2のノードと前記アナログ基準電源との間に設けられた第4のスイッチ素子と、前記出力ノードと前記サミングノードとの間に設けられた第5のスイッチ素子と、を含み、前記第1のキャパシタ及び前記第2のキャパシタが、前記第1タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることとしてもよい。
【0013】
このようにすれば、第1のキャパシタ、第2のキャパシタを用いることで出力電圧の連続的な出力が可能になるので、増幅回路にオフセットキャンセル機能を持たせることができる。
【0014】
また、本発明の一態様では、前記位相補償用キャパシタは、前記第1のキャパシタ及び前記第2のキャパシタの下方に配置されることとしてもよい。
【0015】
このようにすれば、第1のキャパシタ及び第2のキャパシタの下方に有するスペースを有効利用して、位相補償用キャパシタを配置することによって、少ない面積を利用して効率的に第1のキャパシタ及び第2のキャパシタと位相補償用キャパシタをレイアウト配置できる。
【0016】
また、本発明の一態様では、前記第1のキャパシタが形成される第1のキャパシタ領域と、前記第2のキャパシタが形成される第2のキャパシタ領域が、第1の方向に沿って配置され、前記第1の方向の反対方向を第3の方向とした場合に、前記第1、第2のスイッチ素子が、前記第1、第2のキャパシタ領域の前記第3の方向側に配置され、前記第3、第4のスイッチ素子が、前記第1、第2のキャパシタ領域の前記第1の方向側に配置され、前記第1の方向に直交する方向を第2の方向とした場合に、前記サミングノードのラインであるサミングノードラインが、前記第1、第2、第3、第4のスイッチ素子の前記第2の方向側に配線されることとしてもよい。
【0017】
このようにすれば、第1のキャパシタ領域の第3の方向側に第1、第2のスイッチ素子が配置されるため、前段の回路からの入力電圧をショートパスで第1、第2のスイッチ素子に供給できる。また第2のキャパシタ領域の第1の方向側に第3、第4のスイッチ素子が配置されるため、後段の回路と第3、第4のスイッチ素子との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量等を最小限に抑えることができる。また本発明によれば、第1〜第4のスイッチ素子の第2の方向側にサミングノードラインが配線される。従って、第1、第2のノードのラインと、サミングノードラインとの間の距離を離すことが可能になり、これらのノード間での寄生容量に起因する悪影響を最小限に抑えることができる。
【0018】
また、本発明の一態様では、前記第2のスイッチ素子に前記アナログ基準電源の電圧を供給するための第1のアナログ基準電源ラインが、前記第2の方向に沿って前記第1、第2のキャパシタ領域の前記第3の方向側に配線され、前記第4のスイッチ素子に前記アナログ基準電源の電圧を供給するための第2のアナログ基準電源ラインが、前記第2の方向に沿って前記第1、第2のキャパシタ領域の前記第1の方向側に配線されることとしてもよい。
【0019】
このようにすれば、第2、第4のスイッチ素子に例えばショートパスでアナログ基準電源を供給できると共に、第1、第2のアナログ基準電源ラインの内側の領域を、外側の領域からシールドできるようになる。従って外側の領域での電圧変動等が、寄生容量を介してサミングノードに伝達されて、回路特性に悪影響を与えてしまう事態を防止できる。
【0020】
また、本発明の一態様では、その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成されることとしてもよい。
【0021】
このようにすれば、サミングノードの電圧変動を抑えることが可能になると共に、同じ面積でより大きな容量が得られる第2タイプのキャパシタを、電圧依存性の影響をそれほど受けない補助キャパシタとして使用することによって、サミングノードの電圧変動を抑制した上で増幅回路のレイアウト効率を向上できる。
【0022】
また、本発明の一態様では、前記補助キャパシタは、前記第1のキャパシタ及び前記第2のキャパシタの下方に配置されることとしてもよい。
【0023】
このようにすれば、第1のキャパシタ及び第2のキャパシタの下方に有するスペースを有効利用して、補助キャパシタを配置することによって、少ない面積を利用して効率的に第1、第2のキャパシタと補助キャパシタをレイアウト配置できる。
【0024】
また、本発明の一態様では、サンプリング期間において、前記電荷蓄積用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、前記電荷蓄積用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力することとしてもよい。
【0025】
このようにすれば、増幅回路にフリップアラウンド動作を行う機能を備えることによって、いわゆるオフセットフリーを実現できる。
【0026】
また、本発明の一態様では、入力ノードと、接続ノードとの間に設けられたサンプリング用スイッチ素子と、前記接続ノードと、前記演算増幅器の第1の入力端子のノードであるサミングノードとの間に設けられるサンプリング用キャパシタと、前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子と、その一端に前記サミングノードが電気的に接続される補助キャパシタと、を含み、前記サンプリング用キャパシタが、前記第1タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることとしてもよい。
【0027】
このようにすれば、増幅回路にフリップアラウンド動作を行う機能を備え、容量値に電圧依存性のない第1タイプのキャパシタを増幅回路の入力ノードに設けられる電荷蓄積用キャパシタに使用することによって、入力電圧に応じた適正な出力電圧を出力した上で、いわゆるオフセットフリーを実現できる。
【0028】
また、本発明の一態様では、その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成されることとしてもよい。
【0029】
このようにすれば、容量値に電圧依存性があるが、同じ面積でより大きな容量が得られる第2タイプのキャパシタを、電圧依存性の影響をそれほど受けない補助キャパシタとして使用することによって、サミングノードの電圧変動を抑制した上で増幅回路のレイアウト効率を向上できる。
【0030】
また、本発明の他の態様は、演算増幅器と、入力ノードと前記演算増幅器の第1の入力端子との間に設けられる電荷蓄積用キャパシタと、その一端に前記サミングノードが電気的に接続される補助キャパシタと、を含み、前記電荷蓄積用キャパシタは、両端の電極がポリシリコン層又は金属層で形成される第1タイプのキャパシタで構成され、前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成される増幅回路に関係する。
【0031】
本発明の他の態様によれば、容量値に電圧依存性のない第1タイプのキャパシタを増幅回路の入力ノードに設けられる電荷蓄積用キャパシタに使用することによって、入力電圧に応じた適正な出力電圧を出力できるようになる。また、容量値に電圧依存性があるが
、同じ面積でより大きな容量が得られる第2タイプのキャパシタを、電圧依存性の影響をそれほど受けない補助キャパシタとして使用することによって、サミングノードの電圧変動を抑制した上で増幅回路のレイアウト効率を向上できる。
【0032】
また、本発明の一態様では、前記補助キャパシタは、前記電荷蓄積用キャパシタの下方に配置されることとしてもよい。
【0033】
このようにすれば、電荷蓄積用キャパシタの下方に有するスペースを有効利用して、補助キャパシタを配置することによって、少ない面積を利用して効率的に電荷蓄積用キャパシタと補助キャパシタをレイアウト配置できる。
【0034】
また、本発明の他の態様は、複数の基準電圧を生成する基準電圧生成回路であって、第1の電源と第2の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、上記のいずれかに記載の増幅回路を有し、前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の基準電圧を出力するアンプ部と、を含む基準電圧生成回路に関係する。
【0035】
また、本発明の他の態様は、電気光学パネルを駆動する集積回路装置であって、上記のいずれかに記載の基準電圧生成回路と、前記基準電圧生成回路からの前記複数の基準電圧である複数の階調電圧と、画像データとを受けて、前記電気光学パネルの複数のデータ線を駆動するデータドライバを含む集積回路装置に関係する。
【0036】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置と電気光学パネルとを含む電気光学装置に関係する。
【0037】
また、本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【0038】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0039】
1.増幅回路
1.1.基本構成
図1に、本実施形態の増幅回路の基本構成を示す。なお、本実施形態の増幅回路は、図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0040】
本実施形態の増幅回路は、例えば、電気光学パネル(電気光学装置)を駆動する集積回路装置の階調電圧生成回路やデータドライバ等に設けられており、図1に示すように、入力電圧VINを受けて、出力電圧VQを出力し、駆動対象(例えばデータ線)を駆動する回路であり、電荷蓄積用キャパシタCAと、位相補償用キャパシタCCと、を含む。また演算増幅器OPを含むことができる。
【0041】
演算増幅器OPは、その反転入力端子(広義には第1の入力端子)にサミングノードNEGが接続され、その非反転入力端子(広義には第2の入力端子)にAGND(アナログ基準電源)が設定され、出力ノードNQ(出力端子)に出力電圧VQを出力する。
【0042】
電荷蓄積用キャパシタCAは、入力ノードNIと演算増幅器OPの第1の入力端子(サミングノードNEG)との間に設けられる。
【0043】
本実施形態では、電荷蓄積用キャパシタCAは、図2(A)に示すように第1タイプのキャパシタType1により構成される。この第1タイプのキャパシタType1は、両端の電極が金属層(或いはポリシリコン層)で形成されるキャパシタである。例えば、第1タイプのキャパシタType1は、その第1の電極(端子TMA)がアルミ層等の第1の金属層METAで形成され、その第2の電極(端子TMB)がアルミ層等の第2の金属層METBで形成され、第1、第2の金属層META、METBの間に層間絶縁層ISAを設けることによって構成されるMIM(Metal Insulator Metal)型のキャパシタである。なお、電荷蓄積用キャパシタCAの電極として金属層の代わりにポリシリコン層に代用することもできる。例えば、第1タイプのキャパシタType1の第1、第2の電極を第1、第2のポリシリコン層で形成することも可能である。
【0044】
位相補償用キャパシタCCは、演算増幅器OPの出力端子に設けられる。本実施形態では、位相補償用キャパシタCCは、一方の電極(端子TMC1)がポリシリコン層で、他方の電極(端子TMC2)が不純物層(例えば拡散層)で形成される第2タイプのキャパシタで構成される。図2(B)の断面構造に示すように、位相補償用キャパシタCC(或いは後述する補助キャパシタ)は、トランジスタのゲート容量を利用して形成される。
【0045】
具体的には、図2(B)ではシリコン基板に高濃度のN型ウェルDNWL(ディープNウェル)が形成され、このN型ウェルDNWL上に、P型ウェルPWLが形成される。そしてP型ウェルPWLには、P+の不純物層(拡散層)を介して低電位側電源電圧が供給される。
【0046】
また、P型ウェルPWL上には、N+のクロスアンダ不純物層であるNCUが形成される。また、NCUの上方にはトランジスタのゲートであるポリシリコン層が形成される。そして、このポリシリコン層がキャパシタの上側電極になり、NCUの不純物層が下側電極になる。このようにNCUを利用したキャパシタ構造にすれば、少ないレイアウト面積で大きな容量値を得ることが可能になる。
【0047】
このような構成の第2タイプのキャパシタ(ゲート容量、NCU)では、容量値に電圧依存性があるので、印加される電圧に応じて容量値が変化してしまう。従って、仮に第2タイプのキャパシタType2を増幅回路の入力ノードNIに設けられる電荷蓄積用キャパシタCAに使用すると、電圧に応じて蓄積される電荷も変化してしまうため、増幅回路の出力電圧に誤差が生じてしまう。従って、入力電圧VIに応じた適正な出力電圧VQを出力できなくなる。これに対して、第1タイプのキャパシタType1を使用すれば、このような問題を防止でき、適正な出力電圧VQを出力できるようになる。
【0048】
一方、位相補償用キャパシタCCでは、ある程度のマージンを持って位相補償を行うため、容量に電圧依存性があってもそれほど問題はない。従って、位相補償用キャパシタCCとして、第2タイプのキャパシタType2を用いても大きな問題は生じない。また、第2タイプのキャパシタType2は、例えば酸化膜の厚さを薄くすることで、第1タイプのキャパシタType1に比べて、同じ面積でより大きな容量を得ることも可能となり、レイアウト効率を向上できる。
【0049】
1.2.第1の構成例
図3に本実施形態の増幅回路の第1の構成例を示す。なお、本実施形態の増幅回路は、図3の構成に限定されず、その構成要素の一部(例えば演算増幅器)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0050】
増幅回路は、図3に示すように、入力電圧VINを受けて、出力電圧VQを出力し、駆動対象(例えばデータ線)を駆動する回路であり、第1、第2のキャパシタC1、C2と、第1〜第5のスイッチ素子SW1〜SW5を含む。また演算増幅器OPを含むことができる。更に演算増幅器OPの位相を補償することで発振を防止する位相補償用のキャパシタCCを含む。
【0051】
第1のキャパシタC1は、サミングノードNEG(ネガティブノード、反転入力端子ノード、電荷蓄積ノード)と第1のノードN1との間に設けられる。第2のキャパシタC2は、サミングノードNEGと第2のノードN2との間に設けられる。これらのキャパシタC1、C2の各々は、電荷蓄積用キャパシタCAとして機能し、例えば複数のユニットキャパシタにより構成できる。そして、本実施形態では、この第1、第2のキャパシタC1、C2として、図1、図2(A)で説明した第1タイプのキャパシタ(Type1)を採用している。
【0052】
第1のスイッチ素子SW1は、増幅回路への入力電圧VINの入力ノードNIと第1のノードN1との間に設けられる。第2のスイッチ素子SW2は、第1のノードN1とAGND(広義にはアナログ基準電源)との間に設けられる。第3のスイッチ素子SW3は、第2のノードN2と増幅回路の出力ノードNQとの間に設けられる。第4のスイッチ素子SW4は、第2のノードN2とAGND(AGNDノード)との間に設けられる。第5のスイッチ素子SW5は、サミングノードNEGと出力ノードNQとの間に設けられる。
【0053】
これらのスイッチ素子SW1〜SW5は、例えばCMOSのトランジスタにより構成できる。具体的には、P型トランジスタとN型トランジスタとからなるトランスファーゲートにより構成できる。そして、これらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。また、AGNDは、例えば高電位側電源VDD(第2の電源)と低電位側電源VSS(第1の電源)の中間の電圧(例えばAGND=(VDD+VSS)/2)である。
【0054】
位相補償用キャパシタCCは、演算増幅器OPの出力端子に設けられる。このような位相補償用キャパシタCCを設けることで、演算増幅器OPの発振を防止できる。そして、本実施形態では、この位相補償用キャパシタCCとして、図1、図2(B)で説明した第2タイプのキャパシタ(Type2)を採用している。
【0055】
演算増幅器OPは、その反転入力端子(広義には第1の入力端子)にサミングノードNEGが接続され、その非反転入力端子(広義には第2の入力端子)にAGND(アナログ基準電源)が設定され、出力ノードNQ(出力端子)に出力電圧VQを出力する。
【0056】
増幅回路は、図3に示すように、電荷保存用のキャパシタC1、C2に初期化用の電圧を設定する期間である初期化期間においては、スイッチ素子SW2、SW4、SW5がオンになる。
【0057】
初期化期間においてスイッチ素子SW2がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシタC1の他端が、AGND(アナログ基準電源電圧VA)に設定される。同様に、スイッチ素子SW4がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシタC2の他端が、AGND(VA)に設定される。また帰還スイッチ素子であるスイッチ素子SW5がオンになることで、演算増幅器OPの出力が反転入力端子に帰還され、演算増幅器OPのイマジナリーショート機能により、ノードNEGがAGNDに設定される。
【0058】
また、増幅回路は、図4に示すように、出力電圧を出力して駆動対象を駆動する期間である出力期間においては、スイッチ素子SW1、SW3がオンになる。
【0059】
出力期間においてスイッチ素子SW1がオンになることで、一端がサミングノードNEGに接続されるキャパシタC1の他端が、入力電圧VINに設定される。またスイッチ素子SW3がオンになることで、一端がサミングノードNEGに接続されるキャパシタC2の他端が、出力電圧VQ(OPの出力)に設定される。
【0060】
図5に増幅回路の動作を説明するための信号波形例を示す。図5において、VAはAGNDの電圧であり、例えばVA=(VDD+VSS)/2である。但し、VAはVDDとVSSの間の電圧であればよく、(VDD+VSS)/2には限定されない。
【0061】
図3の初期化期間においては、帰還用のスイッチ素子SW5がオンになるため、演算増幅器OPのイマジナリーショート機能により、OPの反転入力端子のノードNEGは、非反転入力端子のAGNDの電圧であるVAと等しくなる。但し、演算増幅器OPはプロセスバラツキ等に起因するオフセットを有するため、図5に示すようにノードNEGの電圧とVAにはオフセット電圧ΔVの電圧差が生じる。
【0062】
増幅回路では、図3の初期化期間においてこのオフセット電圧ΔVが記憶され、図4の出力期間において、このオフセット電圧ΔVがキャンセルされて、出力電圧VQが出力されるため、いわゆるオフセットフリーを実現できる。
【0063】
なお、図5に示すように、出力期間では、入力電圧VINが高電位側(VDD側)に変化すると、出力電圧VQは低電位側(VSS側)に変化し、VINが低電位側に変化するとVQは高電位側に変化する。
【0064】
図6(A)に増幅回路の原理的な構成を示す。図6(A)に示すように、増幅回路60は、その一端が、サミングノードNEGに接続され、その他端が、初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては入力電圧VINに設定される第1のキャパシタC1を含めばよい。また、その一端がサミングノードNEGに接続され、その他端が初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては出力電圧VQに設定される第2のキャパシタC2を含めばよい。
【0065】
なお、サミングノードNEG(C1とC2の接続ノード)は、初期化期間において所与の電圧(例えばVA、VA−ΔV)に設定され、出力期間においてハイインピーダンス状態(フローティング状態)で、初期化期間と同電位に設定されるノードであればよい。このようなサミングノードNEGの機能を実現するために、図3、図4では、演算増幅器OPを利用しているが、演算増幅器OP以外の回路によりこのような機能を実現してもよい。
【0066】
次に、図6(B)、図6(C)を用いて、増幅回路における入力電圧VINと出力電圧VQの関係について説明する。
【0067】
図6(B)に示すように、初期化期間では、キャパシタC1、C2の一端にはVA、他端にはVA−ΔVが設定される。ここでΔVは演算増幅器OPのオフセット電圧である。
【0068】
一方、図6(C)に示すように、出力期間では、キャパシタC1の一端にはVIN、他端にはVA−ΔVが設定され、キャパシタC2の一端にはVQ、他端にはVA−ΔVが設定される。従って、電荷保存の法則により下式が成立する。
C1×{(VA−(VA−ΔV)}+C2×{(VA−(VA−ΔV)}
=C1×{VIN−(VA−ΔV)}+C2×{VQ−(VA−ΔV)} (1)
【0069】
従って下式が成立する。
VQ=VA−(C1/C2)×(VIN−VA) (2)
【0070】
上式(2)から明らかなように、出力電圧VQにはオフセット電圧ΔVが現れないため、いわゆるオフセットフリーを実現できる。
【0071】
例えば、増幅回路として、サンプリング期間においてサンプリング用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力する増幅回路が考えられる。
【0072】
しかしながら、このフリップアラウンド型の増幅回路では、サンプリング期間においては増幅回路の出力がハイインピーダンス状態になってしまうので、駆動時間にロスが生じる。
【0073】
これに対して、図3、4に示す増幅回路では、キャパシタC1、C2を2つ用いることで、出力電圧VQの連続的な出力が可能になる。即ち初期化期間の後の出力期間では、サンプリング期間は存在せず、入力電圧VINに応じた出力電圧VQが上式(2)にしたがって出力されるため、駆動対象の連続的な駆動が可能になる。
【0074】
以上説明したように、図3、図4の本実施形態の増幅回路では、初期化期間においてキャパシタC1、C2に演算増幅器OPのオフセット電圧に対応する電荷が記憶される。これにより出力期間では、演算増幅器OPのオフセット電圧をキャンセルして出力できる。
【0075】
また、本実施形態の増幅回路は、1回初期化期間を経た後は、出力期間においてボルテージフォロワ接続の演算増幅器のように、入力電圧に対応する出力電圧が常時出力される。具体的には、入力電圧を反転してオフセットがキャンセルされた出力電圧が出力されるようになる。従って、サンプルホールド回路のようなサンプリング期間とホールド期間が存在しないため、出力期間においては、増幅回路の出力がハイインピーダンス状態にならない。このため、比較例となるサンプルホールド回路に比べて、タイミング制御が容易になると共に、長い駆動時間を確保できるようになる。
【0076】
また、本実施形態では、図3、図4の増幅回路を、例えば後述する階調電圧生成回路に適用することで、演算増幅器のオフセット電圧のばらつきを要因とする階調電圧のばらつきを低減できる。また、この増幅回路を後述するデータドライバに適用することで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、表示ムラの発生等を防止できる。また、階調電圧生成回路で入力電圧が反転され、データドライバで再度反転されるため、結局は正転のデータ電圧をデータ線に供給できるようになる。さらに、出力電圧VQの連続的な出力を可能とした本実施形態の増幅回路を階調電圧生成回路及びデータドライバの双方に適用することによって、タイミング制御の容易化と長い駆動時間の確保とを両立して実現できる。
【0077】
そして本実施形態では、電荷蓄積用のキャパシタC1、C2として図2(A)の第1タイプのキャパシタ(Type1)を用いている。従って、キャパシタの容量値の電圧依存性を無視できるため、上述した式(2)のVQ=VA−(C1/C2)×(VIN−VA)が正確に成り立つようになり、出力電圧VQに誤差が生じるのを防止できる。
【0078】
一方、本実施形態では位相補償用のキャパシタCCとして図2(B)の第2タイプのキャパシタ(Type2)を用いている。この第2タイプのキャパシタは、容量値の電圧依存性はあるものの、少ないレイアウト面積で大きな容量値を得ることができるという利点がある。従って、このようにキャパシタC1、C2として第1タイプを用い、キャパシタCCとして第2タイプを用いるといように使い分けることで、高精度な出力電圧と、少ないレイアウト面積での位相補償を両立して実現できるようになる。
【0079】
1.3.第2の構成例
図7、図8に本実施形態の増幅回路の第2の構成例を示す。図7、図8では、図3、図4に対して、演算増幅器OPの出力ノードNQと位相補償用キャパシタCCとの間にスイッチ素子SW7や抵抗R1が更に設けられている。また、図7、図8では、初期化期間における出力電圧が後段の回路に伝達されるのを防止するためのスイッチ素子SW6が、増幅回路の出力ノードNQ(NQ’)に設けられている。このスイッチ素子SW6は、図7の初期化期間ではオフになり、図8の出力期間においてオンになる。
【0080】
更に図7、図8では、その一端がサミングノードNEGに接続される補助キャパシタCAXが設けられている。このような補助キャパシタCAXを設ければ、演算増幅器OPの反転入力端子のノードであるサミングノードNEGの電圧変動を抑えることができ、出力電圧VQの一層の安定化を実現できる。
【0081】
具体的には、図7の初期化期間から図8の出力期間に移行する瞬間に、図5に示すように、サミングノードNEGの電圧は変動する。この場合に補助キャパシタCAXが設けられていないと、初期化期間が終了した時点でのノードN2とノードNQ(NQ’)との電位差の分だけサミングノードNEGの電圧が瞬間的に変動する。そして、この時のサミングノードNEGの電圧が、スイッチ素子SW5の基板電圧であるVDD又はVSSを超えてしまうと、キャパシタC1、C2に蓄積されていた電荷が抜けてしまう。これを防止するために、図7、図8では、補助キャパシタCAXを設けている。このようにすれば、ノードNQとAGNDのノードの間に、直列接続されたキャパシタC2とキャパシタCAXとが設けられるようになり、サミングノードNEGの電圧変動をVDD〜VSSの範囲に抑え、C1、C2の蓄積電荷が抜けてしまう事態を防止できる。
【0082】
本実施形態では、この補助キャパシタCAXとして、図2(B)の第2タイプのキャパシタを用いている。このようにすることで、少ないレイアウト面積で、高い容量値の補助キャパシタCAXを得ることができ、出力電圧VQの安定化を実現できる。
【0083】
また本実施形態では、演算増幅器OPとして、例えば位相補償用キャパシタを内蔵しないタイプの増幅器を用いている。即ち出力期間においては、図8に示すように、スイッチ素子SW6がオンになるため、演算増幅器OPの出力は、負荷となるデータ線等の駆動対象が接続される。従って、この負荷(例えば20pF)が位相補償キャパシタとして機能して、演算増幅器OPの発振を防止できる。
【0084】
しかしながら、図7の初期化期間においては、スイッチ素子SW6がオフになるため、演算増幅器OPには、データ線等の負荷が接続されず、演算増幅器OPの負荷は、キャパシタC1、C2と補助キャパシタCAXだけになる(例えば1pFの負荷)。従って、演算増幅器OPの負荷が減少してしまい、演算増幅器OPが発振してしまうおそれがある。
【0085】
そこで図7、図8では、初期化期間において、その一端が出力ノードNQ’に電気的に接続され、演算増幅器OPの位相を補償することで発振を防止する位相補償用キャパシタCCを設けている。具体的には、ノードNQ’と低電位側電源との間に、位相補償用キャパシタCCと位相補償用のスイッチ素子SW7を設ける。そして図7の初期化期間では、スイッチ素子SW7をオンにして、位相補償用キャパシタCCの一端を出力ノードNQ’に接続する一方で、図8の出力期間では、スイッチ素子SW7をオフにして接続を遮断する。
【0086】
このような位相補償用キャパシタCC及び位相補償用スイッチ素子SW7を設ければ、演算増幅器OPの負荷が軽くなる初期化期間において、位相補償用キャパシタCCが演算増幅器OPの位相を補償することで発振を防止するように機能して、演算増幅器OPの発振を効果的に防止できる。なお図7では位相補償用(発振防止用)の抵抗R1、R2を更に設けている。
【0087】
以上説明したように、図7、図8の本実施形態の第2の構成例では、初期化期間においては、増幅回路の出力ノードNQ(NQ’)に設けられるスイッチ素子SW6がオフになるため、演算増幅器OPの出力に付加されるキャパシタの容量が少なくなる。そこで、当該初期化期間では、位相補償用スイッチ素子SW7をオンにして、演算増幅器OPの出力に位相補償用キャパシタCCが接続されるようにする。
【0088】
一方、出力期間においては、階調電圧生成回路の演算増幅器OPには、階調電圧出力線の寄生容量が付加されるため、この寄生容量により位相補償が可能になる。また、データドライバの演算増幅器OPの出力には、電気光学パネルのデータ線の寄生容量が付加されるため、この寄生容量により位相補償が可能になる。
【0089】
図9に本実施形態の増幅回路に含まれる演算増幅器OPの回路構成例を示す。図3、4、7、8に示す演算増幅器OPは、AB級の増幅動作を行う増幅器である。図9では、トランジスタTA1〜TA4及び電流源IS1により増幅器の差動段が構成される。また、出力段を構成するP型トランジスタTA17とN型トランジスタTA18のゲートは、トランジスタTA7〜TA14により構成される補助回路により制御され、これによりAB級の増幅動作が可能になる。
【0090】
1.4.レイアウト配置例
図10に本実施形態の増幅回路のレイアウト配置例を示す。図10において、第1の方向D1の反対方向が第3の方向D3になり、第1の方向D1に直交(交差)する方向が第2の方向D2になり、第2の方向D2の反対方向が第4の方向D4になっている。
【0091】
図10では、図7、図8のキャパシタC1が形成される第1のキャパシタ領域C1Rと、キャパシタC2が形成される第2のキャパシタ領域C2Rが、D1方向に沿って配置される。なおキャパシタ領域C1R、C2RをD2方向に沿って配置する変形実施も可能である。
【0092】
また、本実施形態では、位相補償用キャパシタCCは、平面視において電荷蓄積用キャパシタCAである第1のキャパシタC1、第2のキャパシタC2が形成される第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に配置される。すなわち、第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に有するスペースを有効利用して、位相補償用キャパシタCCが形成される位相補償用キャパシタ領域CCRとしている。
【0093】
またスイッチ素子SW1、SW2は、キャパシタ領域C1R、C2RのD3方向側に配置される。またスイッチ素子SW3、SW4は、キャパシタ領域C1R、C2RのD1方向側に配置される。なおスイッチ素子SW5は、スイッチ素子SW3、SW4のD2方向側に配置される。
【0094】
またサミングノードNEGのラインLNEGは、スイッチ素子SW1、SW2、SW3、SW4のD2方向側に配線される。具体的には、ラインLNEG(少なくともその一部の配線。キャパシタを構成する配線層の上層の接続配線)は、SW1、SW2、SW3、SW4のD2方向側においてD1方向に沿って配線される。
【0095】
図10のレイアウト配置によれば、キャパシタ領域C1RのD3方向側にスイッチ素子SW1、SW2が配置されるため、前段の回路からの入力電圧VINをショートパスでスイッチ素子SW1、SW2(キャパシタC1)に供給できる。またキャパシタ領域C2RのD1方向側にスイッチ素子SW3、SW4が配置されるため、後段の回路(例えば演算増幅器)とスイッチ素子SW3、SW4(キャパシタC2)との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量や寄生抵抗を最小限にすることができる。
【0096】
また図10では、スイッチ素子SW1〜SW4のD2方向側にサミングノードラインLNEGが配線される。従って、ノードN1、N2のラインと、サミングノードラインLNEGとの間の距離を離すことが可能になる。従って、ノードN1とNEGとの間の寄生容量値をCP1、ノードN2とNEGとの間の寄生容量値をCP2とした場合に、寄生容量値CP1とCP2の差分値CPDを最小限に抑えることが可能になる。
【0097】
即ち、寄生容量の差分値CPDが大きくなると、上式(2)で説明したVQ=VA−(C1/C2)×(VIN−VA)において、C1/C2が変化してしまい、出力電圧VQが変動してしまう。また、後述するように複数のデータ線を複数の駆動回路で駆動した場合に、プロセスの加工バラツキにより駆動回路間で出力電圧VQもばらついてしまい、表示品質が劣化するなどの問題が生じる。
【0098】
この場合に、配線の形状を対称に形成すれば、差分値CPDの悪影響を無くすことができるが、例えば図10のA1に示すような対称ではない配線部分が存在すると、対称性が崩れて、差分値CPDの影響を無視できなくなる。
【0099】
この点、図10では、ノードN1、N2のラインと、サミングノードラインLNEGの距離を離して配線できるため、ノードN1、N2とNEGとの間の寄生容量値CP1、CP2の絶対値を小さくできる。従って、A1に示すように対称性が崩れた部分が存在しても、差分値CPDの絶対値が小さいため、差分値CPDの悪影響を最小限に抑えることできる。
【0100】
また図10のレイアウト配置では、キャパシタ領域C1R、C2Rの間を通るD2方向に沿った線を対称軸とした場合に、この対称軸に線対称なレイアウト配置が可能になる。従って、差分値CPD等の悪影響を更に低減できる。
【0101】
また図10では、スイッチ素子SW2にAGND(アナログ基準電源)の電圧を供給するための第1のアナログ基準電源ラインLA1が、キャパシタ領域C1R、C2RのD3方向側においてD2方向に沿って配線される。一方、スイッチ素子SW4にAGNDの電圧を供給するための第2のアナログ基準電源ラインLA2が、キャパシタ領域C1R、C2RのD1方向側においてD2方向に沿って配線される。
【0102】
図10のように、AGNDのラインLA1、LA2を配線すれば、スイッチ素子SW2、SW4にショートパスでAGNDを供給できると共に、ラインLA1、LA2の内側の領域を、外側の領域からAGNDによりシールドできるようになる。従って、例えば入力ノードNIでの入力電圧VINの変動や出力電圧の変動が、寄生容量を介してノードNEGに伝達されて、回路特性に悪影響を与えてしまう事態を効果的に防止できる。また、上述した対称軸に対して、ラインLA1、LA2についても線対称に配線することができるため、線対称なレイアウトが可能になり、差分値CPD等の悪影響を低減できる。
【0103】
なお、サミングノードNEGのラインLNEGについては、その左側や右側、或いは上側や下側に、AGNDの電位等に設定されたシールド線を更に配線することが望ましい。
【0104】
図11に図7、8に示す増幅回路のレイアウト配置例を説明するための断面図を示す。図11に示すように、N+のクロスアンダ不純物層であるNCUの上方には、ゲート絶縁膜層IS0を介してトランジスタのゲートであるポリシリコン層PLYが形成される。そして、このポリシリコン層PLYが位相補償用キャパシタCCの上側電極になり、NCUの不純物層が下側電極になる。
【0105】
ポリシリコン層PLYの上方には、第1の層間絶縁層IS1を介して金属層METAが形成され、当該金属層METAの上方に第2の層間絶縁層IS2を介して金属層METB1及び金属層METB2が形成される。金属層METAと金属層METB1と第2の層間絶縁層IS2により、第1のキャパシタC1が形成される。金属層METAと金属層METB2と第2の層間絶縁層IS2により、第2のキャパシタC2が形成される。このようにして、位相補償用キャパシタCCは、電荷蓄積用キャパシタとなる第1のキャパシタC1及び第2のキャパシタC2の下方に配置される。
【0106】
このように、第2タイプのキャパシタType2である位相補償用キャパシタCCを下方に形成し、その第2タイプのキャパシタType2の上方に第1タイプのキャパシタType1を形成するようにレイアウトすれば、少ない面積を利用して効率的に電荷蓄積用キャパシタとなる第1のキャパシタC1及び第2のキャパシタC2と位相補償用キャパシタCCをレイアウト配置できる。
【0107】
1.5.第3の構成例
図12、図13に本実施形態の増幅回路の第3の構成例を示す。第3の構成例の増幅回路は、階調電圧生成回路の階調アンプ部に含まれる階調電圧生成用増幅回路に使用され(図18参照)、図12、図13に示すように、図7、図8に示す本実施形態の第2の構成例に比べて、その一端に増幅回路の出力ノードNQが抵抗R3を介して電気的に接続される第3のキャパシタC3が更に設けられている。そして、増幅回路の出力ノードNQと、第7のスイッチ素子SW7と位相補償用キャパシタCCとの間の接続ノードNCCとの間に、第8のスイッチ素子SW8が設けられている。ここで第3のキャパシタC3は増幅回路の位相補償用(出力安定化用)のキャパシタである。
【0108】
初期化期間の時は、図12に示すように、出力ノードNQ側に設けられるスイッチ素子SW6及び当該第8のスイッチ素子SW8がオフになり、位相補償用スイッチ素子SW7がオンになっている。このように、初期化期間においては、増幅回路の出力スイッチとなるスイッチ素子SW6がオフになっているため、演算増幅器OPの出力ノードNQに付加されるキャパシタの容量が少なくなる。このため、位相補償用スイッチSW7をオンにすることによって、演算増幅器OPの出力端子側の出力ノードNQ’に位相補償用キャパシタCCが接続されて、演算増幅器OPの位相補償が行われる。
【0109】
一方、出力期間の時には、図13に示すように、スイッチ素子SW6及び当該第8のスイッチ素子SW8がオンになり、位相補償用スイッチ素子SW7がオフになっている。すなわち、出力期間においては、演算増幅器OPに付加される寄生容量に加えて、第3のキャパシタC3及び位相補償用キャパシタCCも有効活用することによって、これらの寄生容量及びキャパシタC3、CCにより位相補償(出力安定化)が可能になる。例えば、増幅回路を、後述するデータドライバや階調電圧生成回路に活用した場合には、データドライバや階調電圧生成回路の演算増幅器OPの出力に付加される寄生容量(例えばデータ線や階調電圧線の寄生容量)に加えて、第3のキャパシタC3及び位相補償用キャパシタCCも有効活用することによって、これらの寄生容量及びキャパシタC3、CCにより位相補償が可能になる。また、例えば、階調電圧生成回路の階調アンプ部の演算増幅器OPが出力した階調電圧をデータドライバのD/A変換回路で当該階調電圧が全く選択されなかった場合には、出力ノードNQに付加される負荷が1番小さくなってしまい、階調アンプ部の演算増幅器OPが出力時に最小の負荷となってしまうことがある。このような事態に備えて、第3の構成例では、前述したように、出力時の位相補償を行っている。
【0110】
なお、本実施形態では、第3のキャパシタC3は、位相補償用のキャパシタCCと同様に、電圧依存性の影響をそれほど受けないので、図2(B)の第2タイプのキャパシタ(Type2)を用いている。このように、位相補償用キャパシタCCと同様に、第3のキャパシタC3として、容量値に電圧依存性があるが、同じ面積でより大きな容量が得られる第2タイプのキャパシタ(Type2)を使用することによって、演算増幅器OPの発振を防止した上で増幅回路のレイアウト効率を向上できる。
【0111】
図14(A)に本実施形態の増幅回路の第3の構成例の全体的なレイアウト配置例を示す。図14(A)において、第1の方向D1の反対方向が第3の方向D3になり、第1の方向D1に直交(交差)する方向が第2の方向D2になり、第2の方向D2の反対方向が第4の方向D4になっている。
【0112】
図14では、図12、図13のキャパシタC1が形成される第1のキャパシタ領域C1Rと、キャパシタC2が形成される第2のキャパシタ領域C2Rが、D1方向に沿って配置される。なおキャパシタ領域C1R、C2RをD2方向に沿って配置する変形実施も可能である。
【0113】
また、本実施形態では、位相補償用キャパシタCCが形成される位相補償用キャパシタ領域CCRは、平面視において電荷蓄積用キャパシタCAである第1のキャパシタC1、第2のキャパシタC2が形成される第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に配置される。すなわち、第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に有するスペースを有効利用して、位相補償用キャパシタCCが形成される位相補償用キャパシタ領域CCRとしている。
【0114】
スイッチ素子SW1、SW2が形成される第1のスイッチ素子領域SWR1は、キャパシタ領域C1R、C2RのD3方向側に配置される。またスイッチ素子SW3、SW4、SW5が形成される第2のスイッチ素子領域SWR2は、キャパシタ領域C1R、C2RのD1方向側に配置される。
【0115】
補助キャパシタCAXが形成される補助キャパシタ領域CAXRは、第1のスイッチ素子領域SWR1のD1方向側に配置される。
【0116】
演算増幅器OPが形成される演算増幅器領域OPRは、補助キャパシタ領域CAXRのD1方向側に配置される。
【0117】
そして、第3のキャパシタC3が形成される第3のキャパシタ領域C3Rは、演算増幅器領域OPRのD1方向側に配置される。
【0118】
なお、キャパシタ領域CAXRやC3Rでは、少ないレイアウト面積で大きな容量値を得るために、第1タイプ及び第2タイプの両方のタイプで補助キャパシタCAXや第3のキャパシタC3を形成することが望ましい。
【0119】
図14(A)のレイアウト配置によれば、キャパシタ領域C1RのD3方向側にスイッチ素子SW1、SW2が配置されるため、前段の回路からの入力電圧VINをショートパスでスイッチ素子SW1、SW2(キャパシタC1)に供給できる。また、キャパシタ領域C2RのD1方向側にスイッチ素子SW3、SW4が配置されるため、後段の回路(例えば演算増幅器)とスイッチ素子SW3、SW4(キャパシタC2)との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量や寄生抵抗を最小限にすることができる。
【0120】
また、本実施形態の変形例として、図14(B)に示すように、補助キャパシタCAXが形成される補助キャパシタ領域CAXRが、平面視において第1のキャパシタC1、第2のキャパシタC2が形成される第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に配置されるようにしてもよい。すなわち、第1のキャパシタ領域C1R、第2のキャパシタ領域C2Rの下方に有するスペースを有効利用して、補助キャパシタCAXが形成される補助キャパシタ領域CAXRとするレイアウトにしてもよい。
【0121】
1.6.第4の構成例
図15(A)、図15(B)、図16に本実施形態の増幅回路の第4の構成例を示す。第4の構成例の増幅回路は、サンプリング期間中に入力電圧(入力信号)に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間中に当該サンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力するフリップアラウンド型のサンプルホールド回路に適用したものである。このフリップアラウンド型のサンプルホールド回路は、例えば集積回路装置に含まれる階調生成アンプや駆動アンプなどに用いることができる。図15(A)に示すように、第4の構成例の増幅回路は、サンプリング期間において、サンプリング用キャパシタCSに入力電圧VIに応じた電荷を蓄積し、図15(B)に示すように、ホールド期間において、サンプリング用キャパシタCSのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧VQを出力する。
【0122】
図16に示すように第4の構成例の増幅回路は、演算増幅器OPと、サンプリング用スイッチ素子SSと、サンプリング用キャパシタCSと、帰還用スイッチ素子SFと、フリップアラウンド用スイッチ素子SAと、補助キャパシタCAXと、位相補償用キャパシタCCとを含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子SS、SA、SFは、例えばトランスファーゲートなどのCMOSトランジスタにより構成できる。
【0123】
演算増幅器OP1の非反転入力端子(第2の入力端子)には、アナログ基準電源電圧AGNDが設定される。
【0124】
サンプリング用スイッチ素子SSは、サンプルホールド回路の入力ノードNIと、接続ノードNSとの間に設けられる。サンプリング用キャパシタCSは、接続ノードNSとサミングノードNEGとの間に設けられる本実施形態の第1タイプのキャパシタで構成される電荷蓄積用キャパシタである。帰還用スイッチ素子SFは、演算増幅器OPの出力端子のノードNQとサミングノードNEGとの間に設けられる。フリップアラウンド用スイッチ素子SAは、接続ノードNSと、演算増幅器OPの出力端子のノードNQとの間に設けられる。
【0125】
第4の構成例では、その一端にサミングノードNEGが電気的に接続されるように補助キャパシタCAXが設けられている。本実施形態では、補助キャパシタCAXは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタType2で構成される。
【0126】
そして、サンプリング期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFがオンになると共に、フリップアラウンド用スイッチ素子SAがオフになる。これにより、図15(A)で説明したフリップアラウンド型サンプルホールド回路として、増幅回路のサンプリング動作を実現できる。
【0127】
一方、ホールド期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFがオフになると共に、フリップアラウンド用スイッチ素子SAがオンになる。これにより、図15(B)で説明したフリップアラウンド型サンプルホールド回路として、増幅回路のホールド動作を実現できる。
【0128】
このようなフリップアラウンド型のサンプルホールド回路を用いれば、いわゆるオフセットフリーを実現できる。従って、例えば本実施形態の増幅回路を適用したサンプルホールド回路を例えばデータ線駆動回路に適用した場合には、データ線間での出力電圧のバラツキを最小限に抑えることができる。これにより、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、D/A変換回路によりデータ線を直接駆動するDAC駆動が不要になるため、高速駆動や制御の簡素化を実現できる。
【0129】
2.基準電圧生成回路
図17に、本実施形態の増幅回路が含まれる基準電圧生成回路の構成例を示す。なお、本実施形態の基準電圧生成回路は、図17の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0130】
本実施形態の基準電圧生成回路11は、複数の基準電圧V1〜Vnを生成する回路である。具体的には、基準電圧生成回路11は、高電位側電圧VGMHと低電位側電圧VGMLの間を抵抗分割し、分割ノードN1〜Nn(nは2以上の整数)に分割電圧VD1〜VDnを出力するラダー抵抗回路(広義には電圧生成回路)12と、当該分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換して基準電圧V1〜Vnを出力するアンプ部14を含むことができる。
【0131】
ラダー抵抗回路12は、基準電圧となる高電位側電源VGMH(広義には、第1の電源)と、低電位側電源VGML(広義には、第2の電源)との間に設けられる電圧生成回路である。ラダー抵抗回路12は、直列に接続された複数の抵抗回路(可変抵抗)R0〜Rnを有し、これらの複数の抵抗回路R0〜Rnで抵抗分割された複数の電圧分割ノードN1〜Nnにおける各電圧が、分割電圧VD1〜VDnとして出力される。
【0132】
アンプ部14は、電圧生成回路となるラダー抵抗回路12の分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換する。本実施形態では、アンプ部14は、ラダー抵抗回路12から複数の分割電圧出力線VDL1〜VDLnを介して入力される分割電圧VD1〜VDnに対応した基準電圧生成用増幅回路GAM1〜GAMnを備え、当該基準電圧生成用増幅回路GAM1〜GAMnが分割電圧VD1〜VDnのインピーダンス変換を行う。そして、これらの基準電圧生成用増幅回路GAM1〜GAMnでインピーダンス変換された複数の分割電圧VD1〜VDnは、複数の基準電圧V1〜Vnとして、複数の基準電圧出力線(階調電圧出力線)VL1〜VLnを介して出力される。
【0133】
3.集積回路装置
図18に、本実施形態の集積回路装置10の構成例を示し、特に当該集積回路装置10に含まれる階調電圧生成回路及びデータドライバの構成例を示す。なお、本実施形態の集積回路装置10は、図18の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0134】
本実施形態の集積回路装置10は、電気光学パネル400(電気光学装置)を駆動する機能を有し、複数の階調電圧(広義には基準電圧)V1〜Vnを出力する階調電圧生成回路(広義には基準電圧生成回路)110と、複数の階調電圧V1〜Vnと、外部から供給される画像データ(階調データ、表示データ)GDとを受けて電気光学パネル400を駆動するデータドライバ50と、を含む。
【0135】
電気光学パネル400(電気光学装置)は、複数のデータ線(例えばソース線)と、複数の走査線(例えばゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子、EL素子)の光学特性を変化させることによって表示動作を実現する。この電気光学パネル400(狭義には、表示パネル)は、例えば、TFT、TFDなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機EL(Electro Luminescence)や無機ELなどの発光素子を用いたパネルであってもよい。
【0136】
階調電圧生成回路110は、データドライバ50に供給する複数の階調電圧V1〜Vnを生成して供給する回路である。具体的には、階調電圧生成回路110は、ラダー抵抗回路(広義には電圧生成回路)112と、階調アンプ部114を含むことができる。
【0137】
ラダー抵抗回路112は、階調電圧生成用の高電位側電源VGMH(広義には、第1の電源)と、階調電圧生成用の低電位側電源VGML(広義には、第2の電源)との間に設けられる。ラダー抵抗回路112は、直列に接続された複数の抵抗回路(可変抵抗)R0〜Rnを有し、これらの複数の抵抗回路R0〜Rnで抵抗分割された複数の電圧分割ノードN1〜Nnにおける各電圧が、分割電圧VD1〜VDnとして出力される。
【0138】
階調アンプ部114は、電圧生成回路となるラダー抵抗回路112の分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換する。本実施形態では、階調アンプ部114は、ラダー抵抗回路112から入力される分割電圧VD1〜VDnに対応した階調電圧生成用増幅回路GAM1〜GAMnを備え、当該階調電圧生成用増幅回路GAM1〜GAMnが分割電圧VD1〜VDnのインピーダンス変換を行う。そして、これらの階調電圧生成用増幅回路GAM1〜GAMnでインピーダンス変換された複数の分割電圧VD1〜VDnは、複数の階調電圧V1〜Vnとして複数の階調電圧出力線VL1〜VLnを介して出力される。
【0139】
データドライバ50は、液晶パネルなどの電気光学パネル400(電気光学装置)のデータ線SL1〜SLm(mは2以上の整数)を駆動するためのデータ信号(電圧、電流)を供給する回路である。具体的にはデータドライバ50は、複数(例えば、256段階)の階調電圧(基準電圧)V1〜Vnと画像データ(階調データ、表示データ)GDに基づいて、これらの複数の階調電圧V1〜Vnの中から、画像データGDに対応する電圧(データ電圧)を選択して、電気光学パネル400のデータ線SL1〜SLmに出力する。例えばメモリ内蔵の集積回路装置10の場合には、表示メモリから画像データGDを受ける。一方、メモリ非内蔵の集積回路装置10の場合には、外部(例えば表示コントローラ)から画像データGDが供給される。なお、本実施形態における階調数は任意である。
【0140】
データドライバ50は、D/A変換回路52−1〜52−m、データ線駆動回路54−1〜54−mを含む。なお、図18のように各データ線に対応して1つのD/A変換回路及び1つのデータ線駆動回路を設けてもよいし、1つのD/A変換回路を複数のデータ線駆動回路(例えば、1または複数ピクセル分のデータ線駆動回路)で共用する構成にしてもよい。また、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。さらに、データドライバ50の一部または全部を電気光学パネル上に一体に形成してもよい。
【0141】
D/A変換回路52−1〜52−mは、データドライバ50に少なくとも1つ設けられ、階調電圧生成回路110から供給される複数の階調電圧V1〜Vnと画像データGD(階調データ)が入力され、D/A変換後の電圧を出力する。本実施形態では、例えば、画像データGDを受けて、階調電圧V1〜Vnの中から画像データGDに対応した階調電圧を選択して、選択階調電圧VSL1〜VSLmとしてデータ線駆動回路54−1〜54−mに出力する。
【0142】
データ線駆動回路54−1〜54−mは、データドライバ50に少なくとも1つ設けられ、D/A変換回路52−1〜52−mから供給されるD/A変換後の選択階調電圧VSL1〜VSLmのインピーダンス変換を行って、電気光学パネル400のデータ線SL1〜SLmを駆動するデータ電圧VS1〜VSmとして出力する。本実施形態では、データ線駆動回路54−1〜54−mは、データドライバ用増幅回路DAM1〜DAMmを含み、これらのデータドライバ用増幅回路DAM1〜DAMmがD/A変換回路52−1〜52−mからの選択階調電圧VSL1〜VSLmのインピーダンス変換を行う。そして、インピーダンス変換後の選択階調電圧VSL1〜VSLmをデータ電圧VS1〜VSmとして電気光学パネル400のデータ線SL1〜SLmに供給することによって、当該データ線SL1〜SLmを駆動する。
【0143】
本実施形態では、階調電圧生成回路110の階調アンプ部114に含まれる階調電圧生成用増幅回路GAM1〜GAMn、及びデータ線駆動回路54−1〜54−mに含まれるデータドライバ用増幅回路DAM1〜DAMmとして、入力電圧に対応する出力電圧(例えば入力電圧の反転電圧)が常時出力されるタイプの増幅回路を使用できる。例えば、階調電圧生成回路110やデータドライバ50に含まれる増幅回路として、サンプルホールド型の増幅回路を用いる手法も考えられるが、この手法では、サンプリング期間において増幅回路の出力がハイインピーダンス状態になってしまうため、タイミング制御が煩雑になる。これに対して本実施形態では、出力期間においては増幅回路の出力がハイインピーダンス状態にならないため、タイミング制御を簡素化できる。また、増幅回路にオフセットキャンセル機能を持たせることで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、電気光学パネル400の表示ムラの発生等を防止できる。
【0144】
なお、本実施形態では、階調電圧生成回路110の階調アンプ部114とデータ線駆動回路54−1〜54−mに含まれる増幅回路として、入力電圧に対応する出力電圧が常時出力されるタイプの増幅回路を使用しているが、例えば、階調アンプ部114のみに本実施形態の増幅回路を適用してもよい。
【0145】
4.電気光学装置
図19に、本実施形態における電気光学装置の構成の概要を示す。電気光学装置300(液晶装置。広義には表示装置)は、電気光学パネル400(狭義には液晶パネル、LCD(Liquid Crystal Display)パネル)、データドライバ50、走査ドライバ70、表示コントローラ40、電源回路90を含む。なお、電気光学装置300にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【0146】
ここで電気光学パネル400(電気光学装置)は、複数の走査線と、複数のデータ線と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタTFT(Thin Film Transistor、広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【0147】
より具体的には、電気光学パネル400は、アクティブマトリクス基板(例えばガラス基板)上に形成された液晶パネルである。アクティブマトリクス基板には、図14のY方向に複数配列されそれぞれX方向に伸びる走査線G1〜GM(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるデータ線S1〜SN(Nは2以上の自然数)とが配置されている。
【0148】
表示コントローラ40は、図示しない中央演算処理装置(Central Processing Unit:
CPU)等のホストにより設定された内容に従って、データドライバ50、走査ドライバ70及び電源回路90を制御する。より具体的には、表示コントローラ40は、データドライバ50及び走査ドライバ70に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路90に対しては、対向電極CEに印加する対向電極電圧VCOMの電圧レベルの極性反転タイミングの制御を行う。
【0149】
電源回路90は、外部から供給される基準電圧に基づいて、電気光学パネル400の駆動に必要な各種の電圧レベル(階調電圧)や、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。
【0150】
このような構成の電気光学装置300は、表示コントローラ40の制御の下、外部から供給される階調データに基づいて、データドライバ50、走査ドライバ70及び電源回路90が協調して電気光学パネル400を駆動する。
【0151】
図19では、RGBの各色成分を表示するために1画素が3ドットで構成され、各色成分毎にデータ線が設けられているものとして説明したが、1画素が2ドット、4ドット以上のドット数で構成されていてもよい。
【0152】
なお、図19では、電気光学装置300が表示コントローラ40を含む構成になっているが、表示コントローラ40を電気光学装置300の外部に設けてもよい。或いは、表示コントローラ40と共に、ホストを電気光学装置300に含めるようにしてもよい。また、データドライバ50、走査ドライバ70、表示コントローラ40、電源回路90の一部又は全部を電気光学パネル400上に形成してもよい。
【0153】
また、図19において、データドライバ50、走査ドライバ70及び電源回路90を集積化して、半導体装置(集積回路、IC)として集積回路装置10を構成してもよい。
【0154】
5.電子機器
次に、上述の電気光学装置(集積回路装置、増幅回路、データドライバ、電源回路等)が適用される電子機器について説明する。
【0155】
5.1.投写型表示装置
上述の電気光学装置を用いて構成される電子機器として、投写型表示装置がある。図20に、上述の実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図を示す。
【0156】
投写型表示装置700は、表示情報出力源710、表示情報処理回路720、表示駆動回路730(表示ドライバ)、液晶パネル740(広義には電気光学パネル)、クロック発生回路750及び電源回路760を含んで構成される。表示情報出力源710は、ROM(Read Only Memory)及びRAM(Random Access Memory)、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路750からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路720に出力する。表示情報処理回路720は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路730は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル740を駆動する。電源回路760は、上述の各回路に電力を供給する。
【0157】
5.2.携帯電話機
また上述の電気光学装置を用いて構成される電子機器として、携帯電話機がある。図21に、上述の実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図を示す。図21において、図19又は図20と同一部分には同一符号を付し、適宜説明を省略する。
【0158】
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ40に供給する。
【0159】
携帯電話機900は、電気光学パネル400を含む。電気光学パネル400は、データドライバ50及び走査ドライバ70によって駆動される。電気光学パネル400は、複数の走査線、複数のデータ線、複数の画素を含む。
【0160】
表示コントローラ40は、データドライバ50及び走査ドライバ70に接続され、データドライバ50に対してRGBフォーマットの階調データを供給する。
【0161】
電源回路90は、データドライバ50及び走査ドライバ70に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また電気光学パネル400の対向電極に、対向電極電圧VCOMを供給する。
【0162】
ホスト940は、表示コントローラ40に接続される。ホスト940は、表示コントローラ40を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ40に供給できる。表示コントローラ40は、この階調データに基づき、データドライバ50及び走査ドライバ70により電気光学パネル400に表示させる。
【0163】
ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
【0164】
ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、電気光学パネル400の表示処理を行う。
【0165】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【0166】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語(第1の入力端子、第2の入力端子、アナログ基準電源電圧、第1の電源、第2の電源等)と共に記載された用語(反転入力端子、非反転入力端子、AGND、VSS、VDD等)は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、増幅回路、基準電圧生成回路、集積回路装置、電気光学蔵置、電子機器等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。さらに、本発明は上述の液晶の電気光学パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動にも適用可能である。
【図面の簡単な説明】
【0167】
【図1】本実施形態の増幅回路の基本構成。
【図2】図2(A)は増幅回路に含まれる第1のタイプのキャパシタの断面図、図2(B)は増幅回路に含まれる第2のタイプのキャパシタの断面図。
【図3】本実施形態の増幅回路の第1の構成例。
【図4】本実施形態の増幅回路の第1の構成例。
【図5】増幅回路の動作を説明するための信号波形例。
【図6】図6(A)は、本実施形態の増幅回路の原理的な構成図、図6(B)、図6(C)は、本実施形態の増幅回路における入力電圧と出力電圧の関係を示す図。
【図7】本実施形態の増幅回路の第2の構成例。
【図8】本実施形態の増幅回路の第2の構成例。
【図9】演算増幅器の構成例。
【図10】本実施形態の増幅回路の第2の構成例のレイアウト配置例。
【図11】本実施形態の増幅回路の第2の構成例のレイアウト配置例を説明するための断面図。
【図12】本実施形態の増幅回路の第3の構成例。
【図13】本実施形態の増幅回路の第3の構成例。
【図14】図14(A)、図14(B)は、本実施形態の増幅回路の第3の構成例のレイアウト配置例。
【図15】図15(A)、図15(B)は、本実施形態の増幅回路の第4の構成例の動作説明図。
【図16】本実施形態の増幅回路の第4の構成例。
【図17】本実施形態の増幅回路を含む基準電圧生成回路の構成例。
【図18】本実施形態の増幅回路を含む集積回路装置の構成例。
【図19】本実施形態における電気光学装置の構成の概要を示す図。
【図20】本実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図。
【図21】本実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図。
【符号の説明】
【0168】
SW1〜SW7 第1〜第7のスイッチ素子、C1、C2 第1、第2のキャパシタ、
CA 電荷蓄積用キャパシタ、CAX 補助キャパシタ、CC 位相補償用キャパシタ、CS サンプリング用キャパシタ、NEG サミングノード、OP 演算増幅器、
10 集積回路装置、40 表示コントローラ、42 制御回路、
50 データドライバ、52 D/A変換回路、54 データ線駆動回路、
60 増幅回路、70 走査ドライバ、90 電源回路、110 階調電圧生成回路、
112 電圧生成回路(ラダー抵抗回路)、114 階調アンプ部、
300 電気光学装置、400 電気光学パネル、
700 電子機器(投写型表示装置)、900 電子機器(携帯電話機)
【特許請求の範囲】
【請求項1】
演算増幅器と、
入力ノードと前記演算増幅器の第1の入力端子との間に設けられる電荷蓄積用キャパシタと、
前記演算増幅器の出力端子に設けられる位相補償用キャパシタと、を含み、
前記電荷蓄積用キャパシタは、両端の電極が金属層又はポリシリコン層で形成される第1タイプのキャパシタで構成され、
前記位相補償用キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項2】
請求項1において、
前記位相補償用キャパシタは、
平面視において前記電荷蓄積用キャパシタの下方に配置されることを特徴とする増幅回路。
【請求項3】
請求項1又は2において、
前記増幅回路の入力ノードと第1のノードとの間に設けられる第1のスイッチ素子と、
前記第1のノードと前記演算増幅器の第1の入力端子のノードであるサミングノードとの間に設けられる第1のキャパシタと、
前記第1のノードとアナログ基準電源との間に設けられる第2のスイッチ素子と、
第2のノードと前記サミングノードとの間に設けられる第2のキャパシタと、
前記第2のノードと前記増幅回路の出力ノードとの間に設けられる第3のスイッチ素子と、
前記第2のノードと前記アナログ基準電源との間に設けられた第4のスイッチ素子と、
前記出力ノードと前記サミングノードとの間に設けられた第5のスイッチ素子と、
を含み、
前記第1のキャパシタ及び前記第2のキャパシタが、前記第1タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることを特徴とする増幅回路。
【請求項4】
請求項3において、
前記位相補償用キャパシタは、
前記第1のキャパシタ及び前記第2のキャパシタの下方に配置されることを特徴とする増幅回路。
【請求項5】
請求項3又は4において、
前記第1のキャパシタが形成される第1のキャパシタ領域と、前記第2のキャパシタが形成される第2のキャパシタ領域が、第1の方向に沿って配置され、
前記第1の方向の反対方向を第3の方向とした場合に、前記第1、第2のスイッチ素子が、前記第1、第2のキャパシタ領域の前記第3の方向側に配置され、
前記第3、第4のスイッチ素子が、前記第1、第2のキャパシタ領域の前記第1の方向側に配置され、
前記第1の方向に直交する方向を第2の方向とした場合に、前記サミングノードのラインであるサミングノードラインが、前記第1、第2、第3、第4のスイッチ素子の前記第2の方向側に配線されることを特徴とする増幅回路。
【請求項6】
請求項5において、
前記第2のスイッチ素子に前記アナログ基準電源の電圧を供給するための第1のアナログ基準電源ラインが、前記第2の方向に沿って前記第1、第2のキャパシタ領域の前記第3の方向側に配線され、
前記第4のスイッチ素子に前記アナログ基準電源の電圧を供給するための第2のアナログ基準電源ラインが、前記第2の方向に沿って前記第1、第2のキャパシタ領域の前記第1の方向側に配線されることを特徴とする増幅回路。
【請求項7】
請求項3乃至6のいずれかにおいて、
その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、
前記補助キャパシタは、
一方の電極がポリシリコン層で、他方の電極が不純物層で形成される前記第2タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項8】
請求項7において、
前記補助キャパシタは、
前記第1のキャパシタ及び前記第2のキャパシタの下方に配置されることを特徴とする増幅回路。
【請求項9】
請求項1又は2において、
サンプリング期間において、
前記電荷蓄積用キャパシタに入力電圧に応じた電荷を蓄積し、
ホールド期間において、
前記電荷蓄積用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力することを特徴とする増幅回路。
【請求項10】
請求項9において、
入力ノードと接続ノードとの間に設けられたサンプリング用スイッチ素子と、
前記接続ノードと、前記演算増幅器の第1の入力端子のノードであるサミングノードとの間に設けられるサンプリング用キャパシタと、
前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、
前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含み、
前記サンプリング用キャパシタが、前記第1タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることを特徴とする増幅回路。
【請求項11】
請求項10において、
その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、
前記補助キャパシタは、
一方の電極がポリシリコン層で、他方の電極が不純物層で形成される前記第2タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項12】
演算増幅器と、
入力ノードと前記演算増幅器の第1の入力端子との間に設けられる電荷蓄積用キャパシタと、
その一端に前記サミングノードが電気的に接続される補助キャパシタと、を含み、
前記電荷蓄積用キャパシタは、両端の電極がポリシリコン層又は金属層で形成される第1タイプのキャパシタで構成され、
前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項13】
請求項12において、
前記補助キャパシタは、
前記電荷蓄積用キャパシタの下方に配置されることを特徴とする増幅回路。
【請求項14】
複数の基準電圧を生成する基準電圧生成回路であって、
第1の電源と第2の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、
請求項1乃至13のいずれかに記載の増幅回路を有し、前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の基準電圧を出力するアンプ部と、
を含むことを特徴とする基準電圧生成回路。
【請求項15】
電気光学パネルを駆動する集積回路装置であって、
請求項14に記載の基準電圧生成回路と、
前記基準電圧生成回路からの前記複数の基準電圧である複数の階調電圧と、画像データとを受けて、前記電気光学パネルの複数のデータ線を駆動するデータドライバを含むことを特徴とする集積回路装置。
【請求項16】
請求項15に記載の集積回路装置を含むことを特徴とする電気光学装置。
【請求項17】
請求項16に記載の電気光学装置を含むことを特徴とする電子機器。
【請求項1】
演算増幅器と、
入力ノードと前記演算増幅器の第1の入力端子との間に設けられる電荷蓄積用キャパシタと、
前記演算増幅器の出力端子に設けられる位相補償用キャパシタと、を含み、
前記電荷蓄積用キャパシタは、両端の電極が金属層又はポリシリコン層で形成される第1タイプのキャパシタで構成され、
前記位相補償用キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項2】
請求項1において、
前記位相補償用キャパシタは、
平面視において前記電荷蓄積用キャパシタの下方に配置されることを特徴とする増幅回路。
【請求項3】
請求項1又は2において、
前記増幅回路の入力ノードと第1のノードとの間に設けられる第1のスイッチ素子と、
前記第1のノードと前記演算増幅器の第1の入力端子のノードであるサミングノードとの間に設けられる第1のキャパシタと、
前記第1のノードとアナログ基準電源との間に設けられる第2のスイッチ素子と、
第2のノードと前記サミングノードとの間に設けられる第2のキャパシタと、
前記第2のノードと前記増幅回路の出力ノードとの間に設けられる第3のスイッチ素子と、
前記第2のノードと前記アナログ基準電源との間に設けられた第4のスイッチ素子と、
前記出力ノードと前記サミングノードとの間に設けられた第5のスイッチ素子と、
を含み、
前記第1のキャパシタ及び前記第2のキャパシタが、前記第1タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることを特徴とする増幅回路。
【請求項4】
請求項3において、
前記位相補償用キャパシタは、
前記第1のキャパシタ及び前記第2のキャパシタの下方に配置されることを特徴とする増幅回路。
【請求項5】
請求項3又は4において、
前記第1のキャパシタが形成される第1のキャパシタ領域と、前記第2のキャパシタが形成される第2のキャパシタ領域が、第1の方向に沿って配置され、
前記第1の方向の反対方向を第3の方向とした場合に、前記第1、第2のスイッチ素子が、前記第1、第2のキャパシタ領域の前記第3の方向側に配置され、
前記第3、第4のスイッチ素子が、前記第1、第2のキャパシタ領域の前記第1の方向側に配置され、
前記第1の方向に直交する方向を第2の方向とした場合に、前記サミングノードのラインであるサミングノードラインが、前記第1、第2、第3、第4のスイッチ素子の前記第2の方向側に配線されることを特徴とする増幅回路。
【請求項6】
請求項5において、
前記第2のスイッチ素子に前記アナログ基準電源の電圧を供給するための第1のアナログ基準電源ラインが、前記第2の方向に沿って前記第1、第2のキャパシタ領域の前記第3の方向側に配線され、
前記第4のスイッチ素子に前記アナログ基準電源の電圧を供給するための第2のアナログ基準電源ラインが、前記第2の方向に沿って前記第1、第2のキャパシタ領域の前記第1の方向側に配線されることを特徴とする増幅回路。
【請求項7】
請求項3乃至6のいずれかにおいて、
その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、
前記補助キャパシタは、
一方の電極がポリシリコン層で、他方の電極が不純物層で形成される前記第2タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項8】
請求項7において、
前記補助キャパシタは、
前記第1のキャパシタ及び前記第2のキャパシタの下方に配置されることを特徴とする増幅回路。
【請求項9】
請求項1又は2において、
サンプリング期間において、
前記電荷蓄積用キャパシタに入力電圧に応じた電荷を蓄積し、
ホールド期間において、
前記電荷蓄積用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力することを特徴とする増幅回路。
【請求項10】
請求項9において、
入力ノードと接続ノードとの間に設けられたサンプリング用スイッチ素子と、
前記接続ノードと、前記演算増幅器の第1の入力端子のノードであるサミングノードとの間に設けられるサンプリング用キャパシタと、
前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、
前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含み、
前記サンプリング用キャパシタが、前記第1タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることを特徴とする増幅回路。
【請求項11】
請求項10において、
その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、
前記補助キャパシタは、
一方の電極がポリシリコン層で、他方の電極が不純物層で形成される前記第2タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項12】
演算増幅器と、
入力ノードと前記演算増幅器の第1の入力端子との間に設けられる電荷蓄積用キャパシタと、
その一端に前記サミングノードが電気的に接続される補助キャパシタと、を含み、
前記電荷蓄積用キャパシタは、両端の電極がポリシリコン層又は金属層で形成される第1タイプのキャパシタで構成され、
前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第2タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項13】
請求項12において、
前記補助キャパシタは、
前記電荷蓄積用キャパシタの下方に配置されることを特徴とする増幅回路。
【請求項14】
複数の基準電圧を生成する基準電圧生成回路であって、
第1の電源と第2の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、
請求項1乃至13のいずれかに記載の増幅回路を有し、前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の基準電圧を出力するアンプ部と、
を含むことを特徴とする基準電圧生成回路。
【請求項15】
電気光学パネルを駆動する集積回路装置であって、
請求項14に記載の基準電圧生成回路と、
前記基準電圧生成回路からの前記複数の基準電圧である複数の階調電圧と、画像データとを受けて、前記電気光学パネルの複数のデータ線を駆動するデータドライバを含むことを特徴とする集積回路装置。
【請求項16】
請求項15に記載の集積回路装置を含むことを特徴とする電気光学装置。
【請求項17】
請求項16に記載の電気光学装置を含むことを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2010−136005(P2010−136005A)
【公開日】平成22年6月17日(2010.6.17)
【国際特許分類】
【出願番号】特願2008−308741(P2008−308741)
【出願日】平成20年12月3日(2008.12.3)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成22年6月17日(2010.6.17)
【国際特許分類】
【出願日】平成20年12月3日(2008.12.3)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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