半導体装置およびその製造方法
【課題】スクリーニングを実施しなくてもＭＯＳ容量の不良率を低減できる技術を提供することにある。
【解決手段】高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列に接続して直列容量素子を形成する。そして、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続する。具体的に、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とを接続する。さらに、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１を低電位（例えば、ＧＮＤ）に接続し、ＭＯＳ容量ＭＯＳ２の上部電極を構成する電極Ｅ３を高電位（例えば、電源電位）に接続する。
【解決手段】高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列に接続して直列容量素子を形成する。そして、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続する。具体的に、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とを接続する。さらに、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１を低電位（例えば、ＧＮＤ）に接続し、ＭＯＳ容量ＭＯＳ２の上部電極を構成する電極Ｅ３を高電位（例えば、電源電位）に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、複数の容量素子を含む半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−６００４２号公報（特許文献１）には、半導体基板上に積層して容量素子（キャパシタ）を形成する技術が形成されている。具体的には、半導体基板内に形成されたウェル（第１の電極）と絶縁膜を介してウェル上に形成されたポリシリコン膜よりなる第２の電極を備えるＭＯＳ（Metal Oxide Semiconductor）容量と、第２の電極と第２の電極上に絶縁膜を介して形成されたポリシリコン膜からなる第３の電極とを備えるＰＩＰ（Polysilicon Insulator Polysilicon）容量が積層して形成されている構造が開示されている。
【特許文献１】特開２００３−６００４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来から集積回路の受動素子として機能する容量素子を半導体基板に形成することが行なわれている。このとき、単位面積当たりの容量を増加させるため、複数の容量素子を半導体基板に積層して形成することがある。複数の容量素子を半導体基板に積層して形成することは、例えば、ＭＯＳ容量とＰＩＰ容量を積層することにより行なわれる。
【０００４】
ＭＯＳ容量とは、半導体基板内に形成されたウェル（半導体領域）を下部電極とし、絶縁膜を介してウェル上に形成されたポリシリコン膜を上部電極とする容量素子である。そして、ＰＩＰ容量とは、下部電極と上部電極の両電極をポリシリコン膜から形成する容量素子であり、例えば、ポリシリコン膜よりなる下部電極上に絶縁膜を介してポリシリコン膜よりなる上部電極を形成することにより実現される。したがって、半導体基板にＭＯＳ容量を形成し、このＭＯＳ容量上にＰＩＰ容量を形成することにより、複数の容量素子を半導体基板に積層して形成することができる。
【０００５】
このように積層して形成されるＭＯＳ容量とＰＩＰ容量であるが、特に、下層に形成されるＭＯＳ容量では、上部電極と下部電極の間に形成される容量絶縁膜にピンホール不良が発生しやすいことがわかっている。容量絶縁膜にピンホール不良が発生すると、上部電極と下部電極に電位差を印加したとき、ピンホール不良を介して上部電極と下部電極が導通して容量素子として機能しなくなる事態が生じる。つまり、容量絶縁膜にピンホール不良が発生すると、ＭＯＳ容量を構成する上部電極と下部電極との耐圧不良が問題となる。
【０００６】
そこで、製品を出荷する前に予めピンホール不良の存在するＭＯＳ容量を選別するために、スクリーニングという信頼性試験が行なわれている。このスクリーニングとは、一定の規格や基準に照らして良品と不良品を選び分けるものであり、完成品に潜在的に残っている様々な不良を非破壊的な検査によって顕在化させるものである。このように、スクリーニングは、製品の初期故障率を低減することに有効な手段である。
【０００７】
具体的に、例えば、ＭＯＳ容量に対しては、市場不良率を１ｐｐｍ以下にするため、ＭＯＳ容量の上部電極と下部電極の間に４．５Ｖの電圧を印加し、この印加した状態を１６時間継続するスクリーニングが行なわれている。したがって、上述した条件のスクリーニングをＭＯＳ容量に対して実施すれば、ピンホール不良を有するＭＯＳ容量が選別され、市場不良率を１ｐｐｍ以下にすることができる。
【０００８】
このときのスクリーニングでは、ＭＯＳ容量に４．５Ｖの電圧を印加しているが、すべてのＭＯＳ容量に４．５Ｖの電圧を印加してスクリーニングを実施することはできない。例えば、ＭＯＳ容量は集積回路の受動素子として機能するが、集積回路には様々な電源電圧で動作する回路が存在する。例えば、電源電圧が４．５Ｖ以上の高電圧回路に使用するＭＯＳ容量では、ＭＯＳ容量を含む高電圧回路に４．５Ｖ以上の電圧が印加されることを想定していることから、スクリーニングで４．５Ｖの電圧をＭＯＳ容量（高電圧回路）に印加しても問題はない。これに対し、例えば、電源電圧が１．５Ｖのような低電圧回路にＭＯＳ容量を使用する場合、基本的に、ＭＯＳ容量を含む低電圧回路には電源電圧以下の電圧しか印加されないことが想定されている。したがって、低電圧回路に使用されるＭＯＳ容量のスクリーニングとして、電源電圧よりも高い電圧を印加すると、低電圧回路が破壊されてしまうおそれがある。このようにＭＯＳ容量は、様々な電圧で駆動する回路で使用されるので、スクリーニングに使用する電圧を一律に規定することはできない。
【０００９】
例えば、電源電圧が１．５Ｖのような低電圧回路に使用されているＭＯＳ容量に対して、スクリーニングを実施する場合には、スクリーニングで低電圧回路に印加する電圧を１．５Ｖ以下にしなくてはならない。この場合、市場不良率を１ｐｐｍ以下にするためには、長時間のスクリーニングが必要となる。つまり、電圧が１．５Ｖ以下で実施するスクリーニングにおいて、電圧が４．５Ｖで１６時間印加するスクリーニングと同様の選別効果を得るためにはかなりの時間が必要となり現実的ではない。だからといって、電圧の印加時間を短縮すると、スクリーニング不足となり、ピンホール不良の存在するＭＯＳ容量を充分に選別することができなくなる。
【００１０】
本発明の目的は、スクリーニングを実施しなくてもＭＯＳ容量の不良率を低減できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
代表的な実施の形態による半導体装置は、第１容量形成領域と第２容量形成領域とを半導体基板に有する。前記第１容量形成領域には、（ａ１）前記半導体基板に形成された第１半導体領域を含む第１下部電極と、（ａ２）前記半導体基板上に形成された第１容量絶縁膜と、（ａ３）前記第１容量絶縁膜上に形成された第１導体膜からなる第１上部電極とを備える第１容量素子が形成されている。さらに、前記第１容量形成領域には、（ｂ１）前記第１導体膜からなる第２下部電極と、（ｂ２）前記第１導体膜上に形成された第２容量絶縁膜と、（ｂ３）前記第２容量絶縁膜上に形成された第２導体膜からなる第２上部電極とを備える第２容量素子が形成されている。一方、前記第２容量形成領域には、（ｃ１）前記半導体基板に形成された第２半導体領域を含む第３下部電極と、（ｃ２）前記半導体基板上に形成された第３容量絶縁膜と、（ｃ３）前記第１容量絶縁膜上に形成された第１導体膜からなる第３上部電極とを備える第３容量素子が形成されている。そして、さらに、前記第２容量形成領域には、（ｄ１）前記第１導体膜からなる第４下部電極と、（ｄ２）前記第１導体膜上に形成された第４容量絶縁膜と、（ｄ３）前記第２容量絶縁膜上に形成された第２導体膜からなる第４上部電極とを備える第４容量素子が形成されている。
【００１４】
ここで、前記第１容量素子と前記第３容量素子は直列接続されて直列容量素子を形成するとともに、前記直列容量素子と前記第２容量素子とは並列接続され、かつ、前記直列容量素子と前記第４容量素子も並列接続されていることを特徴とするものである。
【００１５】
また、代表的な実施の形態による半導体装置の製造方法は、第１容量形成領域と第２容量形成領域とメモリセル形成領域とを有する半導体基板上に半導体装置を製造する方法に関するものである。この方法は、（ａ）前記第１容量形成領域の前記半導体基板内に第１半導体領域を形成し、かつ、前記第２容量形成領域の前記半導体基板内に第２半導体領域を形成することにより、前記第１容量形成領域では前記第１半導体領域からなる第１下部電極を形成し、かつ、前記第２容量形成領域では前記第２半導体領域からなる第３下部電極を形成する工程とを備える。続いて、（ｂ）前記（ａ）工程後、前記第１容量形成領域と前記第２容量形成領域と前記メモリセル形成領域の前記半導体基板上に第１絶縁膜を形成することにより、前記メモリセル形成領域では前記第１絶縁膜よりなるゲート絶縁膜を形成するとともに、前記第１容量形成領域では前記第１絶縁膜よりなる第１容量絶縁膜を形成し、かつ、前記第２容量形成領域では前記第１絶縁膜よりなる第３容量絶縁膜を形成する工程とを備える。次に、（ｃ）前記（ｂ）工程後、前記第１絶縁膜上に第１導体膜を形成する工程と、（ｄ）前記（ｃ）工程後、前記第１導体膜をパターニングすることにより、前記メモリセル形成領域にコントロールゲート電極を形成するとともに、前記第１容量形成領域に第１上部電極を形成し、かつ、前記第２容量形成領域に第３上部電極を形成する工程とを備える。そして、（ｅ）前記（ｄ）工程後、前記第１容量形成領域と前記第２容量形成領域と前記メモリセル形成領域を含む半導体基板上に積層絶縁膜を形成することにより、前記メモリセル形成領域では前記積層絶縁膜からなる第１電位障壁膜と電荷蓄積膜と第２電位障壁膜を形成するとともに、前記第１容量形成領域では前記積層絶縁膜よりなる第２容量絶縁膜を形成し、かつ、前記第２容量形成領域では前記積層絶縁膜よりなる第４容量絶縁膜を形成する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記積層絶縁膜上に第２導体膜を形成する工程と、（ｇ）前記（ｆ）工程後、前記第２導体膜をパターニングすることにより、前記メモリセル形成領域では前記コントロールゲート電極の両側の側壁に前記第２導体膜を残すとともに、前記第１容量形成領域では前記第２容量絶縁膜上に前記第２導体膜からなる第２上部電極を形成し、かつ、前記第２容量形成領域では前記第４容量絶縁膜上に前記第２導体膜からなる第４上部電極を形成する工程とを備える。続いて、（ｈ）前記（ｇ）工程後、前記メモリセル形成領域では前記コントロールゲート電極の片側の側壁にだけ前記第２導体膜を残すことにより、前記第２導体膜からなるメモリゲート電極を形成する工程と、（ｉ）前記（ｈ）工程後、前記半導体基板上に層間絶縁膜を介して複数の配線を形成する工程とを備える。
【００１６】
ここで、前記第１下部電極と前記第１容量絶縁膜と前記第１上部電極からなる第１容量素子と、前記第３下部電極と前記第３容量絶縁膜と前記第３上部電極からなる第３容量素子とを前記複数の配線を用いて直列接続することにより直列容量素子を形成する。そして、前記第１上部電極を第２下部電極とし、この前記第２下部電極と前記第２容量絶縁膜と前記第２上部電極からなる第２容量素子と前記直列容量素子とを前記複数の配線を用いて並列接続する。同様に、前記第３上部電極を第４下部電極とし、この前記第４下部電極と前記第４容量絶縁膜と前記第４上部電極からなる第４容量素子と前記直列容量素子も前記複数の配線を用いて並列接続することを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
スクリーニングを実施しなくてもＭＯＳ容量の不良率を低減できる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
図１は、例えば、マイコンを形成した半導体チップ（半導体基板）ＣＨＰを示す平面図であり、半導体チップＣＨＰに形成されたそれぞれの素子のレイアウト構成を示した図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３およびフラッシュメモリ４を有している。そして、半導体チップの周辺部には、これらの回路と外部回路とを接続するための入出力用外部端子であるパッドＰＤが形成されている。
【００２５】
ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００２６】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ２も動作の高速性が要求されるため、ＲＡＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち、低耐圧ＭＩＳＦＥＴで形成される。
【００２７】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路３は、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧のＭＩＳＦＥＴが使用される。
【００２８】
フラッシュメモリ４は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このフラッシュメモリ４のメモリセルには、メモリセル選択用のＭＩＳＦＥＴと、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型ＦＥＴから構成される。フラッシュメモリの書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。なお、ホットエレクトロン注入と、ホットホール注入とを逆にしてもよいのは勿論である。
【００２９】
上述したようなフラッシュメモリ４を動作させるために、半導体チップＣＨＰには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、上述したＣＰＵ１、ＲＡＭ２の周辺回路およびアナログ回路３にも高精度の容量素子が必要とされる。したがって、半導体チップＣＨＰには、上述したフラッシュメモリ４のメモリセルやＭＩＳＦＥＴの他に容量素子も形成されている。
【００３０】
次に、フラッシュメモリ４のメモリセル形成領域に形成されているメモリセル、低耐圧ＭＩＳＦＥＴ形成領域に形成されている低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ形成領域に形成されている高耐圧ＭＩＳＦＥＴおよび容量素子形成領域に形成されている容量素子の構成について説明する。
【００３１】
図２は、メモリセル形成領域に形成されているメモリセル、低耐圧ＭＩＳＦＥＴ形成領域に形成されている低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ形成領域に形成されている高耐圧ＭＩＳＦＥＴ、容量素子形成領域に形成されている容量素子のそれぞれを示す断面図である。
【００３２】
まず、フラッシュメモリのメモリセルの構造について説明する。図２に示すように、メモリセル形成領域において、半導体基板１Ｓ上にｎ型半導体領域からなるウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ１が形成されている。そして、このｐ型ウェルＰＷＬ１上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。始めに、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上に形成されたゲート絶縁膜（第１ゲート絶縁膜）ＧＯＸ１を有しており、このゲート絶縁膜ＧＯＸ１上にコントロールゲート電極（制御電極）ＣＧが形成されている。ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧは、例えば、ポリシリコン膜とポリシリコン膜上に形成されているコバルトシリサイド膜から形成されている。コバルトシリサイド膜は、コントロールゲート電極ＣＧの低抵抗化のために形成されている。このコントロールゲート電極ＣＧは、メモリセルを選択する機能を有している。つまり、コントロールゲート電極ＣＧによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００３３】
次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極ＣＧの片側の側壁には絶縁膜からなる積層膜を介してメモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜とポリシリコン膜上に形成されているコバルトシリサイド膜から形成されている。コバルトシリサイド膜は、メモリゲート電極ＭＧの低抵抗化のために形成されている。
【００３４】
コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間およびメモリゲート電極ＭＧと半導体基板１Ｓとの間には、積層膜が形成されている。この積層膜は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＶ１と、電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＶ２から構成されている。電位障壁膜ＥＶ１は、例えば、酸化シリコン膜から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる電位障壁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１Ｓから電位障壁膜ＥＶ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに正孔を注入したりして情報の記憶や消去を行なうため、電位障壁膜ＥＶ１は、トンネル絶縁膜として機能する。
【００３５】
そして、この電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００３６】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００３７】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む電位障壁膜ＥＶ１あるいは電位障壁膜ＥＶ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００３８】
そこで、電荷蓄積膜ＥＣとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く電位障壁膜ＥＶ１や電位障壁膜ＥＶ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００３９】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。
【００４０】
次に、コントロールゲート電極ＣＧの側壁のうち、一方の片側にはメモリゲート電極ＭＧが形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォールＳＷが形成されている。同様に、メモリゲート電極ＭＧの側壁のうち、一方の片側にはコントロールゲート電極ＣＧが形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォールＳＷが形成されている。
【００４１】
半導体基板１Ｓ内には、コントロールゲート電極ＣＧに整合してｎ型半導体領域ＭＶが形成されており、さらに、サイドウォールＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＭＳ、ＭＤが形成されており、この一対の浅い低濃度不純物拡散領域ＭＳ、ＭＤに接する外側の領域に一対の深い高濃度不純物拡散領域Ｓ１、Ｄ１が形成されている。この深い高濃度不純物拡散領域Ｓ１、Ｄ１もｎ型半導体領域であり、高濃度不純物拡散領域Ｓ１、Ｄ１の表面にはコバルトシリサイド膜ＳＬが形成されている。一対の低濃度不純物拡散領域ＭＳ、ＭＤと一対の高濃度不純物拡散領域Ｓ１、Ｄ１によって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域ＭＳ、ＭＤと高濃度不純物拡散領域Ｓ１、Ｄ１で形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜ＧＯＸ１およびゲート絶縁膜ＧＯＸ１上に形成されたコントロールゲート電極ＣＧおよび上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２からなる積層膜とこの積層膜上に形成されているメモリゲート電極ＭＧ、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
【００４２】
続いて、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＳＬに達するコンタクトホールが形成されている。コンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、層間絶縁膜ＩＬ１上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグＰＬＧが電気的に接続されている。配線Ｌ１は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００４３】
本実施の形態１におけるメモリセルは上記のように構成されており、以下に、メモリセルの動作について説明する。ここで、コントロールゲート電極ＣＧに印加する電圧をＶｃｇ、メモリゲート電極ＭＧに印加する電圧をＶｍｇとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）に印加する電圧をＶｂとしている。電荷蓄積膜である窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。
【００４４】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを６Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１２Ｖ、コントロールゲート電極ＣＧに印加する電圧Ｖｃｇを１．５Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極ＣＧを有する選択トランジスタのしきい値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェルＰＷＬ１（半導体基板１Ｓ）に印加される電圧Ｖｂは０Ｖである。
【００４５】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域とドレイン領域との間）で加速されてホットエレクトロンになる。そして、メモリゲート電極ＭＧに印加した正電圧（Ｖｍｇ＝１２Ｖ）による垂直方向電界で、メモリゲート電極ＭＧ下の窒化シリコン膜（電荷蓄積膜ＥＣ）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【００４６】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極ＣＧに印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域は０Ｖを印加する。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極ＭＧに印加された負電圧に引き寄せられ、窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００４７】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１．５Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極ＣＧに印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極ＭＧに印加する電圧ＶｍｇをＶｄｄ（１．５Ｖ）とし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとして、書込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
【００４８】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルに流れる電流の有無を検出する。例えば、メモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルは消去状態にあると判断できる。一方、メモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【００４９】
次に、低耐圧ＭＩＳＦＥＴ形成領域に形成されている低耐圧ＭＩＳＦＥＴの構成について説明する。この低耐圧ＭＩＳＦＥＴは、例えば、電源電圧が１．５Ｖと比較的小さな電圧で駆動できるＭＩＳＦＥＴであり、図１に示すＣＰＵ１やＲＡＭ２に使用される。
【００５０】
まず、図２に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷＬ２が形成されている。このｐ型ウェルＰＷＬ２上には、ゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成されている。低耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２は、後述する高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３よりも薄く形成されており、ゲート電極Ｇ２に印加される駆動電圧が低くても動作できるようになっている。低耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２の膜厚は、例えば、７ｎｍ程度である。ゲート電極Ｇ２は、例えば、ポリシリコン膜とコバルトシリサイド膜の積層膜から形成されており、コバルトシリサイド膜はゲート電極Ｇ２の低抵抗化のために形成されるものである。
【００５１】
ゲート電極Ｇ２の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ内には低濃度不純物拡散領域ＥＸ１が形成されている。この低濃度不純物拡散領域ＥＸ１はｎ型半導体領域である。低濃度不純物拡散領域ＥＸ１の外側には高濃度不純物拡散領域Ｓ２、Ｄ２が形成されている。この高濃度不純物拡散領域Ｓ２、Ｄ２もｎ型半導体領域であり、この高濃度不純物拡散領域Ｓ２、Ｄ２の表面には低抵抗化のためのコバルトシリサイド膜ＳＬが形成されている。このように低耐圧ＭＩＳＦＥＴにおいても、低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域Ｓ２によりソース領域が形成され、低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域Ｄ２によりドレイン領域が形成される。
【００５２】
このようにして、低耐圧ＭＩＳＦＥＴが構成されている。低耐圧ＭＩＳＦＥＴの特徴は、ゲート絶縁膜ＧＯＸ２の膜厚が薄膜化されていることやゲート電極Ｇ２のゲート長（チャネル形成方向の長さ）が短くなっていることにある。そして、ソース領域およびドレイン領域の深さが浅くなっている。このような構成を低耐圧ＭＩＳＦＥＴで採用することにより、低駆動電源であっても電流駆動力が高く高速に動作するＭＩＳＦＥＴとすることができる。
【００５３】
続いて、低耐圧ＭＩＳＦＥＴと接続する配線構造について説明する。低耐圧ＭＩＳＦＥＴ上には、メモリセルを覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＳＬに達するコンタクトホールが形成されている。コンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、層間絶縁膜ＩＬ１上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグＰＬＧが電気的に接続されている。配線Ｌ１は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００５４】
次に、高耐圧ＭＩＳＦＥＴ形成領域に形成されている高耐圧ＭＩＳＦＥＴの構成について説明する。この高耐圧ＭＩＳＦＥＴは、例えば、電源電圧が５Ｖと比較的大きな電圧で駆動するＭＩＳＦＥＴであり、図１に示すアナログ回路３やフラッシュメモリ４の周辺回路（例えば、昇圧回路）に使用される。
【００５５】
まず、図２に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷＬ３が形成されている。このｐ型ウェルＰＷＬ３上には、ゲート絶縁膜ＧＯＸ３が形成されており、このゲート絶縁膜ＧＯＸ３上にゲート電極Ｇ３が形成されている。ゲート絶縁膜ＧＯＸ３は、例えば、酸化シリコン膜から形成されている。高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３は、上述した低耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２よりも厚く形成されており、ゲート電極Ｇ３に印加される駆動電圧が高くても耐圧を確保できるようになっている。高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３の膜厚は、例えば、１４ｎｍ程度である。ゲート電極Ｇ３は、例えば、ポリシリコン膜とコバルトシリサイド膜の積層膜から形成されており、コバルトシリサイド膜はゲート電極Ｇ３の低抵抗化のために形成されるものである。
【００５６】
ゲート電極Ｇ３の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ内には低濃度不純物拡散領域ＥＸ２が形成されている。この低濃度不純物拡散領域ＥＸ２はｎ型半導体領域である。低濃度不純物拡散領域ＥＸ２の外側には高濃度不純物拡散領域Ｓ３、Ｄ３が形成されている。この高濃度不純物拡散領域Ｓ３、Ｄ３もｎ型半導体領域であり、この高濃度不純物拡散領域Ｓ３、Ｄ３の表面には低抵抗化のためのコバルトシリサイド膜ＳＬが形成されている。このように高耐圧ＭＩＳＦＥＴにおいても、低濃度不純物拡散領域ＥＸ２と高濃度不純物拡散領域Ｓ３によりソース領域が形成され、低濃度不純物拡散領域ＥＸ２と高濃度不純物拡散領域Ｄ３によりドレイン領域が形成される。
【００５７】
このようにして、高耐圧ＭＩＳＦＥＴが構成されている。高耐圧ＭＩＳＦＥＴの特徴は、ゲート絶縁膜ＧＯＸ３の膜厚が厚膜化されていることやゲート電極Ｇ３のゲート長（チャネル形成方向の長さ）が長くなっていることにある。そして、ソース領域およびドレイン領域の深さも低耐圧ＭＩＳＦＥＴよりも深くなっている。このような構成を高耐圧ＭＩＳＦＥＴで採用することにより、高駆動電源であっても耐圧を確保することができる。
【００５８】
続いて、高耐圧ＭＩＳＦＥＴと接続する配線構造について説明する。高耐圧ＭＩＳＦＥＴ上には、メモリセルを覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＳＬに達するコンタクトホールが形成されている。コンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、層間絶縁膜ＩＬ１上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグＰＬＧが電気的に接続されている。配線Ｌ１は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００５９】
次に、容量素子形成領域に形成されている容量素子の構成について説明する。この容量素子は、例えば、ＣＰＵ１やＲＡＭ２の周辺回路などの低電圧回路や、フラッシュメモリ４の周辺回路（例えば、昇圧回路）やアナログ回路３などの高電圧回路に使用される。つまり、本実施の形態１における容量素子は、高耐圧ＭＩＳＦＥＴと組み合わせて高電圧回路に使用されるだけでなく、低耐圧ＭＩＳＦＥＴと組み合わせて低電圧回路にも使用される。
【００６０】
まず、図２に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬ４が形成されている。ｐ型ウェルＰＷＬ４の表面にはｎ＋＋型半導体領域よりなる高濃度半導体領域ＨＳ１が形成されている。そして、高濃度半導体領域ＨＳ１を挟むようにｎ型半導体領域ＭＶが形成されている。
【００６１】
高濃度半導体領域ＨＳ１上には、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩ１が形成されており、この容量絶縁膜ＣＩ１上に電極Ｅ１が形成されている。電極Ｅ１は、例えば、ポリシリコン膜から形成される。このようにして、半導体基板１ＳにＭＯＳ容量ＭＯＳ１が形成される。つまり、ＭＯＳ容量ＭＯＳ１は、高濃度半導体領域ＨＳ１を下部電極とし、かつ、電極Ｅ１を上部電極とする容量素子である。
【００６２】
続いて、本実施の形態１における容量素子は、ＭＯＳ容量ＭＯＳ１上にポリシリコン容量ＰＩＰ１が形成されている。具体的に、ポリシリコン容量ＰＩＰ１は、上述した電極Ｅ１を下部電極としている。そして、電極Ｅ１を覆うように容量絶縁膜ＣＩ２が形成され、この容量絶縁膜ＣＩ２上に電極Ｅ２が形成されている。このように構成されているポリシリコン容量ＰＩＰ１は、電極Ｅ２を上部電極としている。電極Ｅ２は、ポリシリコン膜を主体とし、このポリシリコン膜の表面にコバルトシリサイド膜が形成されている。なお、電極Ｅ２の段差部には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成される。
【００６３】
本実施の形態１では、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１とを積層した構造をしているが、このようにＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１とを積層構造とすることにより、単位面積に占める容量値を大きくすることができる。つまり、半導体基板１Ｓ上に積層して容量素子を配置することで、半導体基板１Ｓ上に単層で容量素子を配置する場合に比べて容量値を大きくすることができるのである。以上のことから、本実施の形態１では、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１とを積層している。
【００６４】
次に、本実施の形態１における容量素子と接続する配線構造について説明する。図２に示すように、高濃度半導体領域ＨＳ１の外側に形成されているｎ型半導体領域ＭＶがＭＯＳ容量ＭＯＳ１の外側に引き出されて層間絶縁膜ＩＬ１に形成されているプラグＰＬＧ４と接続されている。プラグＰＬＧ４と接続するｎ型半導体領域ＭＶの表面にはコバルトシリサイド膜ＳＬが形成されている。そして、プラグＰＬＧ４を形成した層間絶縁膜ＩＬ１上には配線Ｌ１ａが形成されており、プラグＰＬＧ４と配線Ｌ１ａが電気的に接続されている。一方、ポリシリコン容量ＰＩＰ１の上部電極Ｅ２には層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ２が形成されており、このプラグＰＬＧ２によってポリシリコン容量ＰＩＰ１の上部電極Ｅ２と配線Ｌ１ｂが電気的に接続されている。
【００６５】
プラグＰＬＧ２やプラグＰＬＧ４は、コンタクトホールにチタン／窒化チタン膜とタングステン膜を埋め込むことにより形成され、配線Ｌ１ａや配線Ｌ１ｂはチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００６６】
以上のようにして、半導体基板１Ｓ上に、メモリセル、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび容量素子が形成されている。本実施の形態１では、例えば、これらの素子を１つの製造工程で形成するので、それぞれの素子を構成する構成要素は共通する部材から形成される。具体的には、メモリセルのゲート絶縁膜ＧＯＸ１と、低耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３と、ＭＯＳ容量ＭＯＳ１の容量絶縁膜ＣＩ１とは、同じ酸化シリコン膜から形成されている。そして、メモリセルのコントロールゲート電極ＣＧと、低耐圧ＭＩＳＦＥＴのゲート電極Ｇ２と、高耐圧ＭＩＳＦＥＴのゲート電極Ｇ３と、ＭＯＳ容量ＭＯＳ１の上部電極である電極Ｅ１とは、同じポリシリコン膜から形成される。さらに、メモリセルの電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を構成する積層膜は、ポリシリコン容量ＰＩＰ１の容量絶縁膜ＣＩ２と同様の膜で形成される。つまり、メモリセルを構成する積層膜とポリシリコン容量ＰＩＰ１を構成する容量絶縁膜ＣＩ２は、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の積層膜から構成される。また、メモリセルのメモリゲート電極ＭＧと、ポリシリコン容量ＰＩＰ１の上部電極となる電極Ｅ２とは、同じポリシリコン膜より構成される。
【００６７】
本実施の形態１では、容量素子について着目し、この容量素子の不良率の低減を図ることを目的としている。以下では、容量素子の不良率を低下させる原因について説明する。容量素子は、上述したようにＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造をしているが、特に、ＭＯＳ容量ＭＯＳ１のピンホール不良が問題となる。
【００６８】
図３は、ＭＯＳ容量ＭＯＳ１に発生するピンホール不良を図示したものである。図３に示すように、ＭＯＳ容量ＭＯＳ１は、ｐ型ウェルＰＷＬ４の表面に形成された高濃度半導体領域ＨＳ１を下部電極とし、この下部電極上に容量絶縁膜ＣＩ１を介して上部電極となる電極Ｅ１が形成された構造をしている。このとき、容量絶縁膜ＣＩ１は、例えば、酸化シリコン膜から形成される。図３に示すように、例えば、製造工程の条件（酸化シリコン膜の成膜条件など）により酸化シリコン膜からなる容量絶縁膜ＣＩ１にピンホールＰＨが発生する場合がある。この場合、ピンホールＰＨでは酸化シリコン膜が除去されていることから、高濃度半導体領域ＨＳ１（下部電極）と電極Ｅ１（上部電極）との間の耐圧が低下する問題が生じる。つまり、容量絶縁膜ＣＩ１が正常に形成されていれば、高濃度半導体領域ＨＳ１と電極Ｅ１との間には絶縁材料が介在することから耐圧異常は生じないが、容量絶縁膜ＣＩ１にピンホールＰＨが発生すると、ピンホールＰＨでは絶縁材料が介在しなくなり高濃度半導体領域ＨＳ１と電極Ｅ１との間の耐圧が低下するのである。さらには、電極Ｅ１がピンホールＰＨに入り込み、高濃度半導体領域ＨＳ１と電極Ｅ１が導通（ショート不良）するおそれもある。すると、上部電極と下部電極が電気的に接続されてしまい容量素子として機能しなくなる。したがって、ＭＯＳ容量ＭＯＳ１で容量絶縁膜ＣＩ１にピンホールＰＨが形成されているものを製品として出荷すると、製品不良の原因となるので、予め選別して除去する必要があることがわかる。
【００６９】
ここでは、ＭＯＳ容量ＭＯＳ１のピンホール不良について説明しているが、ポリシリコン容量ＰＩＰ１でも同様にピンホール不良が問題となると考えられる。ところが、ポリシリコン容量ＰＩＰ１ではピンホール不良はそれほど問題として顕在化しないことについて説明する。
【００７０】
図４は、ポリシリコン容量ＰＩＰ１の構成を示す断面図である。図４に示すように、ポリシリコン容量ＰＩＰ１には、下部電極である電極Ｅ１を覆うように容量絶縁膜ＣＩ２が形成されており、この容量絶縁膜ＣＩ２上に上部電極となる電極Ｅ２が形成されている。このとき、電極Ｅ１および電極Ｅ２はポリシリコン膜から形成されている。以上のように構成されているポリシリコン容量ＰＩＰ１でも、容量絶縁膜ＣＩ２を介して、電極Ｅ１と電極Ｅ２が形成されていることから、容量絶縁膜ＣＩ２にピンホールＰＨが発生すると、電極Ｅ１と電極Ｅ２間の耐圧が低下するのではないかと考えられる。しかし、ポリシリコン容量ＰＩＰ１の容量絶縁膜ＣＩ２は、酸化シリコン膜１２と窒化シリコン膜１３と酸化シリコン膜１４の積層膜から構成されている。このため、図４に示すように、例えば、酸化シリコン膜１４にピンホールＰＨが発生しても、酸化シリコン膜１４の下層には膜質の異なる窒化シリコン膜１３が形成されていることから、ピンホールＰＨが窒化シリコン膜１３を貫通するように形成されることはほとんどないのである。つまり、ポリシリコン容量ＰＩＰ１を構成する容量絶縁膜ＣＩ２は膜質の異なる積層膜から構成されているので、この積層膜を貫通するピンホールＰＨは形成されにくいのである。特に、酸化シリコン膜１４と窒化シリコン膜１３はエッチング特性も異なることから、たとえ酸化シリコン膜１４にピンホールＰＨが発生しても、同じ位置の窒化シリコン膜１３にもピンホールが発生することはほとんどないと考えられる。
【００７１】
ピンホールＰＨが容量絶縁膜ＣＩ２を貫通するように形成される場合には、電極Ｅ１と電極Ｅ２との間の耐圧が低下するが、図４に示すように、ピンホールＰＨが形成されてもピンホールＰＨが容量絶縁膜ＣＩ２を貫通しなければ電極Ｅ１と電極Ｅ２の耐圧は確保できるのである。以上の理由により、酸化シリコン膜と窒化シリコン膜という膜質の異なる積層膜から容量絶縁膜ＣＩ２を形成しているポリシリコン容量ＰＩＰ１では、ピンホール不良が耐圧不良の問題として顕在化しないのである。これに対し、ＭＯＳ容量ＭＯＳ１では、容量絶縁膜ＣＩ１を単層膜から形成しているので、容量絶縁膜ＣＩ１を貫通するピンホールＰＨが形成されやすく、容量絶縁膜ＣＩ１を貫通して形成されるピンホールＰＨによって上部電極と下部電極との耐圧不良が顕在化するのである。したがって、本実施の形態１における容量素子は、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造としているが、特に、ＭＯＳ容量ＭＯＳ１におけるピンホール不良が問題となることがわかる。つまり、容量素子の不良率を低減するには、ピンホール不良が発生しているＭＯＳ容量ＭＯＳ１を如何に製品から除去することができるかが鍵となる。
【００７２】
このような状況のもとで、製品を出荷する前に予めピンホール不良の存在するＭＯＳ容量ＭＯＳ１を選別するために、スクリーニングという信頼性試験が行なわれている。このスクリーニングとは、一定の規格や基準に照らして良品と不良品を選び分けるものであり、完成品に潜在的に残っている様々な不良を非破壊的な検査によって顕在化させるものである。このように、スクリーニングは、製品の初期故障率を低減することに有効な手段である。
【００７３】
具体的に、例えば、ＭＯＳ容量ＭＯＳ１に対しては、製品不良率を１ｐｐｍ以下にするため、ＭＯＳ容量ＭＯＳ１の上部電極と下部電極の間に４．５Ｖの電圧を印加し、この印加した状態を１６時間継続するスクリーニングが行なわれている。したがって、上述した条件のスクリーニングをＭＯＳ容量に対して実施すれば、ピンホール不良を有するＭＯＳ容量が選別され、製品不良率を１ｐｐｍ以下にすることができる。
【００７４】
このときのスクリーニングでは、ＭＯＳ容量ＭＯＳ１に４．５Ｖの電圧を印加しているが、すべてのＭＯＳ容量ＭＯＳ１に４．５Ｖの電圧を印加してスクリーニングを実施することはできない。例えば、ＭＯＳ容量は集積回路の受動素子として機能するが、集積回路には様々な電源電圧で動作する回路が存在する。例えば、電源電圧が４．５Ｖ以上の高電圧回路（アナログ回路３など）に使用するＭＯＳ容量ＭＯＳ１では、ＭＯＳ容量ＭＯＳ１を含む高電圧回路に４．５Ｖ以上の電圧が印加されることを想定していることから、スクリーニングで４．５Ｖの電圧をＭＯＳ容量ＭＯＳ１や高電圧回路を構成する高耐圧ＭＩＳＦＥＴに印加しても問題はない。これに対し、例えば、電源電圧が１．５Ｖのような低電圧回路（ＣＰＵ１など）にＭＯＳ容量ＭＯＳ１を使用する場合、基本的に、ＭＯＳ容量ＭＯＳ１を含む低電圧回路には電源電圧以下の電圧しか印加されないことが想定されている。したがって、低電圧回路に使用されるＭＯＳ容量ＭＯＳ１のスクリーニングとして、電源電圧よりも高い電圧を印加すると、低電圧回路を構成する低耐圧ＭＩＳＦＥＴが破壊されてしまうおそれがある。このようにＭＯＳ容量ＭＯＳ１は、様々な電圧で駆動する回路で使用されるので、スクリーニングに使用する電圧を一律に規定することはできない。
【００７５】
例えば、電源電圧が１．５Ｖのような低電圧回路に使用されているＭＯＳ容量ＭＯＳ１に対して、スクリーニングを実施する場合には、スクリーニングで低電圧回路に印加する電圧を１．５Ｖ以下にしなくてはならない。この場合、製品不良率を１ｐｐｍ以下にするためには、長時間のスクリーニングが必要となる。つまり、電圧が１．５Ｖ以下で実施するスクリーニングにおいて、電圧が４．５Ｖで１６時間印加するスクリーニングと同様の選別効果を得るためにはかなりの時間が必要となり現実的ではない。だからといって、電圧の印加時間を短縮すると、スクリーニング不足となり、ピンホール不良の存在するＭＯＳ容量を充分に選別することができなくなる。つまり、特に、ＭＯＳ容量ＭＯＳ１を低電圧回路に使用する場合、スクリーニングでは効率良く容量素子の不良率を低減することができないのである。
【００７６】
そこで、本実施の形態１では、スクリーニングを実施しなくても、容量素子の不良率を低減できる技術を提案する。以下では、この技術的思想について説明する。本実施の形態１における技術的思想は、ＭＯＳ容量とポリシリコン容量を積層した容量素子を１つの容量セルとした場合、１つの容量セルともう１つの容量セルとの接続関係を工夫している点に特徴がある。
【００７７】
図５は、本実施の形態１における容量素子の構成を示す回路図である。図５に示すように、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１から１つの容量セルを構成する容量素子が形成され、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２からもう１つの容量セルを構成する容量素子が形成されている。つまり、図５では、２つの容量セル間の接続関係が示されている。
【００７８】
図５において、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１から構成される容量セルでは、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１がポリシリコン容量ＰＩＰ１の下部電極としても機能する。そして、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２が高電位（例えば、電源電位）に接続されている。一方、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２から構成されるもう１つの容量セルでも、ＭＯＳ容量ＭＯＳ２の上部電極を構成する電極Ｅ３がポリシリコン容量ＰＩＰ２の下部電極としても機能する。そして、ポリシリコン容量ＰＩＰ２の上部電極を構成する電極Ｅ４が低電位（例えば、基準電位）に接続されている。
【００７９】
続いて、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２が電気的に接続されている。さらに、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２と、ポリシリコン容量ＰＩＰ２の下部電極あるいはＭＯＳ容量ＭＯＳ２の上部電極となる電極Ｅ３が電気的に接続されている。また、ポリシリコン容量ＰＩＰ２の上部電極を構成する電極Ｅ４と、ポリシリコン容量ＰＩＰ１の下部電極あるいはＭＯＳ容量ＭＯＳ１の上部電極となる電極Ｅ１が電気的に接続されている。
【００８０】
図５に示すように、２つの容量セルが電気的に接続されているが、さらに、図５に示す回路図での接続関係を分かりやすくするための等価回路図を示す。図６は、図５に示す回路図の等価回路図を示す図である。図６に示すように、高電位（例えば、電源電位）と低電位（例えば、基準電位）の間に、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２が直列に接続されている。具体的には、ＭＯＳ容量ＭＯＳ１の電極Ｅ１が低電位に接続され、ＭＯＳ容量ＭＯＳ１の高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の高濃度半導体領域ＨＳ２が電気的に接続される。そして、ＭＯＳ容量ＭＯＳ２の電極Ｅ３が高電位に接続されている。このように高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２が直列接続されて直列容量素子が構成されている。この直列容量素子と並列接続されるように、高電位と低電位の間にポリシリコン容量ＰＩＰ１が接続されている。同様に、直列容量素子と並列接続されるように、高電位と低電位の間にポリシリコン容量ＰＩＰ２が接続されている。つまり、本実施の形態１では、図６の等価回路図に示すように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２が直列接続されて直列容量素子を構成し、かつ、この直列容量素子とポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２は互いに並列接続されるように構成されている。図６の等価回路図で示す容量素子は、例えば、低耐圧ＭＩＳＦＥＴを使用する低電圧回路に使用することができる。この場合、高電位は低耐圧ＭＩＳＦＥＴを動作させる電源電圧とし、低電位をＧＮＤなどの基準電位にして容量素子を使用することもできる。さらに、図６の等価回路図で示す容量素子は、低耐圧ＭＩＳＦＥＴを使用する低電圧回路だけでなく、高耐圧ＭＩＳＦＥＴを使用する高電圧回路に使用することもできる。この場合も、高電位は高耐圧ＭＩＳＦＥＴを動作させる電源電圧とし、低電位をＧＮＤなどの基準電位にして容量素子を使用してもよい。
【００８１】
このように構成されている容量素子において、本実施の形態１の第１特徴点は、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続している点にある。例えば、高電位と低電位の間にＭＯＳ容量ＭＯＳ１だけを接続する場合を考える。このとき、ＭＯＳ容量ＭＯＳ１の容量絶縁膜にピンホール不良が発生すると、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１と、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１との間にショート不良が発生するおそれが高くなる。ＭＯＳ容量ＭＯＳ１の電極Ｅ１とＭＯＳ容量ＭＯＳ１の高濃度半導体領域ＨＳ１との間でショート不良が発生すると、高電位と低電位の間がショートしてしまい、ＭＯＳ容量ＭＯＳ１が容量素子として機能しなくなるばかりでなく、ＭＯＳ容量ＭＯＳ１を使用している回路自体を破壊することになる。
【００８２】
これに対し、本実施の形態１のように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続している場合を考える。このとき、例えば、ＭＯＳ容量ＭＯＳ１の容量絶縁膜にピンホール不良が発生してショート不良が発生すると、ＭＯＳ容量ＭＯＳ１の電極Ｅ１と高濃度半導体領域ＨＳ１が電気的に接続されてしまい、ＭＯＳ容量ＭＯＳ１は容量素子として機能しなくなる。しかし、ＭＯＳ容量ＭＯＳ１と直列に、正常なＭＯＳ容量ＭＯＳ２が接続されているので、高電位と低電位の間は、正常なＭＯＳ容量ＭＯＳ２によって電気的に絶縁される。つまり、本実施の形態１では、ＭＯＳ容量ＭＯＳ１にピンホール不良に基づくショート不良が発生しても直列に正常なＭＯＳ容量ＭＯＳ２が接続されているので、高電位と低電位の間でショート不良が発生することを防止できるのである。すなわち、ＭＯＳ容量ＭＯＳ１だけを高電位と低電位の間に接続する構成では、ＭＯＳ容量ＭＯＳ１にピンホール不良が発生すると、回路全体（半導体装置）として不良となってしまう。これに対し、本実施の形態１に示すように、高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２を直列に挿入することにより、いずれか一方のＭＯＳ容量にピンホール不良に基づくショート不良が発生しても、高電位と低電位との間のショート不良を抑制できるのである。
【００８３】
このことは、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２のいずれか一方にピンホール不良が発生しても、回路全体としてショート不良とはならないので、製品不良率を低減できることを意味する。言い換えれば、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２のいずれか一方にピンホール不良が発生しても、容量素子としては正常に機能することから不良品として選別する必要はなくなるのである。つまり、ＭＯＳ容量にピンホール不良が発生すると直ちに製品不良になることを抑制できる結果、製品不良率を低減できるのである。
【００８４】
例えば、ＭＯＳ容量のピンホール不良率が1％であるとする。この場合、ＭＯＳ容量を高電位と低電位の間に単独で使用すると、ＭＯＳ容量のピンホール不良が直ちに製品不良となり、製品不良率は１％になる。これに対して、本実施の形態１のように、複数のＭＯＳ容量（例えば、２つのＭＯＳ容量）を高電位と低電位の間に挿入すると、いずれか一方のＭＯＳ容量にピンホール不良が発生しても製品として不良にはならない。製品として不良になるのは、２つのＭＯＳ容量が同時にピンホール不良となる場合である。1つのＭＯＳ容量のピンホール不良率を１％とすると、直列接続された２つのＭＯＳ容量にピンホール不良が同時に発生する確率は、１％×１％＝０．０１％となる。したがって、２つのＭＯＳ容量を直列接続することにより、製品不良率を、例えば、１００分の１に低減することができるのである。
【００８５】
以上のことから、例えば、図６に示すように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２を直列接続することにより、製品不良率を低減することができるのである。このようにＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２を直列接続する構成をとることにより、製品不良率を低減できることから、ピンホール不良の発生するＭＯＳ容量を予め選別するスクリーニングを実施しなくても製品不良率を規定値以下にすることができる。特に、容量素子を低電圧回路に使用する場合、スクリーニングで容量素子に印加できる電圧が低くなることから、スクリーニングにかかる時間を長時間にしなければ、規定値以下の製品不良率を達成するための選別を充分に行なうことができない。しかし、スクリーニング時間を長時間にすることは現実的でないため、低電圧回路に使用される容量素子の製品不良率を規定値以下にすることが困難になる。そこで、本実施の形態１のように、ＭＯＳ容量を直列接続するという構成をとることが有効である。これにより、スクリーニングを実施しなくても製品不良率を低減できるので、例えば、低電圧回路に容量素子を使用する場合であっても、充分に製品不良率を規定値以下にできる顕著な効果を得ることができる。
【００８６】
ただし、図６に示すように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２を直列接続すると、容量素子全体の容量が低下することになる。つまり、ＭＯＳ容量ＭＯＳ１を単独で高電位と低電位の間に設ける場合に比べて、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列に接続して直列容量素子を構成すると容量値が低下することになる。
【００８７】
そこで、本実施の形態１における第２特徴点は、図６に示すように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続して構成された直列容量素子と並列接続するように、ポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２とを接続している点にある。これにより、直列容量素子と並列するように接続されたポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２の分だけ容量が増加することになる。
【００８８】
具体的に図７を用いて説明する。図７に示すように、簡単のため、ＭＯＳ容量ＭＯＳ１、ＭＯＳ容量ＭＯＳ２、ポリシリコン容量ＰＩＰ１およびポリシリコン容量ＰＩＰ２の容量値をすべて「１」と仮定する。このとき、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とは直列に接続されていることになるので、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２からなる直列容量素子の容量値は「０．５」に減少する。しかし、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２が接続されているので、直列容量素子と、ポリシリコン容量ＰＩＰ１およびポリシリコン容量ＰＩＰ２を合わせた容量値は、「０．５」＋「１」＋「１」＝「２．５」となる。いまの場合、２つの容量セルを考えていることから、例えば、1つの容量セルでの容量値は「１．２５」となり、ＭＯＳ容量ＭＯＳ１の容量値「１」よりも大きくなる。したがって、単位容量セル当たりの容量値をＭＯＳ容量ＭＯＳ１の容量値よりも大きくすることができる。
【００８９】
本実施の形態１における技術的思想によれば、まず、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続するという第１特徴点により、容量素子を使用した製品不良率を低減することができる。ただし、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続することで構成される直列容量素子の容量値が減少することになるが、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続するという第２特徴点により、単位容量セル当たりの容量値を増加させることができる。すなわち、本実施の形態１による技術的思想によれば、ＭＯＳ容量のピンホール不良に基づく製品不良率を低減することができ、かつ、単位容量セル当たりの容量値を大きくできるという顕著な効果を奏するのである。
【００９０】
続いて、図５および図６に示す回路構成を実現する容量素子のレイアウト構成について説明する。図８は、本実施の形態１における容量素子の接続構成を示す平面図である。図８の左側に第１容量形成領域が形成され、図８の右側に第２容量形成領域が形成されている。まず、図８の左側に形成されている第１容量形成領域には、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ１の下部電極である高濃度半導体領域は見えていないが、この高濃度半導体領域の外側に形成されているｎ型半導体領域ＭＶが示されている。そして、図示されていない高濃度半導体領域の上部に電極Ｅ１が形成されている。このようにＭＯＳ容量ＭＯＳ１は、ｎ型半導体領域ＭＶと接続されている高濃度半導体領域を下部電極とし、図示しない容量絶縁膜を介して高濃度半導体領域上に形成されている電極Ｅ１を上部電極としている。さらに、電極Ｅ１上には、図示しない容量絶縁膜を介して電極Ｅ２が形成されている。ポリシリコン容量ＰＩＰ１は、電極Ｅ１を下部電極とし、電極Ｅ２を上部電極としている。
【００９１】
同様に、図８の右側に形成されている第２容量形成領域には、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ２の下部電極である高濃度半導体領域は見えていないが、この高濃度半導体領域の外側に形成されているｎ型半導体領域ＭＶが示されている。そして、図示されていない高濃度半導体領域の上部に電極Ｅ３が形成されている。このようにＭＯＳ容量ＭＯＳ２は、ｎ型半導体領域ＭＶと接続されている高濃度半導体領域を下部電極とし、図示しない容量絶縁膜を介して高濃度半導体領域上に形成されている電極Ｅ３を上部電極としている。さらに、電極Ｅ３上には、図示しない容量絶縁膜を介して電極Ｅ４が形成されている。ポリシリコン容量ＰＩＰ２は、電極Ｅ３を下部電極とし、電極Ｅ４を上部電極としている。
【００９２】
このように構成されている２つの容量素子の接続関係について図５と図８を対応づけて説明する。まず、図５に示す回路図で接続されているＭＯＳ容量ＭＯＳ１の下部電極となる高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極となる高濃度半導体領域ＨＳ２との接続構成について説明する。この接続は、図８において、プラグＰＬＧ１ａおよびプラグＰＬＧ１ｂを介した配線Ｌ１ａと、プラグＰＬＧ４ａおよびプラグＰＬＧ４ｂを介した配線Ｌ２ａにより行なわれている。第１容量形成領域および第２容量形成領域に形成されているｎ型半導体領域ＭＶは、プラグＰＬＧ１ａあるいはプラグＰＬＧ１ｂを介して配線Ｌ１ａで電気的に接続されている。これにより、左側の第１容量形成領域において、電極Ｅ１の下層に形成されている高濃度半導体領域（図５の高濃度半導体領域ＨＳ１）は、外側に形成されているｎ型半導体領域ＭＶ、プラグＰＬＧ１ａを介して配線Ｌ１ａに接続されることになる。同様に、右側の第２容量形成領域においても、電極Ｅ３の下層に形成されている高濃度半導体領域（図５の高濃度半導体領域ＨＳ２）は、外側に形成されているｎ型半導体領域ＭＶ，プラグＰＬＧ１ｂを介して配線Ｌ１ａに接続されることになる。したがって、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域（図８の電極Ｅ１の下層に形成されている）と、ＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域（図８の電極Ｅ３の下層に形成されている）とは、配線Ｌ１ａによって電気的に接続されることになる。
【００９３】
さらに、ＭＯＳ容量ＭＯＳ１の下部電極とＭＯＳ容量ＭＯＳ２の下部電極の接続を確実なものとするため、左側の第１容量形成領域に形成されているｎ型半導体領域ＭＶはプラグＰＬＧ４ａを介して配線Ｌ２ａと接続され、同様に、右側の第２容量形成領域に形成されているｎ型半導体領域ＭＶもプラグＰＬＧ４ｂを介して配線Ｌ２ａと接続されている。このことから、第１容量形成領域および第２容量形成領域に形成されているｎ型半導体領域ＭＶは配線Ｌ２ａによって電気的に接続されていることになる。
【００９４】
続いて、図５に示す回路図で接続されている電極Ｅ２と電極Ｅ３との接続構成について説明する。この接続は、図８において、プラグＰＬＧ２ａおよびプラグＰＬＧ２ｂを介した配線Ｌ１ｂにより行なわれている。まず、左側の第１容量形成領域に形成されている電極Ｅ２は、プラグＰＬＧ２ａを介して配線Ｌ１ｂと接続されていることになる。一方、右側の第２容量形成領域に形成されている電極Ｅ３も、プラグＰＬＧ２ｂを介して配線Ｌ１ｂと接続されていることになる。このため、左側の第１容量形成領域に形成されている電極Ｅ２と、右側の第２容量形成領域に形成されている電極Ｅ３とは配線Ｌ１ｂによって電気的に接続されていることになる。
【００９５】
次に、図５に示す回路図で接続されている電極Ｅ１と電極Ｅ４との接続構成について説明する。この接続は、図８において、プラグＰＬＧ３ａおよびプラグＰＬＧ３ｂを介した配線Ｌ１ｃにより行なわれている。まず、左側の第１容量形成領域に形成されている電極Ｅ１は、プラグＰＬＧ３ｂを介して配線Ｌ１ｃと接続されていることになる。一方、右側の第２容量形成領域に形成されている電極Ｅ４も、プラグＰＬＧ３ａを介して配線Ｌ１ｃと接続されていることになる。このため、左側の第１容量形成領域に形成されている電極Ｅ１と、右側の第２容量形成領域に形成されている電極Ｅ４とは配線Ｌ１ｃによって電気的に接続されていることになる。
【００９６】
また、第１容量形成領域において、プラグＰＬＧ２ａは電極Ｅ２に接続されるが、その接続箇所は、電極Ｅ１と電極Ｅ２が平面で重ならない領域に形成される。これは、プラグＰＬＧ２ａは層間絶縁膜内のコンタクトホールに形成されるが、このコンタクトホール形成時のエッチングで使用される各イオン種が、ポリシリコン容量ＰＩＰ１の容量絶縁膜にダメージを与えるおそれがあるからである。したがって、本実施の形態では、ＰＬＧ２ａの形成される位置を電極Ｅ１と電極Ｅ２が平面で重ならない領域に形成することで、上述したおそれを回避している。また、第２容量形成領域のプラグＰＬＧ３ａについても同様である。また、以降の実施の形態においても同様である。
【００９７】
図９は、図８のＡ−Ａ線で切断した断面図である。図９に示すように、半導体基板１Ｓには、第１容量形成領域と第２容量形成領域が存在している。まず、第１容量形成領域に形成されている容量素子の構成について説明する。図９に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬ４が形成されている。ｐ型ウェルＰＷＬ４の表面にはｎ＋＋型半導体領域よりなる高濃度半導体領域ＨＳ１が形成されている。そして、高濃度半導体領域ＨＳ１を挟むようにｎ型半導体領域ＭＶが形成されている。
【００９８】
高濃度半導体領域ＨＳ１上には、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩ１が形成されており、この容量絶縁膜ＣＩ１上に電極Ｅ１が形成されている。電極Ｅ１は、例えば、ポリシリコン膜から形成される。このようにして、半導体基板１ＳにＭＯＳ容量ＭＯＳ１が形成される。つまり、ＭＯＳ容量ＭＯＳ１は、高濃度半導体領域ＨＳ１を下部電極とし、かつ、電極Ｅ１を上部電極とする容量素子である。このとき、高濃度半導体領域ＨＳ１は、第１容量形成領域の半導体基板１Ｓ内に存在する半導体領域の中で最も不純物濃度が高くなるように形成されている。
【００９９】
続いて、本実施の形態１における容量素子は、ＭＯＳ容量ＭＯＳ１上にポリシリコン容量ＰＩＰ１が形成されている。具体的に、ポリシリコン容量ＰＩＰ１は、上述した電極Ｅ１を下部電極としている。そして、電極Ｅ１を覆うように容量絶縁膜ＣＩ２が形成され、この容量絶縁膜ＣＩ２上に電極Ｅ２が形成されている。このように構成されているポリシリコン容量ＰＩＰ１は、電極Ｅ２を上部電極としている。電極Ｅ２は、ポリシリコン膜を主体とし、このポリシリコン膜の表面にコバルトシリサイド膜が形成されている。なお、電極Ｅ２の段差部には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成される。
【０１００】
同様に、第２容量形成領域に形成されている容量素子の構成について説明する。図９に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬ４が形成されている。ｐ型ウェルＰＷＬ４の表面にはｎ＋＋型半導体領域よりなる高濃度半導体領域ＨＳ２が形成されている。そして、高濃度半導体領域ＨＳ２を挟むようにｎ型半導体領域ＭＶが形成されている。
【０１０１】
高濃度半導体領域ＨＳ２上には、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩ３が形成されており、この容量絶縁膜ＣＩ３上に電極Ｅ３が形成されている。電極Ｅ３は、例えば、ポリシリコン膜から形成される。このようにして、半導体基板１ＳにＭＯＳ容量ＭＯＳ２が形成される。つまり、ＭＯＳ容量ＭＯＳ２は、高濃度半導体領域ＨＳ２を下部電極とし、かつ、電極Ｅ３を上部電極とする容量素子である。このとき、高濃度半導体領域ＨＳ２は、第２容量形成領域の半導体基板１Ｓ内に存在する半導体領域の中で最も不純物濃度が高くなるように形成されている。なお、第１容量形成領域に形成される高濃度半導体領域ＨＳ１と第２容量形成領域に形成される高濃度半導体領域ＨＳ２とは、例えば、同じ濃度の半導体領域として形成することができる。
【０１０２】
続いて、本実施の形態１における容量素子は、ＭＯＳ容量ＭＯＳ２上にポリシリコン容量ＰＩＰ２が形成されている。具体的に、ポリシリコン容量ＰＩＰ２は、上述した電極Ｅ３を下部電極としている。そして、電極Ｅ３を覆うように容量絶縁膜ＣＩ４が形成され、この容量絶縁膜ＣＩ４上に電極Ｅ４が形成されている。このように構成されているポリシリコン容量ＰＩＰ２は、電極Ｅ４を上部電極としている。電極Ｅ４は、ポリシリコン膜を主体とし、このポリシリコン膜の表面にコバルトシリサイド膜が形成されている。なお、電極Ｅ４の段差部には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成される。
【０１０３】
ここで、ＭＯＳ容量ＭＯＳ１の下部電極とＭＯＳ容量ＭＯＳ２との下部電極との接続構成について説明する。まず、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１は外側に形成されているｎ型半導体領域ＭＶと電気的に接続されている。そして、このｎ型半導体領域ＭＶは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１ａと接続されている。このとき、プラグＰＬＧ１ａとｎ型半導体領域ＭＶの間にコバルトシリサイド膜ＳＬが形成されている。プラグＰＬＧ１ａは層間絶縁膜ＩＬ１上に形成されている配線Ｌ１ａと接続されている。一方、ＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２は外側に形成されているｎ型半導体領域ＭＶと電気的に接続されている。そして、このｎ型半導体領域ＭＶは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１ｂと接続されている。このとき、プラグＰＬＧ１ｂとｎ型半導体領域ＭＶの間にコバルトシリサイド膜ＳＬが形成されている。プラグＰＬＧ１ｂは層間絶縁膜ＩＬ１上に形成されている配線Ｌ１ａと接続されている。したがって、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１と、ＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とは、プラグＰＬＧ１ａおよびプラグＰＬＧ１ｂと接続されている配線Ｌ１ａを介して電気的に接続されていることがわかる。さらに、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１と、ＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とは、プラグＰＬＧ４ａおよびプラグＰＬＧ４ｂを介して層間絶縁膜ＩＬ２上に形成されている配線Ｌ２ａでも接続されていることがわかる。
【０１０４】
次に、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２と、ポリシリコン容量ＰＩＰ２の下部電極を構成する電極Ｅ３との接続関係について、図１０を参照しながら説明する。図１０は、図８のＢ−Ｂ線で切断した断面図である。図１０に示すように、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２は、層間絶縁膜ＩＬ１を貫通しているプラグＰＬＧ２ａを介して配線Ｌ１ｂと接続されている。一方、ポリシリコン容量ＰＩＰ２の下部電極を構成する電極Ｅ３は、層間絶縁膜ＩＬ１を貫通しているプラグＰＬＧ２ｂを介して配線Ｌ１ｂと接続されている。したがって、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２と、ポリシリコン容量ＰＩＰ２の下部電極を構成する電極Ｅ３とは、配線Ｌ１ｂによって接続されていることがわかる。以上のようにして本実施の形態１における容量素子が構成されている。
【０１０５】
本実施の形態１では、ＭＯＳ容量ＭＯＳ１の下部電極やＭＯＳ容量ＭＯＳ２の下部電極を、例えば、ｎ＋＋型半導体領域である高濃度半導体領域ＨＳ１、ＨＳ２から形成しているが、この利点について説明する。
【０１０６】
まず、本実施の形態１のようにＭＯＳ容量の下部電極として高濃度半導体領域（ｎ＋＋型半導体領域）を使用する容量素子をＭＯＳ容量（１）とする。そして、ＭＯＳ容量の下部電極として濃度の薄いｐ型ウェルを使用する容量素子をＭＯＳ容量（２）とし、ＭＯＳ容量の下部電極として濃度の薄いｎ型ウェルを使用する容量素子をＭＯＳ容量（３）とする。このように構成されているＭＯＳ容量（１）〜ＭＯＳ容量（３）について、下部電極を基準にして上部電極（ポリシリコン膜）に印加する相対的な電圧と容量値の関係について説明する。
【０１０７】
図１１は、上述したＭＯＳ容量（１）〜ＭＯＳ容量（３）において、下部電極を基準にして上部電極に印加する相対的な電圧と容量値との関係を示すグラフである。図１１に示すように、ＭＯＳ容量（１）は、上部電極に印加する相対的な電圧が、例えば、−３．３Ｖ〜＋３．３Ｖのように変化する場合であっても容量値がほとんど変化していないことがわかる。このことは、ＭＯＳ容量（１）の容量が電圧依存性を有していないことを示している。例えば、図６に示す場合、ＭＯＳ容量ＭＯＳ１は上部電極となる電極Ｅ１を低電位に接続し、ＭＯＳ容量ＭＯＳ２は上部電極となるＥ３を高電位に接続している。すなわち、ＭＯＳ容量ＭＯＳ１では、下部電極となる高濃度半導体領域ＨＳ１よりも低電位に上部電極となる電極Ｅ１が接続され、ＭＯＳ容量ＭＯＳ２では、下部電極となる高濃度半導体領域ＨＳ２よりも高電位に上部電極となる電極Ｅ３が接続されることになる。つまり、ＭＯＳ容量ＭＯＳ１では、下部電極を基準にして上部電極に相対的な負電圧を印加することになるのに対し、ＭＯＳ容量ＭＯＳ２では、下部電極を基準にして上部電極に相対的な正電圧を印加することになる。この場合、ＭＯＳ容量ＭＯＳ１やＭＯＳ容量ＭＯＳ２として、ＭＯＳ容量（１）を使用すると、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２の容量値を高い状態で使用することができる。つまり、ＭＯＳ容量（１）によれば、容量値の電圧依存性がないので、ＭＯＳ容量（１）の向きを考えずにＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２の両方に使用することができる。
【０１０８】
これに対し、ＭＯＳ容量（２）は、上部電極に印加する相対的な電圧が、例えば、−３．３Ｖ〜＋３．３Ｖのように変化する場合、容量値が急激に変化することがわかる。具体的には、下部電極を基準にして上部電極に相対的な負電圧を印加する場合は高い容量値を得ることができるが、下部電極を基準にして上部電極に相対的な正電圧を印加する場合、容量値は低くなる。このことから、ＭＯＳ容量（２）をＭＯＳ容量ＭＯＳ１として使用する場合には高い容量値を得ることができるが、ＭＯＳ容量（２）をＭＯＳ容量ＭＯＳ２として使用する場合には低い容量値しか得られなくなる。したがって、ＭＯＳ容量（２）は、高い容量値で使用することを考えた場合、直列接続されるＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２のうち、ＭＯＳ容量ＭＯＳ１にしか使用することができなくなるのである。
【０１０９】
同様に、ＭＯＳ容量（３）は、上部電極に印加する相対的な電圧が、例えば、−３．３Ｖ〜＋３．３Ｖのように変化する場合、容量値が急激に変化することがわかる。具体的には、下部電極を基準にして上部電極に相対的な正電圧を印加する場合は高い容量値を得ることができるが、下部電極を基準にして上部電極に相対的な負電圧を印加する場合、容量値は低くなる。このことから、ＭＯＳ容量（３）をＭＯＳ容量ＭＯＳ２として使用する場合には高い容量値を得ることができるが、ＭＯＳ容量（３）をＭＯＳ容量ＭＯＳ１として使用する場合には低い容量値しか得られなくなる。したがって、ＭＯＳ容量（３）は、高い容量値で使用することを考えた場合、直列接続されるＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２のうち、ＭＯＳ容量ＭＯＳ２にしか使用することができなくなるのである。
【０１１０】
以上のことから、ＭＯＳ容量（１）の構造では、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２の両方に使用することができる。このことは、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを同一の容量素子構造（ＭＯＳ容量（１）の構造）で形成できることを意味する。さらには、ＭＯＳ容量ＭＯＳ１の容量とＭＯＳ容量ＭＯＳ２の容量の電圧依存性がないことから、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを接続する配線レイアウトの制約も緩和されるので、配線レイアウトの自由度を向上できる効果が得られる。
【０１１１】
これに対し、ＭＯＳ容量（２）の構造とＭＯＳ容量（３）の構造では、高い容量値で使用することを考えると、ＭＯＳ容量（２）の構造をＭＯＳ容量ＭＯＳ１に使用し、ＭＯＳ容量（３）の構造をＭＯＳ容量ＭＯＳ２に使用することになる。このことは、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを異なる容量素子構造（ＭＯＳ容量（２）とＭＯＳ容量（３）の構造）で形成する必要があることを意味する。さらには、容量値の電圧依存性を考慮して、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２との配線レイアウトを決定する必要がある。このことから、配線レイアウトの制約が多くなってしまう。
【０１１２】
上述したように、ＭＯＳ容量（１）では容量値の電圧依存性がないのに対し、ＭＯＳ容量（２）やＭＯＳ容量（３）では、容量値の電圧依存性が生じる。この理由について簡単に説明する。まず、ＭＯＳ容量（１）について電圧依存性がない理由について説明する。ＭＯＳ容量（１）では、下部電極にｎ＋＋型半導体領域からなる高濃度半導体領域を使用している。そして、高濃度半導体領域上に容量絶縁膜を介して上部電極が形成されている。このとき、下部電極を基準にして上部電極に相対的な正電圧を印加すると、この正電圧に引き付けられるように、下部電極である高濃度半導体領域の表面に電子が蓄積される（蓄積領域）。このため、下部電極はこの蓄積領域となり、容量は容量絶縁膜による容量だけとなるので容量値は大きくなる。つまり、上部電極と下部電極との距離が容量絶縁膜の膜厚分になるので容量値は大きくなるのである。続いて、上部電極に印加する電圧を負電圧にシフトすると、蓄積領域はなくなって空乏層が形成される。しかし、高濃度半導体領域の不純物濃度が高濃度であるため、この空乏層はほとんど延びず無視できる程度となる。このことから、空乏層による空乏層容量はほとんどなく容量値は変化しないのである。
【０１１３】
次に、ＭＯＳ容量（２）で容量値の電圧依存性が生じる理由について説明する。ＭＯＳ容量（２）では、下部電極に濃度の薄いｐ型ウェル（ｐ型半導体領域）を使用している。そして、ｐ型ウェル上に容量絶縁膜を介して上部電極が形成されている。このとき、下部電極を基準にして上部電極に相対的な負電圧を印加すると、この負電圧に引き付けられるように、下部電極であるｐ型ウェルの表面に正孔が蓄積される（蓄積領域）。このため、下部電極はこの蓄積領域となり、容量は容量絶縁膜による容量だけとなるので容量値は大きくなる。続いて、上部電極に印加する電圧を正電圧にシフトすると、蓄積領域はなくなって空乏層が形成される。このとき、ｐ型ウェルの不純物濃度が低いことから、空乏層が延びる。この結果、ＭＯＳ容量（２）の容量値は、容量絶縁膜による容量と空乏層による空乏層容量を直列に接続した容量となる。したがって、上部電極に印加する電圧を正電圧にシフトすると、空乏層容量が生じる分容量値が減少する。特に、正電圧の大きさが大きくなるほど空乏層が延びることになるので容量値が減少することになる。
【０１１４】
続いて、ＭＯＳ容量（３）で容量値の電圧依存性が生じる理由について説明する。ＭＯＳ容量（３）では、下部電極に濃度の薄いｎ型ウェル（ｎ型半導体領域）を使用している。そして、ｎ型ウェル上に容量絶縁膜を介して上部電極が形成されている。このとき、下部電極を基準にして上部電極に相対的な正電圧を印加すると、この正電圧に引き付けられるように、下部電極であるｎ型ウェルの表面に電子が蓄積される（蓄積領域）。このため、下部電極はこの蓄積領域となり、容量は容量絶縁膜による容量だけとなるので容量値は大きくなる。続いて、上部電極に印加する電圧を負電圧にシフトすると、蓄積領域はなくなって空乏層が形成される。このとき、ｎ型ウェルの不純物濃度が低いことから、空乏層が延びる。この結果、ＭＯＳ容量（３）の容量値は、容量絶縁膜による容量と空乏層による空乏層容量を直列に接続した容量となる。したがって、上部電極に印加する電圧を負電圧にシフトすると、空乏層容量が生じる分容量値が減少する。特に、負電圧の大きさが大きくなるほど空乏層が延びることになるので容量値が減少することになる。
【０１１５】
以上のような理由から、ＭＯＳ容量（１）では容量値の電圧依存性がないのに対し、ＭＯＳ容量（２）やＭＯＳ容量（３）では、容量値の電圧依存性が生じることがわかる。
【０１１６】
本実施の形態１における半導体装置は上記のように構成されており、以下にその製造方法について、図面を参照しながら説明する。半導体装置の製造方法を説明する図１２〜図２４では、メモリセル形成領域、低耐圧ＭＩＳＦＥＴ形成領域、高耐圧ＭＩＳＦＥＴ形成領域および容量素子形成領域を同時に図示しながら説明する。
【０１１７】
まず、図１２に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域とを分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。なお、図１２においては、メモリセル形成領域では、素子分離領域ＳＴＩが形成されていないが、容量素子形成領域では、素子分離領域ＳＴＩが形成される。
【０１１８】
続いて、メモリセル形成領域の半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成される。そして、半導体基板１Ｓに不純物を導入してｐ型ウェルＰＷＬ１〜ＰＷＬ４を形成する。ｐ型ウェルＰＷＬ１〜ＰＷＬ４は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。具体的に、メモリセル形成領域にｐ型ウェルＰＷＬ１を形成し、低耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ２を形成する。同様に、高耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ３を形成し、容量素子形成領域にｐ型ウェルＰＷＬ４を形成する。
【０１１９】
次に、図１３に示すように、容量素子形成領域に高濃度半導体領域ＨＳ１および高濃度半導体領域ＨＳ２を形成する。高濃度半導体領域ＨＳ１、ＨＳ２は、ｎ＋＋型半導体領域からなり、例えば、イオン注入法によりリンや砒素などのｎ型不純物を導入することにより形成される。このとき、高濃度半導体領域ＨＳ１、ＨＳ２は、容量素子形成領域の半導体基板１Ｓ内に形成される半導体領域の中で最も不純物濃度が高い領域となっている。高濃度半導体領域ＨＳ１と高濃度半導体領域ＨＳ２は、同じイオン注入で実施され、例えば、同じ不純物濃度の半導体領域となっている。
【０１２０】
次に、図１４に示すように、半導体基板１Ｓ上に絶縁膜１０を形成する。この絶縁膜は、後述するメモリセルのゲート絶縁膜、低耐圧ＭＩＳＦＥＴのゲート絶縁膜、高耐圧ＭＩＳＧＥＴのゲート絶縁膜となる膜である。したがって、絶縁膜１０は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、絶縁膜１０は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、絶縁膜１０を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、絶縁膜１０と半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、絶縁膜１０のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、絶縁膜１０に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなる絶縁膜１０を形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、絶縁膜１０と半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１２１】
また、絶縁膜１０は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、絶縁膜１０として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、絶縁膜１０の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜を絶縁膜１０として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１２２】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【０１２３】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１２４】
本実施の形態１では、メモリセル形成領域、高耐圧ＭＩＳＦＥＴ形成領域および容量素子形成領域に形成されている絶縁膜１０の膜厚は同じである（例えば、１４ｎｍ）。これに対し、低耐圧ＭＩＳＦＥＴ形成領域に形成されている絶縁膜１０の膜厚は薄くなっている（例えば、７ｎｍ）。このように低耐圧ＭＩＳＦＥＴ形成領域の絶縁膜１０だけを薄く形成するには、厚い絶縁膜１０を全領域に形成した後、フォトリソグラフィ技術およびエッチング技術を使用することより、低耐圧ＭＩＳＦＥＴ形成領域の絶縁膜１０だけを部分的にエッチングすることで薄くすることができる。
【０１２５】
そして、図１５に示すように、絶縁膜１０上にポリシリコン膜１１を形成する。ポリシリコン膜１１は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜１１中にリンや砒素などのｎ型不純物を導入する。
【０１２６】
次に、図１６に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜１１を加工して、メモリセル形成領域にコントロールゲート電極ＣＧを形成し、容量素子形成領域に電極Ｅ１、Ｅ３を形成する。このコントロールゲート電極ＣＧは、メモリセルの選択トランジスタのゲート電極である。このように容量素子の電極Ｅ１、Ｅ３は、メモリセルのコントロールゲート電極ＣＧを形成する工程で形成されることがわかる。このとき、コントロールゲート電極ＣＧの下層に絶縁膜１０からなるゲート絶縁膜ＧＯＸが形成される。そして、この絶縁膜１０は、容量素子形成領域においては、容量絶縁膜ＣＩ１、ＣＩ３となる。これにより、容量素子形成領域においては、高濃度半導体領域ＨＳ１、ＨＳ２を下部電極とし、電極Ｅ１、Ｅ３を上部電極とするＭＯＳ容量ＭＯＳ１およびＭＯＳ容量ＭＯＳ２が形成される。なお、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜１１は残存したままである。
【０１２７】
ここで、コントロールゲート電極ＣＧには、ポリシリコン膜１１中にｎ型不純物が導入されている。このため、コントロールゲート電極ＣＧの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである選択トランジスタのしきい値電圧を低減することができる。
【０１２８】
続いて、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、コントロールゲート電極ＣＧに整合してリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域にｎ型半導体領域ＭＶを形成する。この工程は、後述するようにコントロールゲート電極ＣＧの側壁に形成するメモリトランジスタのしきい値を調整するために実施されるものである。このとき、容量素子形成領域においても電極Ｅ１、Ｅ３に整合してｎ型半導体領域ＭＶが形成される。
【０１２９】
次に、コントロールゲート電極ＣＧおよび下部電極となる電極Ｅ１、Ｅ３上を覆う半導体基板１Ｓ上に積層膜を形成する。積層膜は、例えば、酸化シリコン膜１２と、この酸化シリコン膜１２上に形成される窒化シリコン膜１３と、窒化シリコン膜１３上に形成される酸化シリコン膜１４から形成される（ＯＮＯ膜）。これらの積層膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、例えば、酸化シリコン膜１２の膜厚は５ｎｍ、窒化シリコン膜１３の膜厚は１０ｎｍ、酸化シリコン膜１４の膜厚は５ｎｍである。
【０１３０】
この積層膜のうち窒化シリコン膜１３は、メモリセル形成領域において、メモリトランジスタの電荷蓄積膜となる膜である。本実施の形態１では、電荷蓄積膜として窒化シリコン膜１４を使用しているが、電荷蓄積膜としてトラップ準位を有する他の絶縁膜から形成してもよい。例えば、電荷蓄積膜として酸化アルミニウム膜（アルミナ膜）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用することもできる。また、積層膜は、容量素子形成領域においては、容量絶縁膜となる膜である。
【０１３１】
そして、積層膜上にポリシリコン膜１５を形成する。ポリシリコン膜１５は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１３２】
次に、図１８に示すように、半導体基板１Ｓ上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことによりパターニングする。パターニングは、容量素子形成領域の上部電極形成領域を覆い、その他の領域を露出するように行なわれる。
【０１３３】
続いて、パターニングしたレジスト膜をマスクにして、ポリシリコン膜１５を異方性エッチングすることにより、メモリセル形成領域では、コントロールゲート電極ＣＧの両側の側壁に積層膜とポリシリコン膜１５からなるサイドウォールを残す。一方、容量素子形成領域では、レジスト膜で覆われていた領域にだけポリシリコン膜１５が残存し、この残存したポリシリコン膜１５により上部電極となる電極Ｅ２、Ｅ４が形成される。この段階では、上部電極となる電極Ｅ２、Ｅ４はポリシリコン膜１５から構成されている。その後、パターニングしたレジスト膜を除去する。この工程で、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域ではポリシリコン膜１５が除去される。
【０１３４】
そして、図１９に示すように、半導体基板１Ｓ上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことにより、レジスト膜をパターニングする。パターニングは、容量素子形成領域を完全に覆う一方、メモリセル形成領域の一部を開口するように行なわれる。具体的には、メモリセル形成領域のうち、コントロールゲート電極ＣＧの片側の側壁に形成されているサイドウォールが露出するように行なわれる。
【０１３５】
次に、パターニングしたレジスト膜をマスクにしたエッチングにより、コントロールゲート電極ＣＧの左側の側壁に露出しているサイドウォールを除去する。このとき、コントロールゲート電極ＣＧの右側の側壁に形成されているサイドウォールは、レジスト膜で覆われているため除去されない。また、容量素子形成領域においても、上部電極となる電極Ｅ２、Ｅ４はレジスト膜で保護されているため除去されずに残る。その後、パターニングしたレジスト膜を除去する。
【０１３６】
続いて、露出するＯＮＯ膜（積層膜）をエッチングすることにより除去する。このようにして、メモリセル形成領域では、コントロールゲート電極ＣＧの右側の側壁にだけ積層膜（ＯＮＯ膜）を介して、サイドウォール形状のメモリゲート電極ＭＧが形成される。このとき、積層膜（ＯＮＯ膜）を構成する窒化シリコン膜１３が電荷蓄積膜ＥＣとなる。そして、酸化シリコン膜１２が電位障壁膜ＥＶ１となり、酸化シリコン膜１４が電位障壁膜ＥＶ２となる。一方、容量素子形成領域では、電極Ｅ２、Ｅ４で覆われている積層膜（ＯＮＯ膜）だけが残存し、この電極Ｅ２、Ｅ４の下層に形成されている積層膜（ＯＮＯ膜）が容量絶縁膜ＣＩ２、ＣＩ４となる。すなわち、容量絶縁膜ＣＩ２、ＣＩ４は、酸化シリコン膜１２、窒化シリコン膜１３および酸化シリコン膜１４から構成される。この時点でメモリセルのメモリゲート電極ＭＧおよび容量素子の電極Ｅ２、Ｅ４はポリシリコン膜から形成されている。これにより、容量素子形成領域においては、電極Ｅ１、Ｅ３を下部電極とし、電極Ｅ２、Ｅ４を上部電極とするポリシリコン容量ＰＩＰ１およびポリシリコン容量ＰＩＰ２を形成することができる。
【０１３７】
次に、図２０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＭＤ、ＭＳを形成する。浅い低濃度不純物拡散領域ＭＤ、ＭＳは、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【０１３８】
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極Ｇ３を形成する。このとき、ゲート電極Ｇ２の下層にゲート絶縁膜ＧＯＸ２が形成され、ゲート電極Ｇ３の下層にゲート絶縁膜ＧＯＸ３が形成される。
【０１３９】
続いて、図２１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ２に整合してｎ型半導体領域からなる低濃度不純物拡散領域ＥＸ１を形成し、ゲート電極Ｇ３に整合してｎ型半導体領域からなる低濃度不純物拡散領域ＥＸ２を形成する。
【０１４０】
そして、図２２に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル形成領域においては、コントロールゲート電極ＣＧの左側の側壁およびメモリゲート電極ＭＧの右側の側壁にサイドウォールＳＷが形成される。同様に、低耐圧ＭＩＳＦＥＴ形成領域においては、ゲート電極Ｇ２の両側の側壁にサイドウォールＳＷが形成され、高耐圧ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３の両側の側壁にサイドウォールＳＷが形成される。一方、容量素子形成領域においては、電極Ｅ２、Ｅ４の段差部にサイドウォールＳＷが形成される。これらのサイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１４１】
次に、図２３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域にサイドウォールに整合した深い高濃度不純物拡散領域Ｓ１、Ｄ１を形成する。深い高濃度不純物拡散領域Ｓ１、Ｄ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域Ｓ１、Ｄ１と浅い低濃度不純物拡散領域ＭＳ、ＭＤによってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＭＳ、ＤＳと深い高濃度不純物拡散領域Ｓ１、Ｄ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。同様に、低耐圧ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域Ｓ２、Ｄ２を形成し、高耐圧ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域Ｓ３、Ｄ３を形成する。深い高濃度不純物拡散領域Ｓ２、Ｄ２および深い高濃度不純物拡散領域Ｓ３、Ｄ３は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域Ｓ２、Ｄ２と浅い低濃度不純物拡散領域ＥＸ１によって低耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。同様に、深い高濃度不純物拡散領域Ｓ３、Ｄ３と浅い低濃度不純物拡散領域ＥＸ２によって低耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにして、高濃度不純物拡散領域Ｓ１〜Ｓ３、Ｄ１〜Ｄ３を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１４２】
次に、半導体基板１Ｓ上にコバルト膜を形成する。このとき、メモリセル形成領域では、露出しているコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに直接接するようにコバルト膜が形成される。同様に、深い高濃度不純物拡散領域Ｓ１、Ｄ１にもコバルト膜が直接接する。さらに、低耐圧ＭＩＳＦＥＴ形成領域でもゲート電極Ｇ２および深い高濃度不純物拡散領域Ｓ２、Ｄ２にコバルト膜が接触し、高耐圧ＭＩＳＦＥＴ形成領域でもゲート電極Ｇ３および深い高濃度不純物拡散領域Ｓ３、Ｄ３にコバルト膜が接触する。一方、容量素子形成領域においては、電極Ｅ２、Ｅ４の一部にコバルト膜が直接接触する。
【０１４３】
その後、半導体基板１Ｓに対して熱処理を実施する。これにより、メモリセル形成領域においては、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するポリシリコン膜１１、１５とコバルト膜を反応させて、コバルトシリサイド膜ＳＬを形成する。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧはそれぞれポリシリコン膜１１、１５とコバルトシリサイド膜ＳＬの積層構造となる。コバルトシリサイド膜ＳＬは、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化のために形成される。同様に、上述した熱処理により、高濃度不純物拡散領域Ｓ１、Ｄ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＳＬが形成される。このため高濃度不純物拡散領域Ｓ１、Ｄ１においても低抵抗化を図ることができる。
【０１４４】
同様に、低耐圧ＭＩＳＦＥＴ形成領域においても、ゲート電極Ｇ２を構成するポリシリコン膜１１とコバルト膜を反応させて、コバルトシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ２はそれぞれポリシリコン膜１１とコバルトシリサイド膜ＳＬの積層構造となる。コバルトシリサイド膜ＳＬは、ゲート電極Ｇ２の低抵抗化のために形成される。上述した熱処理により、高濃度不純物拡散領域Ｓ２、Ｄ２の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＳＬが形成される。このため高濃度不純物拡散領域Ｓ２、Ｄ２においても低抵抗化を図ることができる。
【０１４５】
さらに、高耐圧ＭＩＳＦＥＴ形成領域においても、ゲート電極Ｇ３を構成するポリシリコン膜１１とコバルト膜を反応させて、コバルトシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ３はそれぞれポリシリコン膜１１とコバルトシリサイド膜ＳＬの積層構造となる。コバルトシリサイド膜ＳＬは、ゲート電極Ｇ３の低抵抗化のために形成される。上述した熱処理により、高濃度不純物拡散領域Ｓ３、Ｄ３の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＳＬが形成される。このため高濃度不純物拡散領域Ｓ３、Ｄ３においても低抵抗化を図ることができる。
【０１４６】
一方、容量素子形成領域においても、電極Ｅ２、Ｅ４を構成するポリシリコン膜１５とコバルト膜を反応させてコバルトシリサイド膜ＳＬが形成される。
【０１４７】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜ＳＬを形成するように構成しているが、例えば、コバルトシリサイド膜ＳＬに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。以上のようにして半導体基板１Ｓのメモリセル形成領域にメモリセルを形成し、低耐圧ＭＩＳＦＥＴ形成領域に低耐圧ＭＩＳＦＥＴを形成することができる。さらには、高耐圧ＭＩＳＦＥＴ形成領域に高耐圧ＭＩＳＦＥＴを形成し、容量素子形成領域に容量素子を形成することができる。このとき、容量素子は、例えば、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１とを積層形成した1つの容量セルと、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２とを積層形成したもう1つの容量セルとを形成することができる。
【０１４８】
次に、配線工程について図２４を参照しながら説明する。図２４に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１４９】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールを形成する。このコンタクトホールはメモリセル形成領域、低耐圧ＭＩＳＦＥＴ形成領域、高耐圧ＭＩＳＦＥＴ形成領域および容量素子形成領域に複数形成される。そして、コンタクトホールの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１５０】
続いて、コンタクトホールを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ、ＰＬＧ１ａ、ＰＬＧ１ｂ、ＰＬＧ２ａ、ＰＬＧ３ａ、ＰＬＧ４ａ、ＰＬＧ４ｂを形成することができる。
【０１５１】
次に、層間絶縁膜ＩＬ１およびプラグＰＬＧ、ＰＬＧ１ａ、ＰＬＧ１ｂ、ＰＬＧ２ａ、ＰＬＧ３ａ、ＰＬＧ４ａ、ＰＬＧ４ｂ上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１、Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃを形成する。さらに、配線Ｌ１、Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃの上層に配線Ｌ２ａ、Ｌ２ｂを形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１５２】
（実施の形態２）
前記実施の形態１では、ＭＯＳ容量ＭＯＳ１の下部電極やＭＯＳ容量ＭＯＳ２の下部電極として、高濃度半導体領域ＨＳ１、ＨＳ２を使用する場合について説明した。本実施の形態２では、高濃度半導体領域ＨＳ１、ＨＳ２を形成せず、ＭＯＳ容量ＭＯＳ１の下部電極としての濃度の低いｎ型ウェルを使用し、かつ、ＭＯＳ容量ＭＯＳ２の下部電極として濃度の低いｐ型ウェルを使用する例について説明する。
【０１５３】
図２５は、本実施の形態２における容量素子の接続構成を示す平面図である。図２５の左側に第１容量形成領域が形成され、図２５の右側に第２容量形成領域が形成されている。まず、図２５の左側に形成されている第１容量形成領域には、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ１の下部電極であるｎ型ウェルは見えていないが、このｎ型ウェルに形成されているｎ型半導体領域ＭＶが示されている。一方、図２５の右側に形成されている第２容量形成領域には、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ２の下部電極であるｐ型ウェルは見えていないが、このｐ型ウェルに形成されているｐ型半導体領域ＰＳが示されている。
【０１５４】
このように本実施の形態２では、第１容量形成領域に形成されているＭＯＳ容量ＭＯＳ１の下部電極をｎ型ウェルから形成し、第２容量形成領域に形成されているＭＯＳ容量ＭＯＳ２の下部電極をｐ型ウェルから形成している。すなわち、前記実施の形態１では、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２の両方の下部電極をｎ＋＋型半導体領域である高濃度半導体領域ＨＳ１、ＨＳ２から形成したが、本実施の形態２では、ＭＯＳ容量ＭＯＳ１の下部電極をｎ型半導体領域であるｎ型ウェルから形成し、ＭＯＳ容量ＭＯＳ２の下部電極をｐ型半導体領域であるｐ型ウェルから形成している。
【０１５５】
本実施の形態２でも、第１容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１）と、第２容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２）との間の接続関係は、前記実施の形態１と同様である。例えば、第１容量形成領域に形成されているｎ型半導体領域ＭＶと第２容量形成領域に形成されているｐ型半導体領域ＰＳとは、プラグＰＬＧ１ａおよびプラグＰＬＧ１ｂを介して配線Ｌ１ａで接続されているとともに、プラグＰＬＧ４ａおよびプラグＰＬＧ４ｂを介して配線Ｌ２ａで接続されている。また、第１容量形成領域に形成されている電極Ｅ２と第２容量形成領域に形成されている電極Ｅ３とは、プラグＰＬＧ２ａおよびプラグＰＬＧ２ｂを介して配線Ｌ１ｂで接続されている。さらに、第１容量形成領域に形成されている電極Ｅ１と第２容量形成領域に形成されている電極Ｅ４とは、プラグＰＬＧ３ａおよびプラグＰＬＧ３ｂを介して配線Ｌ１ｃで接続されている。
【０１５６】
図２６は、図２５のＡ−Ａ線で切断した断面図である。図２６に示すように、第１容量形成領域には、半導体基板１Ｓ内にｎ型ウェルＮＷＬ１が形成されており、このｎ型ウェルＮＷＬ１がＭＯＳ容量ＭＯＳ１の下部電極となっている。そして、ｎ型ウェルＮＷＬ１の両側にはｎ型半導体領域ＭＶが形成され、このｎ型半導体領域ＭＶのうち、右側のｎ型半導体領域ＭＶは層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１ａを介して配線Ｌ１ａと接続されている。同様に、ｎ型半導体領域ＭＶのうち、左側のｎ型半導体領域ＭＶは層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２に形成されているプラグＰＬＧ４ａを介して配線Ｌ２ａに接続されている。
【０１５７】
一方、第２容量形成領域には、半導体基板１Ｓ内にｐ型ウェルＰＷＬ５が形成されており、このｐ型ウェルＰＷＬ５がＭＯＳ容量ＭＯＳ２の下部電極となっている。そして、ｐ型ウェルＰＷＬ５の両側にはｐ型半導体領域ＥＸ３とｐ型半導体領域ＰＳが形成され、このｐ型半導体領域ＰＳのうち、左側のｐ型半導体領域ＰＳは層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１ｂを介して配線Ｌ１ａと接続されている。同様に、ｐ型半導体領域ＰＳのうち、右側のｐ型半導体領域ＰＳは層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２に形成されているプラグＰＬＧ４ｂを介して配線Ｌ２ａに接続されている。
【０１５８】
したがって、第１容量形成領域に形成されているｎ型ウェルＮＷＬ１と第２容量形成領域に形成されているｐ型ウェルＰＷＬ５とは配線Ｌ１ａおよび配線Ｌ２ａによって接続されていることになる。このとき、ｎ型ウェルＮＷＬ１はＭＯＳ容量ＭＯＳ１の下部電極として機能し、ｐ型ウェルＰＷＬ５はＭＯＳ容量ＭＯＳ２の下部電極として機能することから、ＭＯＳ容量ＭＯＳ１の下部電極とＭＯＳ容量ＭＯＳ２の下部電極が配線Ｌ１ａおよび配線Ｌ２ａで電気的に接続されているということになる。
【０１５９】
図２７は、図２５のＢ−Ｂ線で切断した断面図である。図２７に示すように、第１容量形成領域に形成されている電極Ｅ２と第２容量形成領域に形成されている電極Ｅ３とは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ２ａおよびプラグＰＬＧ２ｂを介して配線Ｌ１ｂで接続されていることがわかる。第１容量形成領域に形成されている電極Ｅ２はポリシリコン容量ＰＩＰ１の上部電極として機能し、第２容量形成領域に形成されている電極Ｅ３はポリシリコン容量ＰＩＰ２の下部電極として機能することから、ポリシリコン容量ＰＩＰ１の上部電極とポリシリコン容量ＰＩＰ２の下部電極とは、プラグＰＬＧ２ａおよびプラグＰＬＧ２ｂを介して配線Ｌ１ｂで接続されているということになる。
【０１６０】
以上のようにして第１容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１）と第２容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２）が接続されている。
【０１６１】
図２８は、本実施の形態２における容量素子の接続関係を示す等価回路図である。図２８に示すように、高電位（例えば、電源電位）と低電位（例えば、基準電位）の間に、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２が直列に接続されて直列容量素子が形成しており、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２が接続されている。例えば、本実施の形態２における半導体装置は、電源電位を供給する電源配線と、基準電位を供給する基準配線を含んでおり、直列容量素子を電源電位と基準電位の間に接続するものである。このとき、ＭＯＳ容量ＭＯＳ１を電源配線に接続し、かつ、ＭＯＳ容量ＭＯＳ２を基準配線に接続する。具体的には、図２８に示すように、ＭＯＳ容量ＭＯＳ１の上部電極となる電極Ｅ１は電源配線に接続し、かつ、ＭＯＳ容量ＭＯＳ２の上部電極となる電極Ｅ３は基準配線に接続する。
【０１６２】
したがって、本実施の形態２でも前記実施の形態１と同様に、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続するという第１特徴点により、容量素子を使用した製品不良率を低減することができる。ただし、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続することで構成される直列容量素子の容量値が減少することになるが、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続するという第２特徴点により、単位容量セル当たりの容量値を増加させることができる。すなわち、本実施の形態２による技術的思想によれば、ＭＯＳ容量のピンホール不良に基づく製品不良率を低減することができ、かつ、単位容量セル当たりの容量値を大きくできるという顕著な効果を奏するのである。
【０１６３】
ここで、本実施の形態２では、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２との配置に注意する必要がある。図２８では、ＭＯＳ容量ＭＯＳ１を高電位側に接続し、ＭＯＳ容量ＭＯＳ２を低電位側に接続している。これは、前記実施の形態１の図１１でも説明したように、例えば、ＭＯＳ容量ＭＯＳ１では、下部電極を不純物濃度の薄いｎ型ウェルＮＷＬ１から形成しているので、容量値の電圧依存性が存在するからである。本実施の形態２におけるＭＯＳ容量ＭＯＳ１は、図１１に示すＭＯＳ容量（３）に相当する電圧依存性を有している。したがって、ＭＯＳ容量ＭＯＳ１の上部電極（電極Ｅ１）の電位を下部電極であるｎ型ウェルＮＷＬ１の電位よりも高電位側に配置すると、ＭＯＳ容量ＭＯＳ１の容量値を大きくすることができる。
【０１６４】
一方、ＭＯＳ容量ＭＯＳ２でも、下部電極を不純物濃度の薄いｐ型ウェルＰＷＬ５から形成しているので、容量値の電圧依存性が存在する。本実施の形態２におけるＭＯＳ容量ＭＯＳ２は、図１１に示すＭＯＳ容量（２）に相当する電圧依存性を有している。したがって、ＭＯＳ容量ＭＯＳ２の上部電極（電極Ｅ３）の電位を下部電極であるｐ型ウェルＰＷＬ５の電位よりも低電位側に配置すると、ＭＯＳ容量ＭＯＳ２の容量値を大きくすることができる。
【０１６５】
以上のことから、ＭＯＳ容量ＭＯＳ１の容量値とＭＯＳ容量ＭＯＳ２の容量値をともに大きくする観点から、図２８に示すように、ＭＯＳ容量ＭＯＳ１を高電位側に接続し、かつ、ＭＯＳ容量ＭＯＳ２を低電位側に接続することが望ましい。詳細には、ＭＯＳ容量ＭＯＳ１の上部電極として機能する電極Ｅ１を高電位に接続するのに対し、ＭＯＳ容量ＭＯＳ２の上部電極として機能する電極Ｅ３を低電位に接続する。このように構成することにより、本実施の形態２における容量素子の容量値が低下することを抑制できる。
【０１６６】
本実施の形態２における容量素子は上記のように構成されており、以下に、その製造方法について説明する。本実施の形態２における容量素子を含む半導体装置の製造方法は前記実施の形態１における半導体装置の製造方法とほぼ同様であり、異なる点を強調して説明する。
【０１６７】
まず、前記実施の形態１と同様に、半導体基板１Ｓに素子分離領域ＳＴＩを形成する。そして、図２９に示すように、メモリセル形成領域の半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。その後、半導体基板１Ｓに不純物を導入してｐ型ウェルＰＷＬ１〜ＰＷＬ３、ｎ型ウェルＮＷＬ１、ｐ型ウェルＰＷＬ５を形成する。ｐ型ウェルＰＷＬ１〜ＰＷＬ３、ＰＷＬ５は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。一方、ｎ型ウェルＮＷＬ１は、例えば、リンや砒素などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することにより形成される。具体的に、メモリセル形成領域にｐ型ウェルＰＷＬ１を形成し、低耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ２を形成する。同様に、高耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ３を形成する。さらに、容量素子形成領域のうち第１容量形成領域にｎ型ウェルＮＷＬ１を形成し、容量素子形成領域のうち第２容量形成領域にｐ型ウェルＰＷＬ５を形成する。ｎ型ウェルＮＷＬ１はＭＯＳ容量ＭＯＳ１の下部電極となり、ｐ型ウェルＰＷＬ５はＭＯＳ容量ＭＯＳ２の下部電極となるものである。
【０１６８】
この後、本実施の形態２では、前記実施の形態１と異なり半導体基板１Ｓ内に高濃度半導体領域ＨＳ１、ＨＳ２を形成しない。
【０１６９】
次に、図１４〜図１６と同様の工程を経た後、図３０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、コントロールゲート電極ＣＧに整合してリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域にｎ型半導体領域ＭＶを形成する。この工程は、後述するようにコントロールゲート電極ＣＧの側壁に形成するメモリトランジスタのしきい値を調整するために実施されるものである。このとき、容量素子形成領域においても電極Ｅ１に整合してｎ型半導体領域ＭＶが形成される。ただし、第２容量形成領域にはｎ型半導体領域ＭＶを形成しない。この点は前記実施の形態１と相違する点である。
【０１７０】
続いて、図１８〜図２１と同様の工程を経た後、図３１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、容量素子形成領域のうち第２容量形成領域にｐ型半導体領域ＥＸ３を形成する。具体的には、第２容量形成領域に形成されている電極Ｅ４に整合してｐ型半導体領域ＥＸ３を形成する。本明細書に添付した図面においては、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴとしてｎチャネル型ＭＩＳＦＥＴだけを図示しているが、実際には、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴにｐチャネル型ＭＩＳＦＥＴも含まれている。したがって、このｐチャネル型ＭＩＳＦＥＴのエクステンション領域（ｐ型半導体領域）を形成する工程を利用して、第２容量形成領域にｐ型半導体領域ＥＸ３を形成することができる。
【０１７１】
次に、前記実施の形態１と同様にしてサイドウォールＳＷを形成した後、第２容量形成領域に形成されているサイドウォールＳＷに整合してｐ型半導体領域ＰＳを形成する。この半導体領域ＰＳも、ｐチャネル型ＭＩＳＦＥＴのソース領域やドレイン領域を形成する工程を利用して形成することができる。この後の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態２における半導体装置を形成することができる。具体的には、ＭＯＳ容量ＭＯＳ１の下部電極をｎ型ウェルＮＷＬ１から形成し、ＭＯＳ容量ＭＯＳ２の下部電極をｐ型ウェルＰＷＬ５から形成することができる。本実施の形態２では、前記実施の形態１のように高濃度半導体領域ＨＳ１、ＨＳ２を形成する工程を削減することができるので、製造工程の簡略化を実現できる利点を有する。
【０１７２】
（実施の形態３）
本実施の形態３では、ＭＯＳ容量ＭＯＳ１の下部電極としての濃度の低いｎ型ウェルを使用し、かつ、ＭＯＳ容量ＭＯＳ２の下部電極として濃度の低いｐ型ウェルを使用する点では、前記実施の形態２と同様であるが、それぞれの下部電極から引き出される引き出し領域の構成が前記実施の形態２と相違する。
【０１７３】
図３２は、本実施の形態３における容量素子の接続構成を示す平面図である。図３２の左側に第１容量形成領域が形成され、図３２の右側に第２容量形成領域が形成されている。まず、図３２の左側に形成されている第１容量形成領域には、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ１の下部電極であるｎ型ウェルは見えていないが、このｎ型ウェルと電気的に接続される引き出し領域が図示されている。この引き出し領域は、ｎ型半導体領域ＮＲから形成されている。一方、図３２の右側に形成されている第２容量形成領域には、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ２の下部電極であるｐ型ウェルは見えていないが、このｐ型ウェルと電気的に接続される引き出し領域が図示されている。この引き出し領域は、ｐ型半導体領域ＰＲから形成されている。
【０１７４】
次に、図３２を参照して、第１容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１）と、第２容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２）との間の接続関係について説明する。例えば、第１容量形成領域に形成されているｎ型半導体領域ＮＲと第２容量形成領域に形成されているｐ型半導体領域ＰＲとは、プラグＰＬＧ５ａおよびプラグＰＬＧ５ｂを介して配線Ｌ１ｄで接続されている。また、第１容量形成領域に形成されている電極Ｅ２と第２容量形成領域に形成されている電極Ｅ３とは、プラグＰＬＧ７ａおよびプラグＰＬＧ７ｂを介して配線Ｌ２ｃで接続されている。さらに、第１容量形成領域に形成されている電極Ｅ１と第２容量形成領域に形成されている電極Ｅ４とは、プラグＰＬＧ６ａおよびプラグＰＬＧ６ｂを介して配線Ｌ１ｅで接続されている。
【０１７５】
図３３は、図３２のＡ−Ａ線で切断した断面図である。図３３に示すように、第１容量形成領域には、半導体基板１Ｓ内にｎ型ウェルＮＷＬ１が形成されており、このｎ型ウェルＮＷＬ１がＭＯＳ容量ＭＯＳ１の下部電極となっている。そして、ｎ型ウェルＮＷＬ１と電気的に接続されるように引き出し領域であるｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ５ａを介して配線Ｌ１ｄと接続されている。
【０１７６】
一方、第２容量形成領域には、半導体基板１Ｓ内にｐ型ウェルＰＷＬ５が形成されており、このｐ型ウェルＰＷＬ５がＭＯＳ容量ＭＯＳ２の下部電極となっている。そして、ｐ型ウェルＰＷＬ５と電気的に接続されるように引き出し領域であるｐ型半導体領域ＰＲが形成されている。このｐ型半導体領域ＰＲは層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ５ｂを介して配線Ｌ１ｄと接続されている。
【０１７７】
したがって、第１容量形成領域に形成されているｎ型ウェルＮＷＬ１と第２容量形成領域に形成されているｐ型ウェルＰＷＬ５とは配線Ｌ１ｄによって接続されていることになる。このとき、ｎ型ウェルＮＷＬ１はＭＯＳ容量ＭＯＳ１の下部電極として機能し、ｐ型ウェルＰＷＬ５はＭＯＳ容量ＭＯＳ２の下部電極として機能することから、ＭＯＳ容量ＭＯＳ１の下部電極とＭＯＳ容量ＭＯＳ２の下部電極が配線Ｌ１ｄで電気的に接続されているということになる。
【０１７８】
さらに、図３３に示すように、第１容量形成領域に形成されている電極Ｅ２と第２容量形成領域に形成されている電極Ｅ３とは、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２を貫通するプラグＰＬＧ７ａおよびプラグＰＬＧ７ｂを介して配線Ｌ２ｃで接続されていることがわかる。第１容量形成領域に形成されている電極Ｅ２はポリシリコン容量ＰＩＰ１の上部電極として機能し、第２容量形成領域に形成されている電極Ｅ３はポリシリコン容量ＰＩＰ２の下部電極として機能することから、ポリシリコン容量ＰＩＰ１の上部電極とポリシリコン容量ＰＩＰ２の下部電極とは、プラグＰＬＧ７ａおよびプラグＰＬＧ７ｂを介して配線Ｌ２ｃで接続されているということになる。
【０１７９】
また、本実施の形態３において、プラグＰＬＧ７ａの形成される位置については、上述の前記実施の形態１および前記実施の形態２のプラグＰＬＧ２ａと同様に、電極Ｅ１と電極Ｅ２とが重ならない位置に形成される。また、プラグＰＬＧ６ｂについても同様である。
【０１８０】
以上のようにして第１容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１）と第２容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２）が接続されている。
【０１８１】
このようにして、本実施の形態３における容量素子も図２８に示す等価回路図のように接続されている。したがって、本実施の形態３でも、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続するという第１特徴点により、容量素子を使用した製品不良率を低減することができる。ただし、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続することで構成される直列容量素子の容量値が減少することになるが、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続するという第２特徴点により、単位容量セル当たりの容量値を増加させることができる。すなわち、本実施の形態３による技術的思想によれば、ＭＯＳ容量のピンホール不良に基づく製品不良率を低減することができ、かつ、単位容量セル当たりの容量値を大きくできるという顕著な効果を奏するのである。
【０１８２】
本実施の形態３における容量素子は上記のように構成されており、以下に、その製造方法について説明する。本実施の形態３における容量素子を含む半導体装置の製造方法は前記実施の形態２における半導体装置の製造方法とほぼ同様である。ただし、本実施の形態３では、図３３に示すｎ型半導体領域ＮＲおよびｐ型半導体領域ＰＲを形成する必要がある。例えば、このｎ型半導体領域ＮＲは前記実施の形態１や前記実施の形態２と同様に、メモリセルに形成するｎ型半導体領域ＭＶを形成する工程を利用して形成することもできるし、例えば、低耐圧ＭＩＳＦＥＴの低濃度不純物拡散領域ＥＸ１、高濃度不純物拡散領域Ｓ１、Ｄ１、あるいは、高耐圧ＭＩＳＦＥＴの低濃度不純物拡散領域ＥＸ２、高濃度不純物拡散領域Ｓ２、Ｄ２を形成する工程を利用して形成することもできる。また、ｐ型半導体領域ＰＲは、ｐチャネル型ＭＩＳＦＥＴのソース領域やドレイン領域を形成する工程を利用して形成することができる。このことから、本実施の形態３によれば、引き出し領域となるｎ型半導体領域ＮＲおよびｐ型半導体領域ＰＲを形成する自由度が向上するという利点を有することになる。
【０１８３】
（実施の形態４）
前記実施の形態１〜３では、積層構造の容量素子を、電荷蓄積膜ＥＣに電荷を蓄積する不揮発性メモリと同工程で形成する例を示したが、本実施の形態４では、図３４に示すように、フローティングゲート電極ＦＧに電荷を蓄積する不揮発性メモリと同工程で形成した場合を例示している。
【０１８４】
すなわち、不揮発性メモリのメモリセル形成領域に形成されているメモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上にゲート絶縁膜ＧＯＸ４を介して形成されたフローティングゲート電極ＦＧに電荷が蓄積される。フローティングゲート電極ＦＧ上には、電位障壁膜ＥＶ３を介してコントロールゲート電極ＣＧが形成されている。ここで、ゲート絶縁膜ＧＯＸ４は、例えば、酸化シリコン膜からなる。また、フローティングゲート電極ＦＧは、例えば、ポリシリコン膜（多結晶シリコン膜）からなる。電位障壁膜ＥＶ３は、酸化シリコン膜１２と窒化シリコン膜１３と酸化シリコン膜１４の積層膜（ＯＮＯ膜）からなる。また、コントロールゲート電極ＣＧは、例えば、ポリシリコン膜２０とタングステンシリサイド膜２１などからなる。
【０１８５】
そして、容量形成領域には、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１が形成されている。ＭＯＳ容量ＭＯＳ１は、ｎ型ウェルＮＷＬ１が下部電極とされ、電極Ｅ１が上部電極とされ、ｎ型ウェルＮＷＬ１と電極Ｅ１の間に容量絶縁膜ＣＩ１が形成されている。ポリシリコン容量ＰＩＰ１は、電極Ｅ１が下部電極とされ、電極Ｅ２が上部電極とされ、電極Ｅ１と電極Ｅ２との間に容量絶縁膜ＣＩ２が形成されている。ここで、容量絶縁膜ＣＩ１はゲート絶縁膜ＧＯＸ４と同工程で形成され、電極Ｅ１はフローティングゲート電極ＦＧと同工程で形成されている。さらに、容量絶縁膜ＣＩ２は電位障壁膜ＥＶ３と同工程で形成され、電極Ｅ２はコントロールゲート電極ＣＧと同工程で形成されている。すなわち、容量絶縁膜ＣＩ１はゲート絶縁膜ＧＯＸ４と同じ酸化シリコン膜から形成され、電極Ｅ１はフローティングゲート電極ＦＧと同じポリシリコン膜から形成されている。そして、容量絶縁膜ＣＩ２は電位障壁膜ＥＶ３と同じ酸化シリコン膜１２、窒化シリコン膜１３および酸化シリコン膜１４の積層膜から形成され、電極Ｅ２はコントロールゲート電極ＣＧと同じポリシリコン膜２０とタングステンシリサイド膜２１から形成されている。
【０１８６】
また、本実施の形態４のような不揮発性メモリとしては、ＮＯＲ型、または、ＮＡＮＤ型のフラッシュメモリが挙げられる。
【０１８７】
ここで、本実施の形態４で示した積層構造の容量素子を複数用いて、前記実施の形態１〜３で示した容量素子間の接続関係を実現することで、前記実施の形態１〜３と同様の効果を得ることができる。
【０１８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１８９】
前記実施の形態では、シリサイド膜としてコバルトシリサイド膜を例示したが、例えば、ニッケルシリサイド膜としてもよい。
【０１９０】
また、前記実施の形態では、配線としてアルミニウムを主体とする導体膜を使用した場合を例示したが、銅を主体とする導体膜で形成しても良い。その場合の配線構造は、層間絶縁膜ＩＬ１やＩＬ２に溝を形成し、溝内に銅を主成分とする導体膜を埋め込むようにして形成することができる。
【産業上の利用可能性】
【０１９１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１９２】
【図１】マイコンを形成した半導体チップを示す平面図であり、半導体チップに形成されたそれぞれの素子のレイアウト構成を示した図である。
【図２】メモリセル形成領域に形成されているメモリセル、低耐圧ＭＩＳＦＥＴ形成領域に形成されている低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ形成領域に形成されている高耐圧ＭＩＳＦＥＴ、容量素子形成領域に形成されている容量素子のそれぞれを示す断面図である。
【図３】ＭＯＳ容量に発生するピンホール不良を図示したものである。
【図４】ポリシリコン容量の構成を示す断面図である。
【図５】本発明の実施の形態１における容量素子の構成を示す回路図である。
【図６】図５の等価回路図を示す図である。
【図７】図６に示す等価回路図での容量値を説明するための図である。
【図８】実施の形態１における容量素子のレイアウト構成を示す平面図である。
【図９】図８のＡ−Ａ線で切断した断面図である。
【図１０】図８のＢ−Ｂ線で切断した断面図である。
【図１１】下部電極を基準にして上部電極に印加する相対的な電圧と容量値との関係を示すグラフである。
【図１２】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２における容量素子のレイアウト構成を示す平面図である。
【図２６】図２５のＡ−Ａ線で切断した断面図である。
【図２７】図２５のＢ−Ｂ線で切断した断面図である。
【図２８】実施の形態２における容量素子の接続関係を示す等価回路図である。
【図２９】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態３における容量素子のレイアウト構成を示す平面図である。
【図３３】図３２のＡ−Ａ線で切断した断面図である。
【図３４】実施の形態４における不揮発性メモリと容量素子を示す断面図である。
【符号の説明】
【０１９３】
１ ＣＰＵ
１Ｓ 半導体基板
２ ＲＡＭ
３ アナログ回路
４ フラッシュメモリ
１０ 絶縁膜
１１ ポリシリコン膜
１２ 酸化シリコン膜
１３ 窒化シリコン膜
１４ 酸化シリコン膜
１５ ポリシリコン膜
２０ ポリシリコン膜
２１ タングステンシリサイド膜
ＣＧ コントロールゲート電極
ＣＨＰ 半導体チップ
ＣＩ１ 容量絶縁膜
ＣＩ３ 容量絶縁膜
Ｄ１ 高濃度不純物拡散領域
Ｄ２ 高濃度不純物拡散領域
Ｄ３ 高濃度不純物拡散領域
Ｅ１ 電極
Ｅ２ 電極
Ｅ３ 電極
Ｅ４ 電極
ＥＣ 電荷蓄積膜
ＥＶ１ 電位障壁膜
ＥＶ２ 電位障壁膜
ＥＶ３ 電位障壁膜
ＥＸ１ 低濃度不純物拡散領域
ＥＸ２ 低濃度不純物拡散領域
ＥＸ３ ｐ型半導体領域
ＦＧ フローティングゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＧＯＸ３ ゲート絶縁膜
ＧＯＸ４ ゲート絶縁膜
ＨＳ１ 高濃度半導体領域
ＨＳ２ 高濃度半導体領域
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
Ｌ１ 配線
Ｌ１ａ 配線
Ｌ１ｂ 配線
Ｌ１ｃ 配線
Ｌ１ｄ 配線
Ｌ１ｅ 配線
Ｌ２ａ 配線
Ｌ２ｂ 配線
Ｌ２ｃ 配線
ＭＯＳ１ ＭＯＳ容量
ＭＯＳ２ ＭＯＳ容量
ＭＤ 低濃度不純物拡散領域
ＭＧ メモリゲート電極
ＭＳ 低濃度不純物拡散領域
ＭＶ ｎ型半導体領域
ＮＩＳＯ ウェル分離領域
ＮＲ ｎ型半導体領域
ＮＷＬ１ ｎ型ウェル
ＰＩＰ１ ポリシリコン容量
ＰＩＰ２ ポリシリコン容量
ＰＤ パッド
ＰＨ ピンホール
ＰＬＧ プラグ
ＰＬＧ１ａ プラグ
ＰＬＧ１ｂ プラグ
ＰＬＧ２ａ プラグ
ＰＬＧ２ｂ プラグ
ＰＬＧ３ａ プラグ
ＰＬＧ３ｂ プラグ
ＰＬＧ４ａ プラグ
ＰＬＧ４ｂ プラグ
ＰＬＧ５ａ プラグ
ＰＬＧ５ｂ プラグ
ＰＬＧ６ａ プラグ
ＰＬＧ６ｂ プラグ
ＰＬＧ７ａ プラグ
ＰＬＧ７ｂ プラグ
ＰＲ ｐ型半導体領域
ＰＳ ｐ型半導体領域
ＰＷＬ１ ｐ型ウェル
ＰＷＬ２ ｐ型ウェル
ＰＷＬ３ ｐ型ウェル
ＰＷＬ４ ｐ型ウェル
ＰＷＬ５ ｐ型ウェル
Ｓ１ 高濃度不純物拡散領域
Ｓ２ 高濃度不純物拡散領域
Ｓ３ 高濃度不純物拡散領域
ＳＬ コバルトシリサイド膜
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、複数の容量素子を含む半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−６００４２号公報（特許文献１）には、半導体基板上に積層して容量素子（キャパシタ）を形成する技術が形成されている。具体的には、半導体基板内に形成されたウェル（第１の電極）と絶縁膜を介してウェル上に形成されたポリシリコン膜よりなる第２の電極を備えるＭＯＳ（Metal Oxide Semiconductor）容量と、第２の電極と第２の電極上に絶縁膜を介して形成されたポリシリコン膜からなる第３の電極とを備えるＰＩＰ（Polysilicon Insulator Polysilicon）容量が積層して形成されている構造が開示されている。
【特許文献１】特開２００３−６００４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来から集積回路の受動素子として機能する容量素子を半導体基板に形成することが行なわれている。このとき、単位面積当たりの容量を増加させるため、複数の容量素子を半導体基板に積層して形成することがある。複数の容量素子を半導体基板に積層して形成することは、例えば、ＭＯＳ容量とＰＩＰ容量を積層することにより行なわれる。
【０００４】
ＭＯＳ容量とは、半導体基板内に形成されたウェル（半導体領域）を下部電極とし、絶縁膜を介してウェル上に形成されたポリシリコン膜を上部電極とする容量素子である。そして、ＰＩＰ容量とは、下部電極と上部電極の両電極をポリシリコン膜から形成する容量素子であり、例えば、ポリシリコン膜よりなる下部電極上に絶縁膜を介してポリシリコン膜よりなる上部電極を形成することにより実現される。したがって、半導体基板にＭＯＳ容量を形成し、このＭＯＳ容量上にＰＩＰ容量を形成することにより、複数の容量素子を半導体基板に積層して形成することができる。
【０００５】
このように積層して形成されるＭＯＳ容量とＰＩＰ容量であるが、特に、下層に形成されるＭＯＳ容量では、上部電極と下部電極の間に形成される容量絶縁膜にピンホール不良が発生しやすいことがわかっている。容量絶縁膜にピンホール不良が発生すると、上部電極と下部電極に電位差を印加したとき、ピンホール不良を介して上部電極と下部電極が導通して容量素子として機能しなくなる事態が生じる。つまり、容量絶縁膜にピンホール不良が発生すると、ＭＯＳ容量を構成する上部電極と下部電極との耐圧不良が問題となる。
【０００６】
そこで、製品を出荷する前に予めピンホール不良の存在するＭＯＳ容量を選別するために、スクリーニングという信頼性試験が行なわれている。このスクリーニングとは、一定の規格や基準に照らして良品と不良品を選び分けるものであり、完成品に潜在的に残っている様々な不良を非破壊的な検査によって顕在化させるものである。このように、スクリーニングは、製品の初期故障率を低減することに有効な手段である。
【０００７】
具体的に、例えば、ＭＯＳ容量に対しては、市場不良率を１ｐｐｍ以下にするため、ＭＯＳ容量の上部電極と下部電極の間に４．５Ｖの電圧を印加し、この印加した状態を１６時間継続するスクリーニングが行なわれている。したがって、上述した条件のスクリーニングをＭＯＳ容量に対して実施すれば、ピンホール不良を有するＭＯＳ容量が選別され、市場不良率を１ｐｐｍ以下にすることができる。
【０００８】
このときのスクリーニングでは、ＭＯＳ容量に４．５Ｖの電圧を印加しているが、すべてのＭＯＳ容量に４．５Ｖの電圧を印加してスクリーニングを実施することはできない。例えば、ＭＯＳ容量は集積回路の受動素子として機能するが、集積回路には様々な電源電圧で動作する回路が存在する。例えば、電源電圧が４．５Ｖ以上の高電圧回路に使用するＭＯＳ容量では、ＭＯＳ容量を含む高電圧回路に４．５Ｖ以上の電圧が印加されることを想定していることから、スクリーニングで４．５Ｖの電圧をＭＯＳ容量（高電圧回路）に印加しても問題はない。これに対し、例えば、電源電圧が１．５Ｖのような低電圧回路にＭＯＳ容量を使用する場合、基本的に、ＭＯＳ容量を含む低電圧回路には電源電圧以下の電圧しか印加されないことが想定されている。したがって、低電圧回路に使用されるＭＯＳ容量のスクリーニングとして、電源電圧よりも高い電圧を印加すると、低電圧回路が破壊されてしまうおそれがある。このようにＭＯＳ容量は、様々な電圧で駆動する回路で使用されるので、スクリーニングに使用する電圧を一律に規定することはできない。
【０００９】
例えば、電源電圧が１．５Ｖのような低電圧回路に使用されているＭＯＳ容量に対して、スクリーニングを実施する場合には、スクリーニングで低電圧回路に印加する電圧を１．５Ｖ以下にしなくてはならない。この場合、市場不良率を１ｐｐｍ以下にするためには、長時間のスクリーニングが必要となる。つまり、電圧が１．５Ｖ以下で実施するスクリーニングにおいて、電圧が４．５Ｖで１６時間印加するスクリーニングと同様の選別効果を得るためにはかなりの時間が必要となり現実的ではない。だからといって、電圧の印加時間を短縮すると、スクリーニング不足となり、ピンホール不良の存在するＭＯＳ容量を充分に選別することができなくなる。
【００１０】
本発明の目的は、スクリーニングを実施しなくてもＭＯＳ容量の不良率を低減できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
代表的な実施の形態による半導体装置は、第１容量形成領域と第２容量形成領域とを半導体基板に有する。前記第１容量形成領域には、（ａ１）前記半導体基板に形成された第１半導体領域を含む第１下部電極と、（ａ２）前記半導体基板上に形成された第１容量絶縁膜と、（ａ３）前記第１容量絶縁膜上に形成された第１導体膜からなる第１上部電極とを備える第１容量素子が形成されている。さらに、前記第１容量形成領域には、（ｂ１）前記第１導体膜からなる第２下部電極と、（ｂ２）前記第１導体膜上に形成された第２容量絶縁膜と、（ｂ３）前記第２容量絶縁膜上に形成された第２導体膜からなる第２上部電極とを備える第２容量素子が形成されている。一方、前記第２容量形成領域には、（ｃ１）前記半導体基板に形成された第２半導体領域を含む第３下部電極と、（ｃ２）前記半導体基板上に形成された第３容量絶縁膜と、（ｃ３）前記第１容量絶縁膜上に形成された第１導体膜からなる第３上部電極とを備える第３容量素子が形成されている。そして、さらに、前記第２容量形成領域には、（ｄ１）前記第１導体膜からなる第４下部電極と、（ｄ２）前記第１導体膜上に形成された第４容量絶縁膜と、（ｄ３）前記第２容量絶縁膜上に形成された第２導体膜からなる第４上部電極とを備える第４容量素子が形成されている。
【００１４】
ここで、前記第１容量素子と前記第３容量素子は直列接続されて直列容量素子を形成するとともに、前記直列容量素子と前記第２容量素子とは並列接続され、かつ、前記直列容量素子と前記第４容量素子も並列接続されていることを特徴とするものである。
【００１５】
また、代表的な実施の形態による半導体装置の製造方法は、第１容量形成領域と第２容量形成領域とメモリセル形成領域とを有する半導体基板上に半導体装置を製造する方法に関するものである。この方法は、（ａ）前記第１容量形成領域の前記半導体基板内に第１半導体領域を形成し、かつ、前記第２容量形成領域の前記半導体基板内に第２半導体領域を形成することにより、前記第１容量形成領域では前記第１半導体領域からなる第１下部電極を形成し、かつ、前記第２容量形成領域では前記第２半導体領域からなる第３下部電極を形成する工程とを備える。続いて、（ｂ）前記（ａ）工程後、前記第１容量形成領域と前記第２容量形成領域と前記メモリセル形成領域の前記半導体基板上に第１絶縁膜を形成することにより、前記メモリセル形成領域では前記第１絶縁膜よりなるゲート絶縁膜を形成するとともに、前記第１容量形成領域では前記第１絶縁膜よりなる第１容量絶縁膜を形成し、かつ、前記第２容量形成領域では前記第１絶縁膜よりなる第３容量絶縁膜を形成する工程とを備える。次に、（ｃ）前記（ｂ）工程後、前記第１絶縁膜上に第１導体膜を形成する工程と、（ｄ）前記（ｃ）工程後、前記第１導体膜をパターニングすることにより、前記メモリセル形成領域にコントロールゲート電極を形成するとともに、前記第１容量形成領域に第１上部電極を形成し、かつ、前記第２容量形成領域に第３上部電極を形成する工程とを備える。そして、（ｅ）前記（ｄ）工程後、前記第１容量形成領域と前記第２容量形成領域と前記メモリセル形成領域を含む半導体基板上に積層絶縁膜を形成することにより、前記メモリセル形成領域では前記積層絶縁膜からなる第１電位障壁膜と電荷蓄積膜と第２電位障壁膜を形成するとともに、前記第１容量形成領域では前記積層絶縁膜よりなる第２容量絶縁膜を形成し、かつ、前記第２容量形成領域では前記積層絶縁膜よりなる第４容量絶縁膜を形成する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記積層絶縁膜上に第２導体膜を形成する工程と、（ｇ）前記（ｆ）工程後、前記第２導体膜をパターニングすることにより、前記メモリセル形成領域では前記コントロールゲート電極の両側の側壁に前記第２導体膜を残すとともに、前記第１容量形成領域では前記第２容量絶縁膜上に前記第２導体膜からなる第２上部電極を形成し、かつ、前記第２容量形成領域では前記第４容量絶縁膜上に前記第２導体膜からなる第４上部電極を形成する工程とを備える。続いて、（ｈ）前記（ｇ）工程後、前記メモリセル形成領域では前記コントロールゲート電極の片側の側壁にだけ前記第２導体膜を残すことにより、前記第２導体膜からなるメモリゲート電極を形成する工程と、（ｉ）前記（ｈ）工程後、前記半導体基板上に層間絶縁膜を介して複数の配線を形成する工程とを備える。
【００１６】
ここで、前記第１下部電極と前記第１容量絶縁膜と前記第１上部電極からなる第１容量素子と、前記第３下部電極と前記第３容量絶縁膜と前記第３上部電極からなる第３容量素子とを前記複数の配線を用いて直列接続することにより直列容量素子を形成する。そして、前記第１上部電極を第２下部電極とし、この前記第２下部電極と前記第２容量絶縁膜と前記第２上部電極からなる第２容量素子と前記直列容量素子とを前記複数の配線を用いて並列接続する。同様に、前記第３上部電極を第４下部電極とし、この前記第４下部電極と前記第４容量絶縁膜と前記第４上部電極からなる第４容量素子と前記直列容量素子も前記複数の配線を用いて並列接続することを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
スクリーニングを実施しなくてもＭＯＳ容量の不良率を低減できる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
図１は、例えば、マイコンを形成した半導体チップ（半導体基板）ＣＨＰを示す平面図であり、半導体チップＣＨＰに形成されたそれぞれの素子のレイアウト構成を示した図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３およびフラッシュメモリ４を有している。そして、半導体チップの周辺部には、これらの回路と外部回路とを接続するための入出力用外部端子であるパッドＰＤが形成されている。
【００２５】
ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００２６】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ２も動作の高速性が要求されるため、ＲＡＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち、低耐圧ＭＩＳＦＥＴで形成される。
【００２７】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路３は、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧のＭＩＳＦＥＴが使用される。
【００２８】
フラッシュメモリ４は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このフラッシュメモリ４のメモリセルには、メモリセル選択用のＭＩＳＦＥＴと、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型ＦＥＴから構成される。フラッシュメモリの書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。なお、ホットエレクトロン注入と、ホットホール注入とを逆にしてもよいのは勿論である。
【００２９】
上述したようなフラッシュメモリ４を動作させるために、半導体チップＣＨＰには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、上述したＣＰＵ１、ＲＡＭ２の周辺回路およびアナログ回路３にも高精度の容量素子が必要とされる。したがって、半導体チップＣＨＰには、上述したフラッシュメモリ４のメモリセルやＭＩＳＦＥＴの他に容量素子も形成されている。
【００３０】
次に、フラッシュメモリ４のメモリセル形成領域に形成されているメモリセル、低耐圧ＭＩＳＦＥＴ形成領域に形成されている低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ形成領域に形成されている高耐圧ＭＩＳＦＥＴおよび容量素子形成領域に形成されている容量素子の構成について説明する。
【００３１】
図２は、メモリセル形成領域に形成されているメモリセル、低耐圧ＭＩＳＦＥＴ形成領域に形成されている低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ形成領域に形成されている高耐圧ＭＩＳＦＥＴ、容量素子形成領域に形成されている容量素子のそれぞれを示す断面図である。
【００３２】
まず、フラッシュメモリのメモリセルの構造について説明する。図２に示すように、メモリセル形成領域において、半導体基板１Ｓ上にｎ型半導体領域からなるウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ１が形成されている。そして、このｐ型ウェルＰＷＬ１上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。始めに、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上に形成されたゲート絶縁膜（第１ゲート絶縁膜）ＧＯＸ１を有しており、このゲート絶縁膜ＧＯＸ１上にコントロールゲート電極（制御電極）ＣＧが形成されている。ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧは、例えば、ポリシリコン膜とポリシリコン膜上に形成されているコバルトシリサイド膜から形成されている。コバルトシリサイド膜は、コントロールゲート電極ＣＧの低抵抗化のために形成されている。このコントロールゲート電極ＣＧは、メモリセルを選択する機能を有している。つまり、コントロールゲート電極ＣＧによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００３３】
次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極ＣＧの片側の側壁には絶縁膜からなる積層膜を介してメモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜とポリシリコン膜上に形成されているコバルトシリサイド膜から形成されている。コバルトシリサイド膜は、メモリゲート電極ＭＧの低抵抗化のために形成されている。
【００３４】
コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間およびメモリゲート電極ＭＧと半導体基板１Ｓとの間には、積層膜が形成されている。この積層膜は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＶ１と、電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＶ２から構成されている。電位障壁膜ＥＶ１は、例えば、酸化シリコン膜から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる電位障壁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１Ｓから電位障壁膜ＥＶ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに正孔を注入したりして情報の記憶や消去を行なうため、電位障壁膜ＥＶ１は、トンネル絶縁膜として機能する。
【００３５】
そして、この電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００３６】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００３７】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む電位障壁膜ＥＶ１あるいは電位障壁膜ＥＶ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００３８】
そこで、電荷蓄積膜ＥＣとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く電位障壁膜ＥＶ１や電位障壁膜ＥＶ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００３９】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。
【００４０】
次に、コントロールゲート電極ＣＧの側壁のうち、一方の片側にはメモリゲート電極ＭＧが形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォールＳＷが形成されている。同様に、メモリゲート電極ＭＧの側壁のうち、一方の片側にはコントロールゲート電極ＣＧが形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォールＳＷが形成されている。
【００４１】
半導体基板１Ｓ内には、コントロールゲート電極ＣＧに整合してｎ型半導体領域ＭＶが形成されており、さらに、サイドウォールＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＭＳ、ＭＤが形成されており、この一対の浅い低濃度不純物拡散領域ＭＳ、ＭＤに接する外側の領域に一対の深い高濃度不純物拡散領域Ｓ１、Ｄ１が形成されている。この深い高濃度不純物拡散領域Ｓ１、Ｄ１もｎ型半導体領域であり、高濃度不純物拡散領域Ｓ１、Ｄ１の表面にはコバルトシリサイド膜ＳＬが形成されている。一対の低濃度不純物拡散領域ＭＳ、ＭＤと一対の高濃度不純物拡散領域Ｓ１、Ｄ１によって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域ＭＳ、ＭＤと高濃度不純物拡散領域Ｓ１、Ｄ１で形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜ＧＯＸ１およびゲート絶縁膜ＧＯＸ１上に形成されたコントロールゲート電極ＣＧおよび上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２からなる積層膜とこの積層膜上に形成されているメモリゲート電極ＭＧ、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
【００４２】
続いて、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＳＬに達するコンタクトホールが形成されている。コンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、層間絶縁膜ＩＬ１上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグＰＬＧが電気的に接続されている。配線Ｌ１は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００４３】
本実施の形態１におけるメモリセルは上記のように構成されており、以下に、メモリセルの動作について説明する。ここで、コントロールゲート電極ＣＧに印加する電圧をＶｃｇ、メモリゲート電極ＭＧに印加する電圧をＶｍｇとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）に印加する電圧をＶｂとしている。電荷蓄積膜である窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。
【００４４】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを６Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１２Ｖ、コントロールゲート電極ＣＧに印加する電圧Ｖｃｇを１．５Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極ＣＧを有する選択トランジスタのしきい値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェルＰＷＬ１（半導体基板１Ｓ）に印加される電圧Ｖｂは０Ｖである。
【００４５】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域とドレイン領域との間）で加速されてホットエレクトロンになる。そして、メモリゲート電極ＭＧに印加した正電圧（Ｖｍｇ＝１２Ｖ）による垂直方向電界で、メモリゲート電極ＭＧ下の窒化シリコン膜（電荷蓄積膜ＥＣ）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【００４６】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極ＣＧに印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域は０Ｖを印加する。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極ＭＧに印加された負電圧に引き寄せられ、窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００４７】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１．５Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極ＣＧに印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極ＭＧに印加する電圧ＶｍｇをＶｄｄ（１．５Ｖ）とし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとして、書込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
【００４８】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルに流れる電流の有無を検出する。例えば、メモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルは消去状態にあると判断できる。一方、メモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【００４９】
次に、低耐圧ＭＩＳＦＥＴ形成領域に形成されている低耐圧ＭＩＳＦＥＴの構成について説明する。この低耐圧ＭＩＳＦＥＴは、例えば、電源電圧が１．５Ｖと比較的小さな電圧で駆動できるＭＩＳＦＥＴであり、図１に示すＣＰＵ１やＲＡＭ２に使用される。
【００５０】
まず、図２に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷＬ２が形成されている。このｐ型ウェルＰＷＬ２上には、ゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成されている。低耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２は、後述する高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３よりも薄く形成されており、ゲート電極Ｇ２に印加される駆動電圧が低くても動作できるようになっている。低耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２の膜厚は、例えば、７ｎｍ程度である。ゲート電極Ｇ２は、例えば、ポリシリコン膜とコバルトシリサイド膜の積層膜から形成されており、コバルトシリサイド膜はゲート電極Ｇ２の低抵抗化のために形成されるものである。
【００５１】
ゲート電極Ｇ２の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ内には低濃度不純物拡散領域ＥＸ１が形成されている。この低濃度不純物拡散領域ＥＸ１はｎ型半導体領域である。低濃度不純物拡散領域ＥＸ１の外側には高濃度不純物拡散領域Ｓ２、Ｄ２が形成されている。この高濃度不純物拡散領域Ｓ２、Ｄ２もｎ型半導体領域であり、この高濃度不純物拡散領域Ｓ２、Ｄ２の表面には低抵抗化のためのコバルトシリサイド膜ＳＬが形成されている。このように低耐圧ＭＩＳＦＥＴにおいても、低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域Ｓ２によりソース領域が形成され、低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域Ｄ２によりドレイン領域が形成される。
【００５２】
このようにして、低耐圧ＭＩＳＦＥＴが構成されている。低耐圧ＭＩＳＦＥＴの特徴は、ゲート絶縁膜ＧＯＸ２の膜厚が薄膜化されていることやゲート電極Ｇ２のゲート長（チャネル形成方向の長さ）が短くなっていることにある。そして、ソース領域およびドレイン領域の深さが浅くなっている。このような構成を低耐圧ＭＩＳＦＥＴで採用することにより、低駆動電源であっても電流駆動力が高く高速に動作するＭＩＳＦＥＴとすることができる。
【００５３】
続いて、低耐圧ＭＩＳＦＥＴと接続する配線構造について説明する。低耐圧ＭＩＳＦＥＴ上には、メモリセルを覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＳＬに達するコンタクトホールが形成されている。コンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、層間絶縁膜ＩＬ１上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグＰＬＧが電気的に接続されている。配線Ｌ１は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００５４】
次に、高耐圧ＭＩＳＦＥＴ形成領域に形成されている高耐圧ＭＩＳＦＥＴの構成について説明する。この高耐圧ＭＩＳＦＥＴは、例えば、電源電圧が５Ｖと比較的大きな電圧で駆動するＭＩＳＦＥＴであり、図１に示すアナログ回路３やフラッシュメモリ４の周辺回路（例えば、昇圧回路）に使用される。
【００５５】
まず、図２に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷＬ３が形成されている。このｐ型ウェルＰＷＬ３上には、ゲート絶縁膜ＧＯＸ３が形成されており、このゲート絶縁膜ＧＯＸ３上にゲート電極Ｇ３が形成されている。ゲート絶縁膜ＧＯＸ３は、例えば、酸化シリコン膜から形成されている。高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３は、上述した低耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２よりも厚く形成されており、ゲート電極Ｇ３に印加される駆動電圧が高くても耐圧を確保できるようになっている。高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３の膜厚は、例えば、１４ｎｍ程度である。ゲート電極Ｇ３は、例えば、ポリシリコン膜とコバルトシリサイド膜の積層膜から形成されており、コバルトシリサイド膜はゲート電極Ｇ３の低抵抗化のために形成されるものである。
【００５６】
ゲート電極Ｇ３の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ内には低濃度不純物拡散領域ＥＸ２が形成されている。この低濃度不純物拡散領域ＥＸ２はｎ型半導体領域である。低濃度不純物拡散領域ＥＸ２の外側には高濃度不純物拡散領域Ｓ３、Ｄ３が形成されている。この高濃度不純物拡散領域Ｓ３、Ｄ３もｎ型半導体領域であり、この高濃度不純物拡散領域Ｓ３、Ｄ３の表面には低抵抗化のためのコバルトシリサイド膜ＳＬが形成されている。このように高耐圧ＭＩＳＦＥＴにおいても、低濃度不純物拡散領域ＥＸ２と高濃度不純物拡散領域Ｓ３によりソース領域が形成され、低濃度不純物拡散領域ＥＸ２と高濃度不純物拡散領域Ｄ３によりドレイン領域が形成される。
【００５７】
このようにして、高耐圧ＭＩＳＦＥＴが構成されている。高耐圧ＭＩＳＦＥＴの特徴は、ゲート絶縁膜ＧＯＸ３の膜厚が厚膜化されていることやゲート電極Ｇ３のゲート長（チャネル形成方向の長さ）が長くなっていることにある。そして、ソース領域およびドレイン領域の深さも低耐圧ＭＩＳＦＥＴよりも深くなっている。このような構成を高耐圧ＭＩＳＦＥＴで採用することにより、高駆動電源であっても耐圧を確保することができる。
【００５８】
続いて、高耐圧ＭＩＳＦＥＴと接続する配線構造について説明する。高耐圧ＭＩＳＦＥＴ上には、メモリセルを覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＳＬに達するコンタクトホールが形成されている。コンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、層間絶縁膜ＩＬ１上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグＰＬＧが電気的に接続されている。配線Ｌ１は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００５９】
次に、容量素子形成領域に形成されている容量素子の構成について説明する。この容量素子は、例えば、ＣＰＵ１やＲＡＭ２の周辺回路などの低電圧回路や、フラッシュメモリ４の周辺回路（例えば、昇圧回路）やアナログ回路３などの高電圧回路に使用される。つまり、本実施の形態１における容量素子は、高耐圧ＭＩＳＦＥＴと組み合わせて高電圧回路に使用されるだけでなく、低耐圧ＭＩＳＦＥＴと組み合わせて低電圧回路にも使用される。
【００６０】
まず、図２に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬ４が形成されている。ｐ型ウェルＰＷＬ４の表面にはｎ＋＋型半導体領域よりなる高濃度半導体領域ＨＳ１が形成されている。そして、高濃度半導体領域ＨＳ１を挟むようにｎ型半導体領域ＭＶが形成されている。
【００６１】
高濃度半導体領域ＨＳ１上には、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩ１が形成されており、この容量絶縁膜ＣＩ１上に電極Ｅ１が形成されている。電極Ｅ１は、例えば、ポリシリコン膜から形成される。このようにして、半導体基板１ＳにＭＯＳ容量ＭＯＳ１が形成される。つまり、ＭＯＳ容量ＭＯＳ１は、高濃度半導体領域ＨＳ１を下部電極とし、かつ、電極Ｅ１を上部電極とする容量素子である。
【００６２】
続いて、本実施の形態１における容量素子は、ＭＯＳ容量ＭＯＳ１上にポリシリコン容量ＰＩＰ１が形成されている。具体的に、ポリシリコン容量ＰＩＰ１は、上述した電極Ｅ１を下部電極としている。そして、電極Ｅ１を覆うように容量絶縁膜ＣＩ２が形成され、この容量絶縁膜ＣＩ２上に電極Ｅ２が形成されている。このように構成されているポリシリコン容量ＰＩＰ１は、電極Ｅ２を上部電極としている。電極Ｅ２は、ポリシリコン膜を主体とし、このポリシリコン膜の表面にコバルトシリサイド膜が形成されている。なお、電極Ｅ２の段差部には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成される。
【００６３】
本実施の形態１では、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１とを積層した構造をしているが、このようにＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１とを積層構造とすることにより、単位面積に占める容量値を大きくすることができる。つまり、半導体基板１Ｓ上に積層して容量素子を配置することで、半導体基板１Ｓ上に単層で容量素子を配置する場合に比べて容量値を大きくすることができるのである。以上のことから、本実施の形態１では、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１とを積層している。
【００６４】
次に、本実施の形態１における容量素子と接続する配線構造について説明する。図２に示すように、高濃度半導体領域ＨＳ１の外側に形成されているｎ型半導体領域ＭＶがＭＯＳ容量ＭＯＳ１の外側に引き出されて層間絶縁膜ＩＬ１に形成されているプラグＰＬＧ４と接続されている。プラグＰＬＧ４と接続するｎ型半導体領域ＭＶの表面にはコバルトシリサイド膜ＳＬが形成されている。そして、プラグＰＬＧ４を形成した層間絶縁膜ＩＬ１上には配線Ｌ１ａが形成されており、プラグＰＬＧ４と配線Ｌ１ａが電気的に接続されている。一方、ポリシリコン容量ＰＩＰ１の上部電極Ｅ２には層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ２が形成されており、このプラグＰＬＧ２によってポリシリコン容量ＰＩＰ１の上部電極Ｅ２と配線Ｌ１ｂが電気的に接続されている。
【００６５】
プラグＰＬＧ２やプラグＰＬＧ４は、コンタクトホールにチタン／窒化チタン膜とタングステン膜を埋め込むことにより形成され、配線Ｌ１ａや配線Ｌ１ｂはチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００６６】
以上のようにして、半導体基板１Ｓ上に、メモリセル、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび容量素子が形成されている。本実施の形態１では、例えば、これらの素子を１つの製造工程で形成するので、それぞれの素子を構成する構成要素は共通する部材から形成される。具体的には、メモリセルのゲート絶縁膜ＧＯＸ１と、低耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２と、高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３と、ＭＯＳ容量ＭＯＳ１の容量絶縁膜ＣＩ１とは、同じ酸化シリコン膜から形成されている。そして、メモリセルのコントロールゲート電極ＣＧと、低耐圧ＭＩＳＦＥＴのゲート電極Ｇ２と、高耐圧ＭＩＳＦＥＴのゲート電極Ｇ３と、ＭＯＳ容量ＭＯＳ１の上部電極である電極Ｅ１とは、同じポリシリコン膜から形成される。さらに、メモリセルの電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を構成する積層膜は、ポリシリコン容量ＰＩＰ１の容量絶縁膜ＣＩ２と同様の膜で形成される。つまり、メモリセルを構成する積層膜とポリシリコン容量ＰＩＰ１を構成する容量絶縁膜ＣＩ２は、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の積層膜から構成される。また、メモリセルのメモリゲート電極ＭＧと、ポリシリコン容量ＰＩＰ１の上部電極となる電極Ｅ２とは、同じポリシリコン膜より構成される。
【００６７】
本実施の形態１では、容量素子について着目し、この容量素子の不良率の低減を図ることを目的としている。以下では、容量素子の不良率を低下させる原因について説明する。容量素子は、上述したようにＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造をしているが、特に、ＭＯＳ容量ＭＯＳ１のピンホール不良が問題となる。
【００６８】
図３は、ＭＯＳ容量ＭＯＳ１に発生するピンホール不良を図示したものである。図３に示すように、ＭＯＳ容量ＭＯＳ１は、ｐ型ウェルＰＷＬ４の表面に形成された高濃度半導体領域ＨＳ１を下部電極とし、この下部電極上に容量絶縁膜ＣＩ１を介して上部電極となる電極Ｅ１が形成された構造をしている。このとき、容量絶縁膜ＣＩ１は、例えば、酸化シリコン膜から形成される。図３に示すように、例えば、製造工程の条件（酸化シリコン膜の成膜条件など）により酸化シリコン膜からなる容量絶縁膜ＣＩ１にピンホールＰＨが発生する場合がある。この場合、ピンホールＰＨでは酸化シリコン膜が除去されていることから、高濃度半導体領域ＨＳ１（下部電極）と電極Ｅ１（上部電極）との間の耐圧が低下する問題が生じる。つまり、容量絶縁膜ＣＩ１が正常に形成されていれば、高濃度半導体領域ＨＳ１と電極Ｅ１との間には絶縁材料が介在することから耐圧異常は生じないが、容量絶縁膜ＣＩ１にピンホールＰＨが発生すると、ピンホールＰＨでは絶縁材料が介在しなくなり高濃度半導体領域ＨＳ１と電極Ｅ１との間の耐圧が低下するのである。さらには、電極Ｅ１がピンホールＰＨに入り込み、高濃度半導体領域ＨＳ１と電極Ｅ１が導通（ショート不良）するおそれもある。すると、上部電極と下部電極が電気的に接続されてしまい容量素子として機能しなくなる。したがって、ＭＯＳ容量ＭＯＳ１で容量絶縁膜ＣＩ１にピンホールＰＨが形成されているものを製品として出荷すると、製品不良の原因となるので、予め選別して除去する必要があることがわかる。
【００６９】
ここでは、ＭＯＳ容量ＭＯＳ１のピンホール不良について説明しているが、ポリシリコン容量ＰＩＰ１でも同様にピンホール不良が問題となると考えられる。ところが、ポリシリコン容量ＰＩＰ１ではピンホール不良はそれほど問題として顕在化しないことについて説明する。
【００７０】
図４は、ポリシリコン容量ＰＩＰ１の構成を示す断面図である。図４に示すように、ポリシリコン容量ＰＩＰ１には、下部電極である電極Ｅ１を覆うように容量絶縁膜ＣＩ２が形成されており、この容量絶縁膜ＣＩ２上に上部電極となる電極Ｅ２が形成されている。このとき、電極Ｅ１および電極Ｅ２はポリシリコン膜から形成されている。以上のように構成されているポリシリコン容量ＰＩＰ１でも、容量絶縁膜ＣＩ２を介して、電極Ｅ１と電極Ｅ２が形成されていることから、容量絶縁膜ＣＩ２にピンホールＰＨが発生すると、電極Ｅ１と電極Ｅ２間の耐圧が低下するのではないかと考えられる。しかし、ポリシリコン容量ＰＩＰ１の容量絶縁膜ＣＩ２は、酸化シリコン膜１２と窒化シリコン膜１３と酸化シリコン膜１４の積層膜から構成されている。このため、図４に示すように、例えば、酸化シリコン膜１４にピンホールＰＨが発生しても、酸化シリコン膜１４の下層には膜質の異なる窒化シリコン膜１３が形成されていることから、ピンホールＰＨが窒化シリコン膜１３を貫通するように形成されることはほとんどないのである。つまり、ポリシリコン容量ＰＩＰ１を構成する容量絶縁膜ＣＩ２は膜質の異なる積層膜から構成されているので、この積層膜を貫通するピンホールＰＨは形成されにくいのである。特に、酸化シリコン膜１４と窒化シリコン膜１３はエッチング特性も異なることから、たとえ酸化シリコン膜１４にピンホールＰＨが発生しても、同じ位置の窒化シリコン膜１３にもピンホールが発生することはほとんどないと考えられる。
【００７１】
ピンホールＰＨが容量絶縁膜ＣＩ２を貫通するように形成される場合には、電極Ｅ１と電極Ｅ２との間の耐圧が低下するが、図４に示すように、ピンホールＰＨが形成されてもピンホールＰＨが容量絶縁膜ＣＩ２を貫通しなければ電極Ｅ１と電極Ｅ２の耐圧は確保できるのである。以上の理由により、酸化シリコン膜と窒化シリコン膜という膜質の異なる積層膜から容量絶縁膜ＣＩ２を形成しているポリシリコン容量ＰＩＰ１では、ピンホール不良が耐圧不良の問題として顕在化しないのである。これに対し、ＭＯＳ容量ＭＯＳ１では、容量絶縁膜ＣＩ１を単層膜から形成しているので、容量絶縁膜ＣＩ１を貫通するピンホールＰＨが形成されやすく、容量絶縁膜ＣＩ１を貫通して形成されるピンホールＰＨによって上部電極と下部電極との耐圧不良が顕在化するのである。したがって、本実施の形態１における容量素子は、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造としているが、特に、ＭＯＳ容量ＭＯＳ１におけるピンホール不良が問題となることがわかる。つまり、容量素子の不良率を低減するには、ピンホール不良が発生しているＭＯＳ容量ＭＯＳ１を如何に製品から除去することができるかが鍵となる。
【００７２】
このような状況のもとで、製品を出荷する前に予めピンホール不良の存在するＭＯＳ容量ＭＯＳ１を選別するために、スクリーニングという信頼性試験が行なわれている。このスクリーニングとは、一定の規格や基準に照らして良品と不良品を選び分けるものであり、完成品に潜在的に残っている様々な不良を非破壊的な検査によって顕在化させるものである。このように、スクリーニングは、製品の初期故障率を低減することに有効な手段である。
【００７３】
具体的に、例えば、ＭＯＳ容量ＭＯＳ１に対しては、製品不良率を１ｐｐｍ以下にするため、ＭＯＳ容量ＭＯＳ１の上部電極と下部電極の間に４．５Ｖの電圧を印加し、この印加した状態を１６時間継続するスクリーニングが行なわれている。したがって、上述した条件のスクリーニングをＭＯＳ容量に対して実施すれば、ピンホール不良を有するＭＯＳ容量が選別され、製品不良率を１ｐｐｍ以下にすることができる。
【００７４】
このときのスクリーニングでは、ＭＯＳ容量ＭＯＳ１に４．５Ｖの電圧を印加しているが、すべてのＭＯＳ容量ＭＯＳ１に４．５Ｖの電圧を印加してスクリーニングを実施することはできない。例えば、ＭＯＳ容量は集積回路の受動素子として機能するが、集積回路には様々な電源電圧で動作する回路が存在する。例えば、電源電圧が４．５Ｖ以上の高電圧回路（アナログ回路３など）に使用するＭＯＳ容量ＭＯＳ１では、ＭＯＳ容量ＭＯＳ１を含む高電圧回路に４．５Ｖ以上の電圧が印加されることを想定していることから、スクリーニングで４．５Ｖの電圧をＭＯＳ容量ＭＯＳ１や高電圧回路を構成する高耐圧ＭＩＳＦＥＴに印加しても問題はない。これに対し、例えば、電源電圧が１．５Ｖのような低電圧回路（ＣＰＵ１など）にＭＯＳ容量ＭＯＳ１を使用する場合、基本的に、ＭＯＳ容量ＭＯＳ１を含む低電圧回路には電源電圧以下の電圧しか印加されないことが想定されている。したがって、低電圧回路に使用されるＭＯＳ容量ＭＯＳ１のスクリーニングとして、電源電圧よりも高い電圧を印加すると、低電圧回路を構成する低耐圧ＭＩＳＦＥＴが破壊されてしまうおそれがある。このようにＭＯＳ容量ＭＯＳ１は、様々な電圧で駆動する回路で使用されるので、スクリーニングに使用する電圧を一律に規定することはできない。
【００７５】
例えば、電源電圧が１．５Ｖのような低電圧回路に使用されているＭＯＳ容量ＭＯＳ１に対して、スクリーニングを実施する場合には、スクリーニングで低電圧回路に印加する電圧を１．５Ｖ以下にしなくてはならない。この場合、製品不良率を１ｐｐｍ以下にするためには、長時間のスクリーニングが必要となる。つまり、電圧が１．５Ｖ以下で実施するスクリーニングにおいて、電圧が４．５Ｖで１６時間印加するスクリーニングと同様の選別効果を得るためにはかなりの時間が必要となり現実的ではない。だからといって、電圧の印加時間を短縮すると、スクリーニング不足となり、ピンホール不良の存在するＭＯＳ容量を充分に選別することができなくなる。つまり、特に、ＭＯＳ容量ＭＯＳ１を低電圧回路に使用する場合、スクリーニングでは効率良く容量素子の不良率を低減することができないのである。
【００７６】
そこで、本実施の形態１では、スクリーニングを実施しなくても、容量素子の不良率を低減できる技術を提案する。以下では、この技術的思想について説明する。本実施の形態１における技術的思想は、ＭＯＳ容量とポリシリコン容量を積層した容量素子を１つの容量セルとした場合、１つの容量セルともう１つの容量セルとの接続関係を工夫している点に特徴がある。
【００７７】
図５は、本実施の形態１における容量素子の構成を示す回路図である。図５に示すように、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１から１つの容量セルを構成する容量素子が形成され、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２からもう１つの容量セルを構成する容量素子が形成されている。つまり、図５では、２つの容量セル間の接続関係が示されている。
【００７８】
図５において、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１から構成される容量セルでは、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１がポリシリコン容量ＰＩＰ１の下部電極としても機能する。そして、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２が高電位（例えば、電源電位）に接続されている。一方、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２から構成されるもう１つの容量セルでも、ＭＯＳ容量ＭＯＳ２の上部電極を構成する電極Ｅ３がポリシリコン容量ＰＩＰ２の下部電極としても機能する。そして、ポリシリコン容量ＰＩＰ２の上部電極を構成する電極Ｅ４が低電位（例えば、基準電位）に接続されている。
【００７９】
続いて、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２が電気的に接続されている。さらに、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２と、ポリシリコン容量ＰＩＰ２の下部電極あるいはＭＯＳ容量ＭＯＳ２の上部電極となる電極Ｅ３が電気的に接続されている。また、ポリシリコン容量ＰＩＰ２の上部電極を構成する電極Ｅ４と、ポリシリコン容量ＰＩＰ１の下部電極あるいはＭＯＳ容量ＭＯＳ１の上部電極となる電極Ｅ１が電気的に接続されている。
【００８０】
図５に示すように、２つの容量セルが電気的に接続されているが、さらに、図５に示す回路図での接続関係を分かりやすくするための等価回路図を示す。図６は、図５に示す回路図の等価回路図を示す図である。図６に示すように、高電位（例えば、電源電位）と低電位（例えば、基準電位）の間に、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２が直列に接続されている。具体的には、ＭＯＳ容量ＭＯＳ１の電極Ｅ１が低電位に接続され、ＭＯＳ容量ＭＯＳ１の高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の高濃度半導体領域ＨＳ２が電気的に接続される。そして、ＭＯＳ容量ＭＯＳ２の電極Ｅ３が高電位に接続されている。このように高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２が直列接続されて直列容量素子が構成されている。この直列容量素子と並列接続されるように、高電位と低電位の間にポリシリコン容量ＰＩＰ１が接続されている。同様に、直列容量素子と並列接続されるように、高電位と低電位の間にポリシリコン容量ＰＩＰ２が接続されている。つまり、本実施の形態１では、図６の等価回路図に示すように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２が直列接続されて直列容量素子を構成し、かつ、この直列容量素子とポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２は互いに並列接続されるように構成されている。図６の等価回路図で示す容量素子は、例えば、低耐圧ＭＩＳＦＥＴを使用する低電圧回路に使用することができる。この場合、高電位は低耐圧ＭＩＳＦＥＴを動作させる電源電圧とし、低電位をＧＮＤなどの基準電位にして容量素子を使用することもできる。さらに、図６の等価回路図で示す容量素子は、低耐圧ＭＩＳＦＥＴを使用する低電圧回路だけでなく、高耐圧ＭＩＳＦＥＴを使用する高電圧回路に使用することもできる。この場合も、高電位は高耐圧ＭＩＳＦＥＴを動作させる電源電圧とし、低電位をＧＮＤなどの基準電位にして容量素子を使用してもよい。
【００８１】
このように構成されている容量素子において、本実施の形態１の第１特徴点は、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続している点にある。例えば、高電位と低電位の間にＭＯＳ容量ＭＯＳ１だけを接続する場合を考える。このとき、ＭＯＳ容量ＭＯＳ１の容量絶縁膜にピンホール不良が発生すると、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１と、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１との間にショート不良が発生するおそれが高くなる。ＭＯＳ容量ＭＯＳ１の電極Ｅ１とＭＯＳ容量ＭＯＳ１の高濃度半導体領域ＨＳ１との間でショート不良が発生すると、高電位と低電位の間がショートしてしまい、ＭＯＳ容量ＭＯＳ１が容量素子として機能しなくなるばかりでなく、ＭＯＳ容量ＭＯＳ１を使用している回路自体を破壊することになる。
【００８２】
これに対し、本実施の形態１のように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続している場合を考える。このとき、例えば、ＭＯＳ容量ＭＯＳ１の容量絶縁膜にピンホール不良が発生してショート不良が発生すると、ＭＯＳ容量ＭＯＳ１の電極Ｅ１と高濃度半導体領域ＨＳ１が電気的に接続されてしまい、ＭＯＳ容量ＭＯＳ１は容量素子として機能しなくなる。しかし、ＭＯＳ容量ＭＯＳ１と直列に、正常なＭＯＳ容量ＭＯＳ２が接続されているので、高電位と低電位の間は、正常なＭＯＳ容量ＭＯＳ２によって電気的に絶縁される。つまり、本実施の形態１では、ＭＯＳ容量ＭＯＳ１にピンホール不良に基づくショート不良が発生しても直列に正常なＭＯＳ容量ＭＯＳ２が接続されているので、高電位と低電位の間でショート不良が発生することを防止できるのである。すなわち、ＭＯＳ容量ＭＯＳ１だけを高電位と低電位の間に接続する構成では、ＭＯＳ容量ＭＯＳ１にピンホール不良が発生すると、回路全体（半導体装置）として不良となってしまう。これに対し、本実施の形態１に示すように、高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２を直列に挿入することにより、いずれか一方のＭＯＳ容量にピンホール不良に基づくショート不良が発生しても、高電位と低電位との間のショート不良を抑制できるのである。
【００８３】
このことは、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２のいずれか一方にピンホール不良が発生しても、回路全体としてショート不良とはならないので、製品不良率を低減できることを意味する。言い換えれば、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２のいずれか一方にピンホール不良が発生しても、容量素子としては正常に機能することから不良品として選別する必要はなくなるのである。つまり、ＭＯＳ容量にピンホール不良が発生すると直ちに製品不良になることを抑制できる結果、製品不良率を低減できるのである。
【００８４】
例えば、ＭＯＳ容量のピンホール不良率が1％であるとする。この場合、ＭＯＳ容量を高電位と低電位の間に単独で使用すると、ＭＯＳ容量のピンホール不良が直ちに製品不良となり、製品不良率は１％になる。これに対して、本実施の形態１のように、複数のＭＯＳ容量（例えば、２つのＭＯＳ容量）を高電位と低電位の間に挿入すると、いずれか一方のＭＯＳ容量にピンホール不良が発生しても製品として不良にはならない。製品として不良になるのは、２つのＭＯＳ容量が同時にピンホール不良となる場合である。1つのＭＯＳ容量のピンホール不良率を１％とすると、直列接続された２つのＭＯＳ容量にピンホール不良が同時に発生する確率は、１％×１％＝０．０１％となる。したがって、２つのＭＯＳ容量を直列接続することにより、製品不良率を、例えば、１００分の１に低減することができるのである。
【００８５】
以上のことから、例えば、図６に示すように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２を直列接続することにより、製品不良率を低減することができるのである。このようにＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２を直列接続する構成をとることにより、製品不良率を低減できることから、ピンホール不良の発生するＭＯＳ容量を予め選別するスクリーニングを実施しなくても製品不良率を規定値以下にすることができる。特に、容量素子を低電圧回路に使用する場合、スクリーニングで容量素子に印加できる電圧が低くなることから、スクリーニングにかかる時間を長時間にしなければ、規定値以下の製品不良率を達成するための選別を充分に行なうことができない。しかし、スクリーニング時間を長時間にすることは現実的でないため、低電圧回路に使用される容量素子の製品不良率を規定値以下にすることが困難になる。そこで、本実施の形態１のように、ＭＯＳ容量を直列接続するという構成をとることが有効である。これにより、スクリーニングを実施しなくても製品不良率を低減できるので、例えば、低電圧回路に容量素子を使用する場合であっても、充分に製品不良率を規定値以下にできる顕著な効果を得ることができる。
【００８６】
ただし、図６に示すように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２を直列接続すると、容量素子全体の容量が低下することになる。つまり、ＭＯＳ容量ＭＯＳ１を単独で高電位と低電位の間に設ける場合に比べて、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列に接続して直列容量素子を構成すると容量値が低下することになる。
【００８７】
そこで、本実施の形態１における第２特徴点は、図６に示すように、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続して構成された直列容量素子と並列接続するように、ポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２とを接続している点にある。これにより、直列容量素子と並列するように接続されたポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２の分だけ容量が増加することになる。
【００８８】
具体的に図７を用いて説明する。図７に示すように、簡単のため、ＭＯＳ容量ＭＯＳ１、ＭＯＳ容量ＭＯＳ２、ポリシリコン容量ＰＩＰ１およびポリシリコン容量ＰＩＰ２の容量値をすべて「１」と仮定する。このとき、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とは直列に接続されていることになるので、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２からなる直列容量素子の容量値は「０．５」に減少する。しかし、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２が接続されているので、直列容量素子と、ポリシリコン容量ＰＩＰ１およびポリシリコン容量ＰＩＰ２を合わせた容量値は、「０．５」＋「１」＋「１」＝「２．５」となる。いまの場合、２つの容量セルを考えていることから、例えば、1つの容量セルでの容量値は「１．２５」となり、ＭＯＳ容量ＭＯＳ１の容量値「１」よりも大きくなる。したがって、単位容量セル当たりの容量値をＭＯＳ容量ＭＯＳ１の容量値よりも大きくすることができる。
【００８９】
本実施の形態１における技術的思想によれば、まず、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続するという第１特徴点により、容量素子を使用した製品不良率を低減することができる。ただし、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続することで構成される直列容量素子の容量値が減少することになるが、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続するという第２特徴点により、単位容量セル当たりの容量値を増加させることができる。すなわち、本実施の形態１による技術的思想によれば、ＭＯＳ容量のピンホール不良に基づく製品不良率を低減することができ、かつ、単位容量セル当たりの容量値を大きくできるという顕著な効果を奏するのである。
【００９０】
続いて、図５および図６に示す回路構成を実現する容量素子のレイアウト構成について説明する。図８は、本実施の形態１における容量素子の接続構成を示す平面図である。図８の左側に第１容量形成領域が形成され、図８の右側に第２容量形成領域が形成されている。まず、図８の左側に形成されている第１容量形成領域には、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ１の下部電極である高濃度半導体領域は見えていないが、この高濃度半導体領域の外側に形成されているｎ型半導体領域ＭＶが示されている。そして、図示されていない高濃度半導体領域の上部に電極Ｅ１が形成されている。このようにＭＯＳ容量ＭＯＳ１は、ｎ型半導体領域ＭＶと接続されている高濃度半導体領域を下部電極とし、図示しない容量絶縁膜を介して高濃度半導体領域上に形成されている電極Ｅ１を上部電極としている。さらに、電極Ｅ１上には、図示しない容量絶縁膜を介して電極Ｅ２が形成されている。ポリシリコン容量ＰＩＰ１は、電極Ｅ１を下部電極とし、電極Ｅ２を上部電極としている。
【００９１】
同様に、図８の右側に形成されている第２容量形成領域には、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ２の下部電極である高濃度半導体領域は見えていないが、この高濃度半導体領域の外側に形成されているｎ型半導体領域ＭＶが示されている。そして、図示されていない高濃度半導体領域の上部に電極Ｅ３が形成されている。このようにＭＯＳ容量ＭＯＳ２は、ｎ型半導体領域ＭＶと接続されている高濃度半導体領域を下部電極とし、図示しない容量絶縁膜を介して高濃度半導体領域上に形成されている電極Ｅ３を上部電極としている。さらに、電極Ｅ３上には、図示しない容量絶縁膜を介して電極Ｅ４が形成されている。ポリシリコン容量ＰＩＰ２は、電極Ｅ３を下部電極とし、電極Ｅ４を上部電極としている。
【００９２】
このように構成されている２つの容量素子の接続関係について図５と図８を対応づけて説明する。まず、図５に示す回路図で接続されているＭＯＳ容量ＭＯＳ１の下部電極となる高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極となる高濃度半導体領域ＨＳ２との接続構成について説明する。この接続は、図８において、プラグＰＬＧ１ａおよびプラグＰＬＧ１ｂを介した配線Ｌ１ａと、プラグＰＬＧ４ａおよびプラグＰＬＧ４ｂを介した配線Ｌ２ａにより行なわれている。第１容量形成領域および第２容量形成領域に形成されているｎ型半導体領域ＭＶは、プラグＰＬＧ１ａあるいはプラグＰＬＧ１ｂを介して配線Ｌ１ａで電気的に接続されている。これにより、左側の第１容量形成領域において、電極Ｅ１の下層に形成されている高濃度半導体領域（図５の高濃度半導体領域ＨＳ１）は、外側に形成されているｎ型半導体領域ＭＶ、プラグＰＬＧ１ａを介して配線Ｌ１ａに接続されることになる。同様に、右側の第２容量形成領域においても、電極Ｅ３の下層に形成されている高濃度半導体領域（図５の高濃度半導体領域ＨＳ２）は、外側に形成されているｎ型半導体領域ＭＶ，プラグＰＬＧ１ｂを介して配線Ｌ１ａに接続されることになる。したがって、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域（図８の電極Ｅ１の下層に形成されている）と、ＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域（図８の電極Ｅ３の下層に形成されている）とは、配線Ｌ１ａによって電気的に接続されることになる。
【００９３】
さらに、ＭＯＳ容量ＭＯＳ１の下部電極とＭＯＳ容量ＭＯＳ２の下部電極の接続を確実なものとするため、左側の第１容量形成領域に形成されているｎ型半導体領域ＭＶはプラグＰＬＧ４ａを介して配線Ｌ２ａと接続され、同様に、右側の第２容量形成領域に形成されているｎ型半導体領域ＭＶもプラグＰＬＧ４ｂを介して配線Ｌ２ａと接続されている。このことから、第１容量形成領域および第２容量形成領域に形成されているｎ型半導体領域ＭＶは配線Ｌ２ａによって電気的に接続されていることになる。
【００９４】
続いて、図５に示す回路図で接続されている電極Ｅ２と電極Ｅ３との接続構成について説明する。この接続は、図８において、プラグＰＬＧ２ａおよびプラグＰＬＧ２ｂを介した配線Ｌ１ｂにより行なわれている。まず、左側の第１容量形成領域に形成されている電極Ｅ２は、プラグＰＬＧ２ａを介して配線Ｌ１ｂと接続されていることになる。一方、右側の第２容量形成領域に形成されている電極Ｅ３も、プラグＰＬＧ２ｂを介して配線Ｌ１ｂと接続されていることになる。このため、左側の第１容量形成領域に形成されている電極Ｅ２と、右側の第２容量形成領域に形成されている電極Ｅ３とは配線Ｌ１ｂによって電気的に接続されていることになる。
【００９５】
次に、図５に示す回路図で接続されている電極Ｅ１と電極Ｅ４との接続構成について説明する。この接続は、図８において、プラグＰＬＧ３ａおよびプラグＰＬＧ３ｂを介した配線Ｌ１ｃにより行なわれている。まず、左側の第１容量形成領域に形成されている電極Ｅ１は、プラグＰＬＧ３ｂを介して配線Ｌ１ｃと接続されていることになる。一方、右側の第２容量形成領域に形成されている電極Ｅ４も、プラグＰＬＧ３ａを介して配線Ｌ１ｃと接続されていることになる。このため、左側の第１容量形成領域に形成されている電極Ｅ１と、右側の第２容量形成領域に形成されている電極Ｅ４とは配線Ｌ１ｃによって電気的に接続されていることになる。
【００９６】
また、第１容量形成領域において、プラグＰＬＧ２ａは電極Ｅ２に接続されるが、その接続箇所は、電極Ｅ１と電極Ｅ２が平面で重ならない領域に形成される。これは、プラグＰＬＧ２ａは層間絶縁膜内のコンタクトホールに形成されるが、このコンタクトホール形成時のエッチングで使用される各イオン種が、ポリシリコン容量ＰＩＰ１の容量絶縁膜にダメージを与えるおそれがあるからである。したがって、本実施の形態では、ＰＬＧ２ａの形成される位置を電極Ｅ１と電極Ｅ２が平面で重ならない領域に形成することで、上述したおそれを回避している。また、第２容量形成領域のプラグＰＬＧ３ａについても同様である。また、以降の実施の形態においても同様である。
【００９７】
図９は、図８のＡ−Ａ線で切断した断面図である。図９に示すように、半導体基板１Ｓには、第１容量形成領域と第２容量形成領域が存在している。まず、第１容量形成領域に形成されている容量素子の構成について説明する。図９に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬ４が形成されている。ｐ型ウェルＰＷＬ４の表面にはｎ＋＋型半導体領域よりなる高濃度半導体領域ＨＳ１が形成されている。そして、高濃度半導体領域ＨＳ１を挟むようにｎ型半導体領域ＭＶが形成されている。
【００９８】
高濃度半導体領域ＨＳ１上には、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩ１が形成されており、この容量絶縁膜ＣＩ１上に電極Ｅ１が形成されている。電極Ｅ１は、例えば、ポリシリコン膜から形成される。このようにして、半導体基板１ＳにＭＯＳ容量ＭＯＳ１が形成される。つまり、ＭＯＳ容量ＭＯＳ１は、高濃度半導体領域ＨＳ１を下部電極とし、かつ、電極Ｅ１を上部電極とする容量素子である。このとき、高濃度半導体領域ＨＳ１は、第１容量形成領域の半導体基板１Ｓ内に存在する半導体領域の中で最も不純物濃度が高くなるように形成されている。
【００９９】
続いて、本実施の形態１における容量素子は、ＭＯＳ容量ＭＯＳ１上にポリシリコン容量ＰＩＰ１が形成されている。具体的に、ポリシリコン容量ＰＩＰ１は、上述した電極Ｅ１を下部電極としている。そして、電極Ｅ１を覆うように容量絶縁膜ＣＩ２が形成され、この容量絶縁膜ＣＩ２上に電極Ｅ２が形成されている。このように構成されているポリシリコン容量ＰＩＰ１は、電極Ｅ２を上部電極としている。電極Ｅ２は、ポリシリコン膜を主体とし、このポリシリコン膜の表面にコバルトシリサイド膜が形成されている。なお、電極Ｅ２の段差部には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成される。
【０１００】
同様に、第２容量形成領域に形成されている容量素子の構成について説明する。図９に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬ４が形成されている。ｐ型ウェルＰＷＬ４の表面にはｎ＋＋型半導体領域よりなる高濃度半導体領域ＨＳ２が形成されている。そして、高濃度半導体領域ＨＳ２を挟むようにｎ型半導体領域ＭＶが形成されている。
【０１０１】
高濃度半導体領域ＨＳ２上には、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩ３が形成されており、この容量絶縁膜ＣＩ３上に電極Ｅ３が形成されている。電極Ｅ３は、例えば、ポリシリコン膜から形成される。このようにして、半導体基板１ＳにＭＯＳ容量ＭＯＳ２が形成される。つまり、ＭＯＳ容量ＭＯＳ２は、高濃度半導体領域ＨＳ２を下部電極とし、かつ、電極Ｅ３を上部電極とする容量素子である。このとき、高濃度半導体領域ＨＳ２は、第２容量形成領域の半導体基板１Ｓ内に存在する半導体領域の中で最も不純物濃度が高くなるように形成されている。なお、第１容量形成領域に形成される高濃度半導体領域ＨＳ１と第２容量形成領域に形成される高濃度半導体領域ＨＳ２とは、例えば、同じ濃度の半導体領域として形成することができる。
【０１０２】
続いて、本実施の形態１における容量素子は、ＭＯＳ容量ＭＯＳ２上にポリシリコン容量ＰＩＰ２が形成されている。具体的に、ポリシリコン容量ＰＩＰ２は、上述した電極Ｅ３を下部電極としている。そして、電極Ｅ３を覆うように容量絶縁膜ＣＩ４が形成され、この容量絶縁膜ＣＩ４上に電極Ｅ４が形成されている。このように構成されているポリシリコン容量ＰＩＰ２は、電極Ｅ４を上部電極としている。電極Ｅ４は、ポリシリコン膜を主体とし、このポリシリコン膜の表面にコバルトシリサイド膜が形成されている。なお、電極Ｅ４の段差部には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成される。
【０１０３】
ここで、ＭＯＳ容量ＭＯＳ１の下部電極とＭＯＳ容量ＭＯＳ２との下部電極との接続構成について説明する。まず、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１は外側に形成されているｎ型半導体領域ＭＶと電気的に接続されている。そして、このｎ型半導体領域ＭＶは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１ａと接続されている。このとき、プラグＰＬＧ１ａとｎ型半導体領域ＭＶの間にコバルトシリサイド膜ＳＬが形成されている。プラグＰＬＧ１ａは層間絶縁膜ＩＬ１上に形成されている配線Ｌ１ａと接続されている。一方、ＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２は外側に形成されているｎ型半導体領域ＭＶと電気的に接続されている。そして、このｎ型半導体領域ＭＶは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１ｂと接続されている。このとき、プラグＰＬＧ１ｂとｎ型半導体領域ＭＶの間にコバルトシリサイド膜ＳＬが形成されている。プラグＰＬＧ１ｂは層間絶縁膜ＩＬ１上に形成されている配線Ｌ１ａと接続されている。したがって、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１と、ＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とは、プラグＰＬＧ１ａおよびプラグＰＬＧ１ｂと接続されている配線Ｌ１ａを介して電気的に接続されていることがわかる。さらに、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１と、ＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とは、プラグＰＬＧ４ａおよびプラグＰＬＧ４ｂを介して層間絶縁膜ＩＬ２上に形成されている配線Ｌ２ａでも接続されていることがわかる。
【０１０４】
次に、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２と、ポリシリコン容量ＰＩＰ２の下部電極を構成する電極Ｅ３との接続関係について、図１０を参照しながら説明する。図１０は、図８のＢ−Ｂ線で切断した断面図である。図１０に示すように、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２は、層間絶縁膜ＩＬ１を貫通しているプラグＰＬＧ２ａを介して配線Ｌ１ｂと接続されている。一方、ポリシリコン容量ＰＩＰ２の下部電極を構成する電極Ｅ３は、層間絶縁膜ＩＬ１を貫通しているプラグＰＬＧ２ｂを介して配線Ｌ１ｂと接続されている。したがって、ポリシリコン容量ＰＩＰ１の上部電極を構成する電極Ｅ２と、ポリシリコン容量ＰＩＰ２の下部電極を構成する電極Ｅ３とは、配線Ｌ１ｂによって接続されていることがわかる。以上のようにして本実施の形態１における容量素子が構成されている。
【０１０５】
本実施の形態１では、ＭＯＳ容量ＭＯＳ１の下部電極やＭＯＳ容量ＭＯＳ２の下部電極を、例えば、ｎ＋＋型半導体領域である高濃度半導体領域ＨＳ１、ＨＳ２から形成しているが、この利点について説明する。
【０１０６】
まず、本実施の形態１のようにＭＯＳ容量の下部電極として高濃度半導体領域（ｎ＋＋型半導体領域）を使用する容量素子をＭＯＳ容量（１）とする。そして、ＭＯＳ容量の下部電極として濃度の薄いｐ型ウェルを使用する容量素子をＭＯＳ容量（２）とし、ＭＯＳ容量の下部電極として濃度の薄いｎ型ウェルを使用する容量素子をＭＯＳ容量（３）とする。このように構成されているＭＯＳ容量（１）〜ＭＯＳ容量（３）について、下部電極を基準にして上部電極（ポリシリコン膜）に印加する相対的な電圧と容量値の関係について説明する。
【０１０７】
図１１は、上述したＭＯＳ容量（１）〜ＭＯＳ容量（３）において、下部電極を基準にして上部電極に印加する相対的な電圧と容量値との関係を示すグラフである。図１１に示すように、ＭＯＳ容量（１）は、上部電極に印加する相対的な電圧が、例えば、−３．３Ｖ〜＋３．３Ｖのように変化する場合であっても容量値がほとんど変化していないことがわかる。このことは、ＭＯＳ容量（１）の容量が電圧依存性を有していないことを示している。例えば、図６に示す場合、ＭＯＳ容量ＭＯＳ１は上部電極となる電極Ｅ１を低電位に接続し、ＭＯＳ容量ＭＯＳ２は上部電極となるＥ３を高電位に接続している。すなわち、ＭＯＳ容量ＭＯＳ１では、下部電極となる高濃度半導体領域ＨＳ１よりも低電位に上部電極となる電極Ｅ１が接続され、ＭＯＳ容量ＭＯＳ２では、下部電極となる高濃度半導体領域ＨＳ２よりも高電位に上部電極となる電極Ｅ３が接続されることになる。つまり、ＭＯＳ容量ＭＯＳ１では、下部電極を基準にして上部電極に相対的な負電圧を印加することになるのに対し、ＭＯＳ容量ＭＯＳ２では、下部電極を基準にして上部電極に相対的な正電圧を印加することになる。この場合、ＭＯＳ容量ＭＯＳ１やＭＯＳ容量ＭＯＳ２として、ＭＯＳ容量（１）を使用すると、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２の容量値を高い状態で使用することができる。つまり、ＭＯＳ容量（１）によれば、容量値の電圧依存性がないので、ＭＯＳ容量（１）の向きを考えずにＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２の両方に使用することができる。
【０１０８】
これに対し、ＭＯＳ容量（２）は、上部電極に印加する相対的な電圧が、例えば、−３．３Ｖ〜＋３．３Ｖのように変化する場合、容量値が急激に変化することがわかる。具体的には、下部電極を基準にして上部電極に相対的な負電圧を印加する場合は高い容量値を得ることができるが、下部電極を基準にして上部電極に相対的な正電圧を印加する場合、容量値は低くなる。このことから、ＭＯＳ容量（２）をＭＯＳ容量ＭＯＳ１として使用する場合には高い容量値を得ることができるが、ＭＯＳ容量（２）をＭＯＳ容量ＭＯＳ２として使用する場合には低い容量値しか得られなくなる。したがって、ＭＯＳ容量（２）は、高い容量値で使用することを考えた場合、直列接続されるＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２のうち、ＭＯＳ容量ＭＯＳ１にしか使用することができなくなるのである。
【０１０９】
同様に、ＭＯＳ容量（３）は、上部電極に印加する相対的な電圧が、例えば、−３．３Ｖ〜＋３．３Ｖのように変化する場合、容量値が急激に変化することがわかる。具体的には、下部電極を基準にして上部電極に相対的な正電圧を印加する場合は高い容量値を得ることができるが、下部電極を基準にして上部電極に相対的な負電圧を印加する場合、容量値は低くなる。このことから、ＭＯＳ容量（３）をＭＯＳ容量ＭＯＳ２として使用する場合には高い容量値を得ることができるが、ＭＯＳ容量（３）をＭＯＳ容量ＭＯＳ１として使用する場合には低い容量値しか得られなくなる。したがって、ＭＯＳ容量（３）は、高い容量値で使用することを考えた場合、直列接続されるＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２のうち、ＭＯＳ容量ＭＯＳ２にしか使用することができなくなるのである。
【０１１０】
以上のことから、ＭＯＳ容量（１）の構造では、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２の両方に使用することができる。このことは、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを同一の容量素子構造（ＭＯＳ容量（１）の構造）で形成できることを意味する。さらには、ＭＯＳ容量ＭＯＳ１の容量とＭＯＳ容量ＭＯＳ２の容量の電圧依存性がないことから、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを接続する配線レイアウトの制約も緩和されるので、配線レイアウトの自由度を向上できる効果が得られる。
【０１１１】
これに対し、ＭＯＳ容量（２）の構造とＭＯＳ容量（３）の構造では、高い容量値で使用することを考えると、ＭＯＳ容量（２）の構造をＭＯＳ容量ＭＯＳ１に使用し、ＭＯＳ容量（３）の構造をＭＯＳ容量ＭＯＳ２に使用することになる。このことは、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを異なる容量素子構造（ＭＯＳ容量（２）とＭＯＳ容量（３）の構造）で形成する必要があることを意味する。さらには、容量値の電圧依存性を考慮して、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２との配線レイアウトを決定する必要がある。このことから、配線レイアウトの制約が多くなってしまう。
【０１１２】
上述したように、ＭＯＳ容量（１）では容量値の電圧依存性がないのに対し、ＭＯＳ容量（２）やＭＯＳ容量（３）では、容量値の電圧依存性が生じる。この理由について簡単に説明する。まず、ＭＯＳ容量（１）について電圧依存性がない理由について説明する。ＭＯＳ容量（１）では、下部電極にｎ＋＋型半導体領域からなる高濃度半導体領域を使用している。そして、高濃度半導体領域上に容量絶縁膜を介して上部電極が形成されている。このとき、下部電極を基準にして上部電極に相対的な正電圧を印加すると、この正電圧に引き付けられるように、下部電極である高濃度半導体領域の表面に電子が蓄積される（蓄積領域）。このため、下部電極はこの蓄積領域となり、容量は容量絶縁膜による容量だけとなるので容量値は大きくなる。つまり、上部電極と下部電極との距離が容量絶縁膜の膜厚分になるので容量値は大きくなるのである。続いて、上部電極に印加する電圧を負電圧にシフトすると、蓄積領域はなくなって空乏層が形成される。しかし、高濃度半導体領域の不純物濃度が高濃度であるため、この空乏層はほとんど延びず無視できる程度となる。このことから、空乏層による空乏層容量はほとんどなく容量値は変化しないのである。
【０１１３】
次に、ＭＯＳ容量（２）で容量値の電圧依存性が生じる理由について説明する。ＭＯＳ容量（２）では、下部電極に濃度の薄いｐ型ウェル（ｐ型半導体領域）を使用している。そして、ｐ型ウェル上に容量絶縁膜を介して上部電極が形成されている。このとき、下部電極を基準にして上部電極に相対的な負電圧を印加すると、この負電圧に引き付けられるように、下部電極であるｐ型ウェルの表面に正孔が蓄積される（蓄積領域）。このため、下部電極はこの蓄積領域となり、容量は容量絶縁膜による容量だけとなるので容量値は大きくなる。続いて、上部電極に印加する電圧を正電圧にシフトすると、蓄積領域はなくなって空乏層が形成される。このとき、ｐ型ウェルの不純物濃度が低いことから、空乏層が延びる。この結果、ＭＯＳ容量（２）の容量値は、容量絶縁膜による容量と空乏層による空乏層容量を直列に接続した容量となる。したがって、上部電極に印加する電圧を正電圧にシフトすると、空乏層容量が生じる分容量値が減少する。特に、正電圧の大きさが大きくなるほど空乏層が延びることになるので容量値が減少することになる。
【０１１４】
続いて、ＭＯＳ容量（３）で容量値の電圧依存性が生じる理由について説明する。ＭＯＳ容量（３）では、下部電極に濃度の薄いｎ型ウェル（ｎ型半導体領域）を使用している。そして、ｎ型ウェル上に容量絶縁膜を介して上部電極が形成されている。このとき、下部電極を基準にして上部電極に相対的な正電圧を印加すると、この正電圧に引き付けられるように、下部電極であるｎ型ウェルの表面に電子が蓄積される（蓄積領域）。このため、下部電極はこの蓄積領域となり、容量は容量絶縁膜による容量だけとなるので容量値は大きくなる。続いて、上部電極に印加する電圧を負電圧にシフトすると、蓄積領域はなくなって空乏層が形成される。このとき、ｎ型ウェルの不純物濃度が低いことから、空乏層が延びる。この結果、ＭＯＳ容量（３）の容量値は、容量絶縁膜による容量と空乏層による空乏層容量を直列に接続した容量となる。したがって、上部電極に印加する電圧を負電圧にシフトすると、空乏層容量が生じる分容量値が減少する。特に、負電圧の大きさが大きくなるほど空乏層が延びることになるので容量値が減少することになる。
【０１１５】
以上のような理由から、ＭＯＳ容量（１）では容量値の電圧依存性がないのに対し、ＭＯＳ容量（２）やＭＯＳ容量（３）では、容量値の電圧依存性が生じることがわかる。
【０１１６】
本実施の形態１における半導体装置は上記のように構成されており、以下にその製造方法について、図面を参照しながら説明する。半導体装置の製造方法を説明する図１２〜図２４では、メモリセル形成領域、低耐圧ＭＩＳＦＥＴ形成領域、高耐圧ＭＩＳＦＥＴ形成領域および容量素子形成領域を同時に図示しながら説明する。
【０１１７】
まず、図１２に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域とを分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。なお、図１２においては、メモリセル形成領域では、素子分離領域ＳＴＩが形成されていないが、容量素子形成領域では、素子分離領域ＳＴＩが形成される。
【０１１８】
続いて、メモリセル形成領域の半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成される。そして、半導体基板１Ｓに不純物を導入してｐ型ウェルＰＷＬ１〜ＰＷＬ４を形成する。ｐ型ウェルＰＷＬ１〜ＰＷＬ４は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。具体的に、メモリセル形成領域にｐ型ウェルＰＷＬ１を形成し、低耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ２を形成する。同様に、高耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ３を形成し、容量素子形成領域にｐ型ウェルＰＷＬ４を形成する。
【０１１９】
次に、図１３に示すように、容量素子形成領域に高濃度半導体領域ＨＳ１および高濃度半導体領域ＨＳ２を形成する。高濃度半導体領域ＨＳ１、ＨＳ２は、ｎ＋＋型半導体領域からなり、例えば、イオン注入法によりリンや砒素などのｎ型不純物を導入することにより形成される。このとき、高濃度半導体領域ＨＳ１、ＨＳ２は、容量素子形成領域の半導体基板１Ｓ内に形成される半導体領域の中で最も不純物濃度が高い領域となっている。高濃度半導体領域ＨＳ１と高濃度半導体領域ＨＳ２は、同じイオン注入で実施され、例えば、同じ不純物濃度の半導体領域となっている。
【０１２０】
次に、図１４に示すように、半導体基板１Ｓ上に絶縁膜１０を形成する。この絶縁膜は、後述するメモリセルのゲート絶縁膜、低耐圧ＭＩＳＦＥＴのゲート絶縁膜、高耐圧ＭＩＳＧＥＴのゲート絶縁膜となる膜である。したがって、絶縁膜１０は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、絶縁膜１０は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、絶縁膜１０を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、絶縁膜１０と半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、絶縁膜１０のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、絶縁膜１０に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなる絶縁膜１０を形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、絶縁膜１０と半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１２１】
また、絶縁膜１０は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、絶縁膜１０として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、絶縁膜１０の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜を絶縁膜１０として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１２２】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【０１２３】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１２４】
本実施の形態１では、メモリセル形成領域、高耐圧ＭＩＳＦＥＴ形成領域および容量素子形成領域に形成されている絶縁膜１０の膜厚は同じである（例えば、１４ｎｍ）。これに対し、低耐圧ＭＩＳＦＥＴ形成領域に形成されている絶縁膜１０の膜厚は薄くなっている（例えば、７ｎｍ）。このように低耐圧ＭＩＳＦＥＴ形成領域の絶縁膜１０だけを薄く形成するには、厚い絶縁膜１０を全領域に形成した後、フォトリソグラフィ技術およびエッチング技術を使用することより、低耐圧ＭＩＳＦＥＴ形成領域の絶縁膜１０だけを部分的にエッチングすることで薄くすることができる。
【０１２５】
そして、図１５に示すように、絶縁膜１０上にポリシリコン膜１１を形成する。ポリシリコン膜１１は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜１１中にリンや砒素などのｎ型不純物を導入する。
【０１２６】
次に、図１６に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜１１を加工して、メモリセル形成領域にコントロールゲート電極ＣＧを形成し、容量素子形成領域に電極Ｅ１、Ｅ３を形成する。このコントロールゲート電極ＣＧは、メモリセルの選択トランジスタのゲート電極である。このように容量素子の電極Ｅ１、Ｅ３は、メモリセルのコントロールゲート電極ＣＧを形成する工程で形成されることがわかる。このとき、コントロールゲート電極ＣＧの下層に絶縁膜１０からなるゲート絶縁膜ＧＯＸが形成される。そして、この絶縁膜１０は、容量素子形成領域においては、容量絶縁膜ＣＩ１、ＣＩ３となる。これにより、容量素子形成領域においては、高濃度半導体領域ＨＳ１、ＨＳ２を下部電極とし、電極Ｅ１、Ｅ３を上部電極とするＭＯＳ容量ＭＯＳ１およびＭＯＳ容量ＭＯＳ２が形成される。なお、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜１１は残存したままである。
【０１２７】
ここで、コントロールゲート電極ＣＧには、ポリシリコン膜１１中にｎ型不純物が導入されている。このため、コントロールゲート電極ＣＧの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである選択トランジスタのしきい値電圧を低減することができる。
【０１２８】
続いて、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、コントロールゲート電極ＣＧに整合してリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域にｎ型半導体領域ＭＶを形成する。この工程は、後述するようにコントロールゲート電極ＣＧの側壁に形成するメモリトランジスタのしきい値を調整するために実施されるものである。このとき、容量素子形成領域においても電極Ｅ１、Ｅ３に整合してｎ型半導体領域ＭＶが形成される。
【０１２９】
次に、コントロールゲート電極ＣＧおよび下部電極となる電極Ｅ１、Ｅ３上を覆う半導体基板１Ｓ上に積層膜を形成する。積層膜は、例えば、酸化シリコン膜１２と、この酸化シリコン膜１２上に形成される窒化シリコン膜１３と、窒化シリコン膜１３上に形成される酸化シリコン膜１４から形成される（ＯＮＯ膜）。これらの積層膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、例えば、酸化シリコン膜１２の膜厚は５ｎｍ、窒化シリコン膜１３の膜厚は１０ｎｍ、酸化シリコン膜１４の膜厚は５ｎｍである。
【０１３０】
この積層膜のうち窒化シリコン膜１３は、メモリセル形成領域において、メモリトランジスタの電荷蓄積膜となる膜である。本実施の形態１では、電荷蓄積膜として窒化シリコン膜１４を使用しているが、電荷蓄積膜としてトラップ準位を有する他の絶縁膜から形成してもよい。例えば、電荷蓄積膜として酸化アルミニウム膜（アルミナ膜）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用することもできる。また、積層膜は、容量素子形成領域においては、容量絶縁膜となる膜である。
【０１３１】
そして、積層膜上にポリシリコン膜１５を形成する。ポリシリコン膜１５は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１３２】
次に、図１８に示すように、半導体基板１Ｓ上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことによりパターニングする。パターニングは、容量素子形成領域の上部電極形成領域を覆い、その他の領域を露出するように行なわれる。
【０１３３】
続いて、パターニングしたレジスト膜をマスクにして、ポリシリコン膜１５を異方性エッチングすることにより、メモリセル形成領域では、コントロールゲート電極ＣＧの両側の側壁に積層膜とポリシリコン膜１５からなるサイドウォールを残す。一方、容量素子形成領域では、レジスト膜で覆われていた領域にだけポリシリコン膜１５が残存し、この残存したポリシリコン膜１５により上部電極となる電極Ｅ２、Ｅ４が形成される。この段階では、上部電極となる電極Ｅ２、Ｅ４はポリシリコン膜１５から構成されている。その後、パターニングしたレジスト膜を除去する。この工程で、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域ではポリシリコン膜１５が除去される。
【０１３４】
そして、図１９に示すように、半導体基板１Ｓ上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことにより、レジスト膜をパターニングする。パターニングは、容量素子形成領域を完全に覆う一方、メモリセル形成領域の一部を開口するように行なわれる。具体的には、メモリセル形成領域のうち、コントロールゲート電極ＣＧの片側の側壁に形成されているサイドウォールが露出するように行なわれる。
【０１３５】
次に、パターニングしたレジスト膜をマスクにしたエッチングにより、コントロールゲート電極ＣＧの左側の側壁に露出しているサイドウォールを除去する。このとき、コントロールゲート電極ＣＧの右側の側壁に形成されているサイドウォールは、レジスト膜で覆われているため除去されない。また、容量素子形成領域においても、上部電極となる電極Ｅ２、Ｅ４はレジスト膜で保護されているため除去されずに残る。その後、パターニングしたレジスト膜を除去する。
【０１３６】
続いて、露出するＯＮＯ膜（積層膜）をエッチングすることにより除去する。このようにして、メモリセル形成領域では、コントロールゲート電極ＣＧの右側の側壁にだけ積層膜（ＯＮＯ膜）を介して、サイドウォール形状のメモリゲート電極ＭＧが形成される。このとき、積層膜（ＯＮＯ膜）を構成する窒化シリコン膜１３が電荷蓄積膜ＥＣとなる。そして、酸化シリコン膜１２が電位障壁膜ＥＶ１となり、酸化シリコン膜１４が電位障壁膜ＥＶ２となる。一方、容量素子形成領域では、電極Ｅ２、Ｅ４で覆われている積層膜（ＯＮＯ膜）だけが残存し、この電極Ｅ２、Ｅ４の下層に形成されている積層膜（ＯＮＯ膜）が容量絶縁膜ＣＩ２、ＣＩ４となる。すなわち、容量絶縁膜ＣＩ２、ＣＩ４は、酸化シリコン膜１２、窒化シリコン膜１３および酸化シリコン膜１４から構成される。この時点でメモリセルのメモリゲート電極ＭＧおよび容量素子の電極Ｅ２、Ｅ４はポリシリコン膜から形成されている。これにより、容量素子形成領域においては、電極Ｅ１、Ｅ３を下部電極とし、電極Ｅ２、Ｅ４を上部電極とするポリシリコン容量ＰＩＰ１およびポリシリコン容量ＰＩＰ２を形成することができる。
【０１３７】
次に、図２０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＭＤ、ＭＳを形成する。浅い低濃度不純物拡散領域ＭＤ、ＭＳは、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【０１３８】
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極Ｇ３を形成する。このとき、ゲート電極Ｇ２の下層にゲート絶縁膜ＧＯＸ２が形成され、ゲート電極Ｇ３の下層にゲート絶縁膜ＧＯＸ３が形成される。
【０１３９】
続いて、図２１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ２に整合してｎ型半導体領域からなる低濃度不純物拡散領域ＥＸ１を形成し、ゲート電極Ｇ３に整合してｎ型半導体領域からなる低濃度不純物拡散領域ＥＸ２を形成する。
【０１４０】
そして、図２２に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル形成領域においては、コントロールゲート電極ＣＧの左側の側壁およびメモリゲート電極ＭＧの右側の側壁にサイドウォールＳＷが形成される。同様に、低耐圧ＭＩＳＦＥＴ形成領域においては、ゲート電極Ｇ２の両側の側壁にサイドウォールＳＷが形成され、高耐圧ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３の両側の側壁にサイドウォールＳＷが形成される。一方、容量素子形成領域においては、電極Ｅ２、Ｅ４の段差部にサイドウォールＳＷが形成される。これらのサイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１４１】
次に、図２３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域にサイドウォールに整合した深い高濃度不純物拡散領域Ｓ１、Ｄ１を形成する。深い高濃度不純物拡散領域Ｓ１、Ｄ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域Ｓ１、Ｄ１と浅い低濃度不純物拡散領域ＭＳ、ＭＤによってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＭＳ、ＤＳと深い高濃度不純物拡散領域Ｓ１、Ｄ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。同様に、低耐圧ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域Ｓ２、Ｄ２を形成し、高耐圧ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域Ｓ３、Ｄ３を形成する。深い高濃度不純物拡散領域Ｓ２、Ｄ２および深い高濃度不純物拡散領域Ｓ３、Ｄ３は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域Ｓ２、Ｄ２と浅い低濃度不純物拡散領域ＥＸ１によって低耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。同様に、深い高濃度不純物拡散領域Ｓ３、Ｄ３と浅い低濃度不純物拡散領域ＥＸ２によって低耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにして、高濃度不純物拡散領域Ｓ１〜Ｓ３、Ｄ１〜Ｄ３を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１４２】
次に、半導体基板１Ｓ上にコバルト膜を形成する。このとき、メモリセル形成領域では、露出しているコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに直接接するようにコバルト膜が形成される。同様に、深い高濃度不純物拡散領域Ｓ１、Ｄ１にもコバルト膜が直接接する。さらに、低耐圧ＭＩＳＦＥＴ形成領域でもゲート電極Ｇ２および深い高濃度不純物拡散領域Ｓ２、Ｄ２にコバルト膜が接触し、高耐圧ＭＩＳＦＥＴ形成領域でもゲート電極Ｇ３および深い高濃度不純物拡散領域Ｓ３、Ｄ３にコバルト膜が接触する。一方、容量素子形成領域においては、電極Ｅ２、Ｅ４の一部にコバルト膜が直接接触する。
【０１４３】
その後、半導体基板１Ｓに対して熱処理を実施する。これにより、メモリセル形成領域においては、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するポリシリコン膜１１、１５とコバルト膜を反応させて、コバルトシリサイド膜ＳＬを形成する。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧはそれぞれポリシリコン膜１１、１５とコバルトシリサイド膜ＳＬの積層構造となる。コバルトシリサイド膜ＳＬは、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化のために形成される。同様に、上述した熱処理により、高濃度不純物拡散領域Ｓ１、Ｄ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＳＬが形成される。このため高濃度不純物拡散領域Ｓ１、Ｄ１においても低抵抗化を図ることができる。
【０１４４】
同様に、低耐圧ＭＩＳＦＥＴ形成領域においても、ゲート電極Ｇ２を構成するポリシリコン膜１１とコバルト膜を反応させて、コバルトシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ２はそれぞれポリシリコン膜１１とコバルトシリサイド膜ＳＬの積層構造となる。コバルトシリサイド膜ＳＬは、ゲート電極Ｇ２の低抵抗化のために形成される。上述した熱処理により、高濃度不純物拡散領域Ｓ２、Ｄ２の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＳＬが形成される。このため高濃度不純物拡散領域Ｓ２、Ｄ２においても低抵抗化を図ることができる。
【０１４５】
さらに、高耐圧ＭＩＳＦＥＴ形成領域においても、ゲート電極Ｇ３を構成するポリシリコン膜１１とコバルト膜を反応させて、コバルトシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ３はそれぞれポリシリコン膜１１とコバルトシリサイド膜ＳＬの積層構造となる。コバルトシリサイド膜ＳＬは、ゲート電極Ｇ３の低抵抗化のために形成される。上述した熱処理により、高濃度不純物拡散領域Ｓ３、Ｄ３の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＳＬが形成される。このため高濃度不純物拡散領域Ｓ３、Ｄ３においても低抵抗化を図ることができる。
【０１４６】
一方、容量素子形成領域においても、電極Ｅ２、Ｅ４を構成するポリシリコン膜１５とコバルト膜を反応させてコバルトシリサイド膜ＳＬが形成される。
【０１４７】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜ＳＬを形成するように構成しているが、例えば、コバルトシリサイド膜ＳＬに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。以上のようにして半導体基板１Ｓのメモリセル形成領域にメモリセルを形成し、低耐圧ＭＩＳＦＥＴ形成領域に低耐圧ＭＩＳＦＥＴを形成することができる。さらには、高耐圧ＭＩＳＦＥＴ形成領域に高耐圧ＭＩＳＦＥＴを形成し、容量素子形成領域に容量素子を形成することができる。このとき、容量素子は、例えば、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１とを積層形成した1つの容量セルと、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２とを積層形成したもう1つの容量セルとを形成することができる。
【０１４８】
次に、配線工程について図２４を参照しながら説明する。図２４に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１４９】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールを形成する。このコンタクトホールはメモリセル形成領域、低耐圧ＭＩＳＦＥＴ形成領域、高耐圧ＭＩＳＦＥＴ形成領域および容量素子形成領域に複数形成される。そして、コンタクトホールの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１５０】
続いて、コンタクトホールを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ、ＰＬＧ１ａ、ＰＬＧ１ｂ、ＰＬＧ２ａ、ＰＬＧ３ａ、ＰＬＧ４ａ、ＰＬＧ４ｂを形成することができる。
【０１５１】
次に、層間絶縁膜ＩＬ１およびプラグＰＬＧ、ＰＬＧ１ａ、ＰＬＧ１ｂ、ＰＬＧ２ａ、ＰＬＧ３ａ、ＰＬＧ４ａ、ＰＬＧ４ｂ上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１、Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃを形成する。さらに、配線Ｌ１、Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃの上層に配線Ｌ２ａ、Ｌ２ｂを形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１５２】
（実施の形態２）
前記実施の形態１では、ＭＯＳ容量ＭＯＳ１の下部電極やＭＯＳ容量ＭＯＳ２の下部電極として、高濃度半導体領域ＨＳ１、ＨＳ２を使用する場合について説明した。本実施の形態２では、高濃度半導体領域ＨＳ１、ＨＳ２を形成せず、ＭＯＳ容量ＭＯＳ１の下部電極としての濃度の低いｎ型ウェルを使用し、かつ、ＭＯＳ容量ＭＯＳ２の下部電極として濃度の低いｐ型ウェルを使用する例について説明する。
【０１５３】
図２５は、本実施の形態２における容量素子の接続構成を示す平面図である。図２５の左側に第１容量形成領域が形成され、図２５の右側に第２容量形成領域が形成されている。まず、図２５の左側に形成されている第１容量形成領域には、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ１の下部電極であるｎ型ウェルは見えていないが、このｎ型ウェルに形成されているｎ型半導体領域ＭＶが示されている。一方、図２５の右側に形成されている第２容量形成領域には、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ２の下部電極であるｐ型ウェルは見えていないが、このｐ型ウェルに形成されているｐ型半導体領域ＰＳが示されている。
【０１５４】
このように本実施の形態２では、第１容量形成領域に形成されているＭＯＳ容量ＭＯＳ１の下部電極をｎ型ウェルから形成し、第２容量形成領域に形成されているＭＯＳ容量ＭＯＳ２の下部電極をｐ型ウェルから形成している。すなわち、前記実施の形態１では、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２の両方の下部電極をｎ＋＋型半導体領域である高濃度半導体領域ＨＳ１、ＨＳ２から形成したが、本実施の形態２では、ＭＯＳ容量ＭＯＳ１の下部電極をｎ型半導体領域であるｎ型ウェルから形成し、ＭＯＳ容量ＭＯＳ２の下部電極をｐ型半導体領域であるｐ型ウェルから形成している。
【０１５５】
本実施の形態２でも、第１容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１）と、第２容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２）との間の接続関係は、前記実施の形態１と同様である。例えば、第１容量形成領域に形成されているｎ型半導体領域ＭＶと第２容量形成領域に形成されているｐ型半導体領域ＰＳとは、プラグＰＬＧ１ａおよびプラグＰＬＧ１ｂを介して配線Ｌ１ａで接続されているとともに、プラグＰＬＧ４ａおよびプラグＰＬＧ４ｂを介して配線Ｌ２ａで接続されている。また、第１容量形成領域に形成されている電極Ｅ２と第２容量形成領域に形成されている電極Ｅ３とは、プラグＰＬＧ２ａおよびプラグＰＬＧ２ｂを介して配線Ｌ１ｂで接続されている。さらに、第１容量形成領域に形成されている電極Ｅ１と第２容量形成領域に形成されている電極Ｅ４とは、プラグＰＬＧ３ａおよびプラグＰＬＧ３ｂを介して配線Ｌ１ｃで接続されている。
【０１５６】
図２６は、図２５のＡ−Ａ線で切断した断面図である。図２６に示すように、第１容量形成領域には、半導体基板１Ｓ内にｎ型ウェルＮＷＬ１が形成されており、このｎ型ウェルＮＷＬ１がＭＯＳ容量ＭＯＳ１の下部電極となっている。そして、ｎ型ウェルＮＷＬ１の両側にはｎ型半導体領域ＭＶが形成され、このｎ型半導体領域ＭＶのうち、右側のｎ型半導体領域ＭＶは層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１ａを介して配線Ｌ１ａと接続されている。同様に、ｎ型半導体領域ＭＶのうち、左側のｎ型半導体領域ＭＶは層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２に形成されているプラグＰＬＧ４ａを介して配線Ｌ２ａに接続されている。
【０１５７】
一方、第２容量形成領域には、半導体基板１Ｓ内にｐ型ウェルＰＷＬ５が形成されており、このｐ型ウェルＰＷＬ５がＭＯＳ容量ＭＯＳ２の下部電極となっている。そして、ｐ型ウェルＰＷＬ５の両側にはｐ型半導体領域ＥＸ３とｐ型半導体領域ＰＳが形成され、このｐ型半導体領域ＰＳのうち、左側のｐ型半導体領域ＰＳは層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１ｂを介して配線Ｌ１ａと接続されている。同様に、ｐ型半導体領域ＰＳのうち、右側のｐ型半導体領域ＰＳは層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２に形成されているプラグＰＬＧ４ｂを介して配線Ｌ２ａに接続されている。
【０１５８】
したがって、第１容量形成領域に形成されているｎ型ウェルＮＷＬ１と第２容量形成領域に形成されているｐ型ウェルＰＷＬ５とは配線Ｌ１ａおよび配線Ｌ２ａによって接続されていることになる。このとき、ｎ型ウェルＮＷＬ１はＭＯＳ容量ＭＯＳ１の下部電極として機能し、ｐ型ウェルＰＷＬ５はＭＯＳ容量ＭＯＳ２の下部電極として機能することから、ＭＯＳ容量ＭＯＳ１の下部電極とＭＯＳ容量ＭＯＳ２の下部電極が配線Ｌ１ａおよび配線Ｌ２ａで電気的に接続されているということになる。
【０１５９】
図２７は、図２５のＢ−Ｂ線で切断した断面図である。図２７に示すように、第１容量形成領域に形成されている電極Ｅ２と第２容量形成領域に形成されている電極Ｅ３とは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ２ａおよびプラグＰＬＧ２ｂを介して配線Ｌ１ｂで接続されていることがわかる。第１容量形成領域に形成されている電極Ｅ２はポリシリコン容量ＰＩＰ１の上部電極として機能し、第２容量形成領域に形成されている電極Ｅ３はポリシリコン容量ＰＩＰ２の下部電極として機能することから、ポリシリコン容量ＰＩＰ１の上部電極とポリシリコン容量ＰＩＰ２の下部電極とは、プラグＰＬＧ２ａおよびプラグＰＬＧ２ｂを介して配線Ｌ１ｂで接続されているということになる。
【０１６０】
以上のようにして第１容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１）と第２容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２）が接続されている。
【０１６１】
図２８は、本実施の形態２における容量素子の接続関係を示す等価回路図である。図２８に示すように、高電位（例えば、電源電位）と低電位（例えば、基準電位）の間に、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２が直列に接続されて直列容量素子が形成しており、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２が接続されている。例えば、本実施の形態２における半導体装置は、電源電位を供給する電源配線と、基準電位を供給する基準配線を含んでおり、直列容量素子を電源電位と基準電位の間に接続するものである。このとき、ＭＯＳ容量ＭＯＳ１を電源配線に接続し、かつ、ＭＯＳ容量ＭＯＳ２を基準配線に接続する。具体的には、図２８に示すように、ＭＯＳ容量ＭＯＳ１の上部電極となる電極Ｅ１は電源配線に接続し、かつ、ＭＯＳ容量ＭＯＳ２の上部電極となる電極Ｅ３は基準配線に接続する。
【０１６２】
したがって、本実施の形態２でも前記実施の形態１と同様に、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続するという第１特徴点により、容量素子を使用した製品不良率を低減することができる。ただし、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続することで構成される直列容量素子の容量値が減少することになるが、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続するという第２特徴点により、単位容量セル当たりの容量値を増加させることができる。すなわち、本実施の形態２による技術的思想によれば、ＭＯＳ容量のピンホール不良に基づく製品不良率を低減することができ、かつ、単位容量セル当たりの容量値を大きくできるという顕著な効果を奏するのである。
【０１６３】
ここで、本実施の形態２では、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２との配置に注意する必要がある。図２８では、ＭＯＳ容量ＭＯＳ１を高電位側に接続し、ＭＯＳ容量ＭＯＳ２を低電位側に接続している。これは、前記実施の形態１の図１１でも説明したように、例えば、ＭＯＳ容量ＭＯＳ１では、下部電極を不純物濃度の薄いｎ型ウェルＮＷＬ１から形成しているので、容量値の電圧依存性が存在するからである。本実施の形態２におけるＭＯＳ容量ＭＯＳ１は、図１１に示すＭＯＳ容量（３）に相当する電圧依存性を有している。したがって、ＭＯＳ容量ＭＯＳ１の上部電極（電極Ｅ１）の電位を下部電極であるｎ型ウェルＮＷＬ１の電位よりも高電位側に配置すると、ＭＯＳ容量ＭＯＳ１の容量値を大きくすることができる。
【０１６４】
一方、ＭＯＳ容量ＭＯＳ２でも、下部電極を不純物濃度の薄いｐ型ウェルＰＷＬ５から形成しているので、容量値の電圧依存性が存在する。本実施の形態２におけるＭＯＳ容量ＭＯＳ２は、図１１に示すＭＯＳ容量（２）に相当する電圧依存性を有している。したがって、ＭＯＳ容量ＭＯＳ２の上部電極（電極Ｅ３）の電位を下部電極であるｐ型ウェルＰＷＬ５の電位よりも低電位側に配置すると、ＭＯＳ容量ＭＯＳ２の容量値を大きくすることができる。
【０１６５】
以上のことから、ＭＯＳ容量ＭＯＳ１の容量値とＭＯＳ容量ＭＯＳ２の容量値をともに大きくする観点から、図２８に示すように、ＭＯＳ容量ＭＯＳ１を高電位側に接続し、かつ、ＭＯＳ容量ＭＯＳ２を低電位側に接続することが望ましい。詳細には、ＭＯＳ容量ＭＯＳ１の上部電極として機能する電極Ｅ１を高電位に接続するのに対し、ＭＯＳ容量ＭＯＳ２の上部電極として機能する電極Ｅ３を低電位に接続する。このように構成することにより、本実施の形態２における容量素子の容量値が低下することを抑制できる。
【０１６６】
本実施の形態２における容量素子は上記のように構成されており、以下に、その製造方法について説明する。本実施の形態２における容量素子を含む半導体装置の製造方法は前記実施の形態１における半導体装置の製造方法とほぼ同様であり、異なる点を強調して説明する。
【０１６７】
まず、前記実施の形態１と同様に、半導体基板１Ｓに素子分離領域ＳＴＩを形成する。そして、図２９に示すように、メモリセル形成領域の半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。その後、半導体基板１Ｓに不純物を導入してｐ型ウェルＰＷＬ１〜ＰＷＬ３、ｎ型ウェルＮＷＬ１、ｐ型ウェルＰＷＬ５を形成する。ｐ型ウェルＰＷＬ１〜ＰＷＬ３、ＰＷＬ５は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。一方、ｎ型ウェルＮＷＬ１は、例えば、リンや砒素などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することにより形成される。具体的に、メモリセル形成領域にｐ型ウェルＰＷＬ１を形成し、低耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ２を形成する。同様に、高耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ３を形成する。さらに、容量素子形成領域のうち第１容量形成領域にｎ型ウェルＮＷＬ１を形成し、容量素子形成領域のうち第２容量形成領域にｐ型ウェルＰＷＬ５を形成する。ｎ型ウェルＮＷＬ１はＭＯＳ容量ＭＯＳ１の下部電極となり、ｐ型ウェルＰＷＬ５はＭＯＳ容量ＭＯＳ２の下部電極となるものである。
【０１６８】
この後、本実施の形態２では、前記実施の形態１と異なり半導体基板１Ｓ内に高濃度半導体領域ＨＳ１、ＨＳ２を形成しない。
【０１６９】
次に、図１４〜図１６と同様の工程を経た後、図３０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、コントロールゲート電極ＣＧに整合してリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域にｎ型半導体領域ＭＶを形成する。この工程は、後述するようにコントロールゲート電極ＣＧの側壁に形成するメモリトランジスタのしきい値を調整するために実施されるものである。このとき、容量素子形成領域においても電極Ｅ１に整合してｎ型半導体領域ＭＶが形成される。ただし、第２容量形成領域にはｎ型半導体領域ＭＶを形成しない。この点は前記実施の形態１と相違する点である。
【０１７０】
続いて、図１８〜図２１と同様の工程を経た後、図３１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、容量素子形成領域のうち第２容量形成領域にｐ型半導体領域ＥＸ３を形成する。具体的には、第２容量形成領域に形成されている電極Ｅ４に整合してｐ型半導体領域ＥＸ３を形成する。本明細書に添付した図面においては、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴとしてｎチャネル型ＭＩＳＦＥＴだけを図示しているが、実際には、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴにｐチャネル型ＭＩＳＦＥＴも含まれている。したがって、このｐチャネル型ＭＩＳＦＥＴのエクステンション領域（ｐ型半導体領域）を形成する工程を利用して、第２容量形成領域にｐ型半導体領域ＥＸ３を形成することができる。
【０１７１】
次に、前記実施の形態１と同様にしてサイドウォールＳＷを形成した後、第２容量形成領域に形成されているサイドウォールＳＷに整合してｐ型半導体領域ＰＳを形成する。この半導体領域ＰＳも、ｐチャネル型ＭＩＳＦＥＴのソース領域やドレイン領域を形成する工程を利用して形成することができる。この後の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態２における半導体装置を形成することができる。具体的には、ＭＯＳ容量ＭＯＳ１の下部電極をｎ型ウェルＮＷＬ１から形成し、ＭＯＳ容量ＭＯＳ２の下部電極をｐ型ウェルＰＷＬ５から形成することができる。本実施の形態２では、前記実施の形態１のように高濃度半導体領域ＨＳ１、ＨＳ２を形成する工程を削減することができるので、製造工程の簡略化を実現できる利点を有する。
【０１７２】
（実施の形態３）
本実施の形態３では、ＭＯＳ容量ＭＯＳ１の下部電極としての濃度の低いｎ型ウェルを使用し、かつ、ＭＯＳ容量ＭＯＳ２の下部電極として濃度の低いｐ型ウェルを使用する点では、前記実施の形態２と同様であるが、それぞれの下部電極から引き出される引き出し領域の構成が前記実施の形態２と相違する。
【０１７３】
図３２は、本実施の形態３における容量素子の接続構成を示す平面図である。図３２の左側に第１容量形成領域が形成され、図３２の右側に第２容量形成領域が形成されている。まず、図３２の左側に形成されている第１容量形成領域には、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ１の下部電極であるｎ型ウェルは見えていないが、このｎ型ウェルと電気的に接続される引き出し領域が図示されている。この引き出し領域は、ｎ型半導体領域ＮＲから形成されている。一方、図３２の右側に形成されている第２容量形成領域には、ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２の積層構造をした容量素子が形成されている。ＭＯＳ容量ＭＯＳ２の下部電極であるｐ型ウェルは見えていないが、このｐ型ウェルと電気的に接続される引き出し領域が図示されている。この引き出し領域は、ｐ型半導体領域ＰＲから形成されている。
【０１７４】
次に、図３２を参照して、第１容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１）と、第２容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２）との間の接続関係について説明する。例えば、第１容量形成領域に形成されているｎ型半導体領域ＮＲと第２容量形成領域に形成されているｐ型半導体領域ＰＲとは、プラグＰＬＧ５ａおよびプラグＰＬＧ５ｂを介して配線Ｌ１ｄで接続されている。また、第１容量形成領域に形成されている電極Ｅ２と第２容量形成領域に形成されている電極Ｅ３とは、プラグＰＬＧ７ａおよびプラグＰＬＧ７ｂを介して配線Ｌ２ｃで接続されている。さらに、第１容量形成領域に形成されている電極Ｅ１と第２容量形成領域に形成されている電極Ｅ４とは、プラグＰＬＧ６ａおよびプラグＰＬＧ６ｂを介して配線Ｌ１ｅで接続されている。
【０１７５】
図３３は、図３２のＡ−Ａ線で切断した断面図である。図３３に示すように、第１容量形成領域には、半導体基板１Ｓ内にｎ型ウェルＮＷＬ１が形成されており、このｎ型ウェルＮＷＬ１がＭＯＳ容量ＭＯＳ１の下部電極となっている。そして、ｎ型ウェルＮＷＬ１と電気的に接続されるように引き出し領域であるｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ５ａを介して配線Ｌ１ｄと接続されている。
【０１７６】
一方、第２容量形成領域には、半導体基板１Ｓ内にｐ型ウェルＰＷＬ５が形成されており、このｐ型ウェルＰＷＬ５がＭＯＳ容量ＭＯＳ２の下部電極となっている。そして、ｐ型ウェルＰＷＬ５と電気的に接続されるように引き出し領域であるｐ型半導体領域ＰＲが形成されている。このｐ型半導体領域ＰＲは層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ５ｂを介して配線Ｌ１ｄと接続されている。
【０１７７】
したがって、第１容量形成領域に形成されているｎ型ウェルＮＷＬ１と第２容量形成領域に形成されているｐ型ウェルＰＷＬ５とは配線Ｌ１ｄによって接続されていることになる。このとき、ｎ型ウェルＮＷＬ１はＭＯＳ容量ＭＯＳ１の下部電極として機能し、ｐ型ウェルＰＷＬ５はＭＯＳ容量ＭＯＳ２の下部電極として機能することから、ＭＯＳ容量ＭＯＳ１の下部電極とＭＯＳ容量ＭＯＳ２の下部電極が配線Ｌ１ｄで電気的に接続されているということになる。
【０１７８】
さらに、図３３に示すように、第１容量形成領域に形成されている電極Ｅ２と第２容量形成領域に形成されている電極Ｅ３とは、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２を貫通するプラグＰＬＧ７ａおよびプラグＰＬＧ７ｂを介して配線Ｌ２ｃで接続されていることがわかる。第１容量形成領域に形成されている電極Ｅ２はポリシリコン容量ＰＩＰ１の上部電極として機能し、第２容量形成領域に形成されている電極Ｅ３はポリシリコン容量ＰＩＰ２の下部電極として機能することから、ポリシリコン容量ＰＩＰ１の上部電極とポリシリコン容量ＰＩＰ２の下部電極とは、プラグＰＬＧ７ａおよびプラグＰＬＧ７ｂを介して配線Ｌ２ｃで接続されているということになる。
【０１７９】
また、本実施の形態３において、プラグＰＬＧ７ａの形成される位置については、上述の前記実施の形態１および前記実施の形態２のプラグＰＬＧ２ａと同様に、電極Ｅ１と電極Ｅ２とが重ならない位置に形成される。また、プラグＰＬＧ６ｂについても同様である。
【０１８０】
以上のようにして第１容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１）と第２容量形成領域に形成されている容量素子（ＭＯＳ容量ＭＯＳ２とポリシリコン容量ＰＩＰ２）が接続されている。
【０１８１】
このようにして、本実施の形態３における容量素子も図２８に示す等価回路図のように接続されている。したがって、本実施の形態３でも、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続するという第１特徴点により、容量素子を使用した製品不良率を低減することができる。ただし、ＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列接続することで構成される直列容量素子の容量値が減少することになるが、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続するという第２特徴点により、単位容量セル当たりの容量値を増加させることができる。すなわち、本実施の形態３による技術的思想によれば、ＭＯＳ容量のピンホール不良に基づく製品不良率を低減することができ、かつ、単位容量セル当たりの容量値を大きくできるという顕著な効果を奏するのである。
【０１８２】
本実施の形態３における容量素子は上記のように構成されており、以下に、その製造方法について説明する。本実施の形態３における容量素子を含む半導体装置の製造方法は前記実施の形態２における半導体装置の製造方法とほぼ同様である。ただし、本実施の形態３では、図３３に示すｎ型半導体領域ＮＲおよびｐ型半導体領域ＰＲを形成する必要がある。例えば、このｎ型半導体領域ＮＲは前記実施の形態１や前記実施の形態２と同様に、メモリセルに形成するｎ型半導体領域ＭＶを形成する工程を利用して形成することもできるし、例えば、低耐圧ＭＩＳＦＥＴの低濃度不純物拡散領域ＥＸ１、高濃度不純物拡散領域Ｓ１、Ｄ１、あるいは、高耐圧ＭＩＳＦＥＴの低濃度不純物拡散領域ＥＸ２、高濃度不純物拡散領域Ｓ２、Ｄ２を形成する工程を利用して形成することもできる。また、ｐ型半導体領域ＰＲは、ｐチャネル型ＭＩＳＦＥＴのソース領域やドレイン領域を形成する工程を利用して形成することができる。このことから、本実施の形態３によれば、引き出し領域となるｎ型半導体領域ＮＲおよびｐ型半導体領域ＰＲを形成する自由度が向上するという利点を有することになる。
【０１８３】
（実施の形態４）
前記実施の形態１〜３では、積層構造の容量素子を、電荷蓄積膜ＥＣに電荷を蓄積する不揮発性メモリと同工程で形成する例を示したが、本実施の形態４では、図３４に示すように、フローティングゲート電極ＦＧに電荷を蓄積する不揮発性メモリと同工程で形成した場合を例示している。
【０１８４】
すなわち、不揮発性メモリのメモリセル形成領域に形成されているメモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上にゲート絶縁膜ＧＯＸ４を介して形成されたフローティングゲート電極ＦＧに電荷が蓄積される。フローティングゲート電極ＦＧ上には、電位障壁膜ＥＶ３を介してコントロールゲート電極ＣＧが形成されている。ここで、ゲート絶縁膜ＧＯＸ４は、例えば、酸化シリコン膜からなる。また、フローティングゲート電極ＦＧは、例えば、ポリシリコン膜（多結晶シリコン膜）からなる。電位障壁膜ＥＶ３は、酸化シリコン膜１２と窒化シリコン膜１３と酸化シリコン膜１４の積層膜（ＯＮＯ膜）からなる。また、コントロールゲート電極ＣＧは、例えば、ポリシリコン膜２０とタングステンシリサイド膜２１などからなる。
【０１８５】
そして、容量形成領域には、ＭＯＳ容量ＭＯＳ１とポリシリコン容量ＰＩＰ１が形成されている。ＭＯＳ容量ＭＯＳ１は、ｎ型ウェルＮＷＬ１が下部電極とされ、電極Ｅ１が上部電極とされ、ｎ型ウェルＮＷＬ１と電極Ｅ１の間に容量絶縁膜ＣＩ１が形成されている。ポリシリコン容量ＰＩＰ１は、電極Ｅ１が下部電極とされ、電極Ｅ２が上部電極とされ、電極Ｅ１と電極Ｅ２との間に容量絶縁膜ＣＩ２が形成されている。ここで、容量絶縁膜ＣＩ１はゲート絶縁膜ＧＯＸ４と同工程で形成され、電極Ｅ１はフローティングゲート電極ＦＧと同工程で形成されている。さらに、容量絶縁膜ＣＩ２は電位障壁膜ＥＶ３と同工程で形成され、電極Ｅ２はコントロールゲート電極ＣＧと同工程で形成されている。すなわち、容量絶縁膜ＣＩ１はゲート絶縁膜ＧＯＸ４と同じ酸化シリコン膜から形成され、電極Ｅ１はフローティングゲート電極ＦＧと同じポリシリコン膜から形成されている。そして、容量絶縁膜ＣＩ２は電位障壁膜ＥＶ３と同じ酸化シリコン膜１２、窒化シリコン膜１３および酸化シリコン膜１４の積層膜から形成され、電極Ｅ２はコントロールゲート電極ＣＧと同じポリシリコン膜２０とタングステンシリサイド膜２１から形成されている。
【０１８６】
また、本実施の形態４のような不揮発性メモリとしては、ＮＯＲ型、または、ＮＡＮＤ型のフラッシュメモリが挙げられる。
【０１８７】
ここで、本実施の形態４で示した積層構造の容量素子を複数用いて、前記実施の形態１〜３で示した容量素子間の接続関係を実現することで、前記実施の形態１〜３と同様の効果を得ることができる。
【０１８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１８９】
前記実施の形態では、シリサイド膜としてコバルトシリサイド膜を例示したが、例えば、ニッケルシリサイド膜としてもよい。
【０１９０】
また、前記実施の形態では、配線としてアルミニウムを主体とする導体膜を使用した場合を例示したが、銅を主体とする導体膜で形成しても良い。その場合の配線構造は、層間絶縁膜ＩＬ１やＩＬ２に溝を形成し、溝内に銅を主成分とする導体膜を埋め込むようにして形成することができる。
【産業上の利用可能性】
【０１９１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１９２】
【図１】マイコンを形成した半導体チップを示す平面図であり、半導体チップに形成されたそれぞれの素子のレイアウト構成を示した図である。
【図２】メモリセル形成領域に形成されているメモリセル、低耐圧ＭＩＳＦＥＴ形成領域に形成されている低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴ形成領域に形成されている高耐圧ＭＩＳＦＥＴ、容量素子形成領域に形成されている容量素子のそれぞれを示す断面図である。
【図３】ＭＯＳ容量に発生するピンホール不良を図示したものである。
【図４】ポリシリコン容量の構成を示す断面図である。
【図５】本発明の実施の形態１における容量素子の構成を示す回路図である。
【図６】図５の等価回路図を示す図である。
【図７】図６に示す等価回路図での容量値を説明するための図である。
【図８】実施の形態１における容量素子のレイアウト構成を示す平面図である。
【図９】図８のＡ−Ａ線で切断した断面図である。
【図１０】図８のＢ−Ｂ線で切断した断面図である。
【図１１】下部電極を基準にして上部電極に印加する相対的な電圧と容量値との関係を示すグラフである。
【図１２】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２における容量素子のレイアウト構成を示す平面図である。
【図２６】図２５のＡ−Ａ線で切断した断面図である。
【図２７】図２５のＢ−Ｂ線で切断した断面図である。
【図２８】実施の形態２における容量素子の接続関係を示す等価回路図である。
【図２９】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態３における容量素子のレイアウト構成を示す平面図である。
【図３３】図３２のＡ−Ａ線で切断した断面図である。
【図３４】実施の形態４における不揮発性メモリと容量素子を示す断面図である。
【符号の説明】
【０１９３】
１ ＣＰＵ
１Ｓ 半導体基板
２ ＲＡＭ
３ アナログ回路
４ フラッシュメモリ
１０ 絶縁膜
１１ ポリシリコン膜
１２ 酸化シリコン膜
１３ 窒化シリコン膜
１４ 酸化シリコン膜
１５ ポリシリコン膜
２０ ポリシリコン膜
２１ タングステンシリサイド膜
ＣＧ コントロールゲート電極
ＣＨＰ 半導体チップ
ＣＩ１ 容量絶縁膜
ＣＩ３ 容量絶縁膜
Ｄ１ 高濃度不純物拡散領域
Ｄ２ 高濃度不純物拡散領域
Ｄ３ 高濃度不純物拡散領域
Ｅ１ 電極
Ｅ２ 電極
Ｅ３ 電極
Ｅ４ 電極
ＥＣ 電荷蓄積膜
ＥＶ１ 電位障壁膜
ＥＶ２ 電位障壁膜
ＥＶ３ 電位障壁膜
ＥＸ１ 低濃度不純物拡散領域
ＥＸ２ 低濃度不純物拡散領域
ＥＸ３ ｐ型半導体領域
ＦＧ フローティングゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＧＯＸ３ ゲート絶縁膜
ＧＯＸ４ ゲート絶縁膜
ＨＳ１ 高濃度半導体領域
ＨＳ２ 高濃度半導体領域
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
Ｌ１ 配線
Ｌ１ａ 配線
Ｌ１ｂ 配線
Ｌ１ｃ 配線
Ｌ１ｄ 配線
Ｌ１ｅ 配線
Ｌ２ａ 配線
Ｌ２ｂ 配線
Ｌ２ｃ 配線
ＭＯＳ１ ＭＯＳ容量
ＭＯＳ２ ＭＯＳ容量
ＭＤ 低濃度不純物拡散領域
ＭＧ メモリゲート電極
ＭＳ 低濃度不純物拡散領域
ＭＶ ｎ型半導体領域
ＮＩＳＯ ウェル分離領域
ＮＲ ｎ型半導体領域
ＮＷＬ１ ｎ型ウェル
ＰＩＰ１ ポリシリコン容量
ＰＩＰ２ ポリシリコン容量
ＰＤ パッド
ＰＨ ピンホール
ＰＬＧ プラグ
ＰＬＧ１ａ プラグ
ＰＬＧ１ｂ プラグ
ＰＬＧ２ａ プラグ
ＰＬＧ２ｂ プラグ
ＰＬＧ３ａ プラグ
ＰＬＧ３ｂ プラグ
ＰＬＧ４ａ プラグ
ＰＬＧ４ｂ プラグ
ＰＬＧ５ａ プラグ
ＰＬＧ５ｂ プラグ
ＰＬＧ６ａ プラグ
ＰＬＧ６ｂ プラグ
ＰＬＧ７ａ プラグ
ＰＬＧ７ｂ プラグ
ＰＲ ｐ型半導体領域
ＰＳ ｐ型半導体領域
ＰＷＬ１ ｐ型ウェル
ＰＷＬ２ ｐ型ウェル
ＰＷＬ３ ｐ型ウェル
ＰＷＬ４ ｐ型ウェル
ＰＷＬ５ ｐ型ウェル
Ｓ１ 高濃度不純物拡散領域
Ｓ２ 高濃度不純物拡散領域
Ｓ３ 高濃度不純物拡散領域
ＳＬ コバルトシリサイド膜
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
【特許請求の範囲】
【請求項１】
第１容量形成領域と第２容量形成領域とを半導体基板に有し、
前記第１容量形成領域には、
（ａ１）前記半導体基板内に形成された第１半導体領域からなる第１下部電極と、
（ａ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
（ａ３）前記第１容量絶縁膜上に形成された第１導体膜からなる第１上部電極とを備える第１容量素子と、
（ｂ１）前記第１導体膜からなる第２下部電極と、
（ｂ２）前記第１導体膜上に形成された第２容量絶縁膜と、
（ｂ３）前記第２容量絶縁膜上に形成された第２導体膜からなる第２上部電極とを備える第２容量素子が形成され、
前記第２容量形成領域には、
（ｃ１）前記半導体基板内に形成された第２半導体領域からなる第３下部電極と、
（ｃ２）前記第２半導体領域上に形成された第３容量絶縁膜と、
（ｃ３）前記第１容量絶縁膜上に形成された第１導体膜からなる第３上部電極とを備える第３容量素子と、
（ｄ１）前記第１導体膜からなる第４下部電極と、
（ｄ２）前記第１導体膜上に形成された第４容量絶縁膜と、
（ｄ３）前記第２容量絶縁膜上に形成された第２導体膜からなる第４上部電極とを備える第４容量素子が形成されている半導体装置であって、
前記第１容量素子と前記第３容量素子は直列接続されて直列容量素子を形成するとともに、前記直列容量素子と前記第２容量素子とは並列接続され、かつ、前記直列容量素子と前記第４容量素子も並列接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１半導体領域および前記第２半導体領域は、同じ導電型の半導体領域であり、
前記第１半導体領域は、前記第１容量形成領域の前記半導体基板内に存在する半導体領域の中で最も不純物濃度が高く、
前記第２半導体領域は、前記第２容量形成領域の前記半導体基板内に存在する半導体領域の中で最も不純物濃度が高いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記第１半導体領域および前記第２半導体領域は同濃度のｎ型半導体領域であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記第１容量素子と前記第３容量素子とを直列接続することにより形成されている直列容量素子と、前記直列容量素子と並列接続されている前記第２容量素子と、前記直列容量素子と並列接続されている前記第４容量素子のいずれもが、第１電位と前記第１電位よりも電位の低い第２電位の間に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
さらに、前記半導体基板は、第１電源電位を用いて動作する低耐圧ＭＩＳＦＥＴが形成されている低耐圧ＭＩＳＦＥＴ形成領域と、前記第１電源電位よりも高い第２電源電位を用いて動作する高耐圧ＭＩＳＦＥＴが形成されている高耐圧ＭＩＳＦＥＴ形成領域とを有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記直列容量素子と前記第２容量素子と前記第４容量素子は、前記低耐圧ＭＩＳＦＥＴを使用した回路に用いられることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記第１電位は前記低耐圧ＭＩＳＦＥＴを動作させる前記第１電源電位であり、前記第２電位は基準電位であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
さらに、前記半導体基板には、不揮発性メモリセルが形成されているメモリセル形成領域を有し、
前記不揮発性メモリセルは、
（ｅ１）前記半導体基板に形成されたゲート絶縁膜と、
（ｅ２）前記ゲート絶縁膜上に形成されたコントロールゲート電極と、
（ｅ３）前記コントロールゲート電極の片側の側壁に絶縁膜を介して形成されたメモリゲート電極とを有し、
前記絶縁膜は、第１電位障壁膜と、前記第１電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２電位障壁膜を含むことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記ゲート絶縁膜と前記第１容量絶縁膜と前記第３容量絶縁膜は同じ膜から形成され、
前記コントロールゲート電極は、前記第１導体膜を加工して形成され、
前記絶縁膜と前記第２容量絶縁膜と前記第４容量絶縁膜は同じ膜から形成され、
前記メモリゲート電極は、前記第２導体膜を加工して形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記第１導体膜および前記第２導体膜はポリシリコン膜から形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記絶縁膜および前記第２容量絶縁膜は、第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜よりなる積層膜から形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
前記第１半導体領域はｎ型ウェルであり、前記第２半導体領域はｐ型ウェルであることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記第１容量素子と前記第３容量素子とを直列接続することにより形成されている直列容量素子と、前記直列容量素子と並列接続されている前記第２容量素子と、前記直列容量素子と並列接続されている前記第４容量素子のいずれもが、第１電位と前記第１電位よりも低い第２電位の間に接続されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記第１電位と前記第２電位の間に接続される前記直列容量素子のうち、前記第１容量素子を第１電位側に配置し、前記第３容量素子を第２電位側に配置することを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第１容量素子の前記第１上部電極を前記第１電位に接続し、前記第３容量素子の前記第３上部電極を前記第２電位に接続することを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記第１電位は電源電位であり、前記第２電位は基準電位であることを特徴とする半導体装置。
【請求項１７】
第１容量形成領域と第２容量形成領域とメモリセル形成領域とを有する半導体基板上に半導体装置を製造する半導体装置の製造方法であって、
（ａ）前記第１容量形成領域の前記半導体基板内に第１半導体領域を形成し、かつ、前記第２容量形成領域の前記半導体基板内に第２半導体領域を形成することにより、前記第１容量形成領域では前記第１半導体領域からなる第１下部電極を形成し、かつ、前記第２容量形成領域では前記第２半導体領域からなる第３下部電極を形成する工程と、
（ｂ）前記（ａ）工程後、前記第１容量形成領域と前記第２容量形成領域と前記メモリセル形成領域の前記半導体基板上に第１絶縁膜を形成することにより、前記メモリセル形成領域では前記第１絶縁膜よりなるゲート絶縁膜を形成するとともに、前記第１容量形成領域では前記第１絶縁膜よりなる第１容量絶縁膜を形成し、かつ、前記第２容量形成領域では前記第１絶縁膜よりなる第３容量絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記第１絶縁膜上に第１導体膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第１導体膜をパターニングすることにより、前記メモリセル形成領域にコントロールゲート電極を形成するとともに、前記第１容量形成領域に第１上部電極を形成し、かつ、前記第２容量形成領域に第３上部電極を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１容量形成領域と前記第２容量形成領域と前記メモリセル形成領域を含む半導体基板上に積層絶縁膜を形成することにより、前記メモリセル形成領域では前記積層絶縁膜からなる第１電位障壁膜と電荷蓄積膜と第２電位障壁膜を形成するとともに、前記第１容量形成領域では前記積層絶縁膜よりなる第２容量絶縁膜を形成し、かつ、前記第２容量形成領域では前記積層絶縁膜よりなる第４容量絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記積層絶縁膜上に第２導体膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記第２導体膜をパターニングすることにより、前記メモリセル形成領域では前記コントロールゲート電極の両側の側壁に前記第２導体膜を残すとともに、前記第１容量形成領域では前記第２容量絶縁膜上に前記第２導体膜からなる第２上部電極を形成し、かつ、前記第２容量形成領域では前記第４容量絶縁膜上に前記第２導体膜からなる第４上部電極を形成する工程と、
（ｈ）前記（ｇ）工程後、前記メモリセル形成領域では前記コントロールゲート電極の片側の側壁にだけ前記第２導体膜を残すことにより、前記第２導体膜からなるメモリゲート電極を形成する工程と、
（ｉ）前記（ｈ）工程後、前記半導体基板上に層間絶縁膜を介して複数の配線を形成する工程とを備え、
前記第１下部電極と前記第１容量絶縁膜と前記第１上部電極からなる第１容量素子と、前記第３下部電極と前記第３容量絶縁膜と前記第３上部電極からなる第３容量素子とを前記複数の配線を用いて直列接続することにより直列容量素子を形成し、前記第１上部電極を第２下部電極とし、この前記第２下部電極と前記第２容量絶縁膜と前記第２上部電極からなる第２容量素子と前記直列容量素子とを前記複数の配線を用いて並列接続し、かつ、前記第３上部電極を第４下部電極とし、この前記第４下部電極と前記第４容量絶縁膜と前記第４上部電極からなる第４容量素子と前記直列容量素子も前記複数の配線を用いて並列接続することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記第１半導体領域および前記第２半導体領域は、同じ導電型の半導体領域であり、
前記第１半導体領域は、前記第１容量形成領域の前記半導体基板内に存在する半導体領域の中で最も不純物濃度が高く、
前記第２半導体領域は、前記第２容量形成領域の前記半導体基板内に存在する半導体領域の中で最も不純物濃度が高いことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記第１半導体領域および前記第２半導体領域はｎ型半導体領域から形成し、
前記第１導体膜および前記第２導体膜はポリシリコン膜から形成し、
前記積層絶縁膜を構成する前記第１電位障壁膜と前記第２電位障壁膜は酸化シリコン膜から形成し、かつ、前記電荷蓄積膜は窒化シリコン膜から形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法であって、
前記第１半導体領域はｎ型ウェルから形成する一方、前記第２半導体領域はｐ型ウェルから形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
前記第１導体膜および前記第２導体膜はポリシリコン膜から形成し、
前記積層絶縁膜を構成する前記第１電位障壁膜と前記第２電位障壁膜は酸化シリコン膜から形成し、かつ、前記電荷蓄積膜は窒化シリコン膜から形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０記載の半導体装置の製造方法であって、
前記複数の配線は、電源電位を供給する電源配線と、基準電位を供給する基準配線を含み、
前記直列容量素子を前記電源電位と前記基準電位の間に接続し、
前記第１容量素子を前記電源電位側に接続し、かつ、前記第３容量素子を前記基準電位側に接続することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法であって、
前記第１容量素子の前記第１上部電極は前記電源配線に接続し、かつ、前記第３容量素子の前記第３上部電極は前記基準配線に接続することを特徴とする半導体装置の製造方法。
【請求項１】
第１容量形成領域と第２容量形成領域とを半導体基板に有し、
前記第１容量形成領域には、
（ａ１）前記半導体基板内に形成された第１半導体領域からなる第１下部電極と、
（ａ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
（ａ３）前記第１容量絶縁膜上に形成された第１導体膜からなる第１上部電極とを備える第１容量素子と、
（ｂ１）前記第１導体膜からなる第２下部電極と、
（ｂ２）前記第１導体膜上に形成された第２容量絶縁膜と、
（ｂ３）前記第２容量絶縁膜上に形成された第２導体膜からなる第２上部電極とを備える第２容量素子が形成され、
前記第２容量形成領域には、
（ｃ１）前記半導体基板内に形成された第２半導体領域からなる第３下部電極と、
（ｃ２）前記第２半導体領域上に形成された第３容量絶縁膜と、
（ｃ３）前記第１容量絶縁膜上に形成された第１導体膜からなる第３上部電極とを備える第３容量素子と、
（ｄ１）前記第１導体膜からなる第４下部電極と、
（ｄ２）前記第１導体膜上に形成された第４容量絶縁膜と、
（ｄ３）前記第２容量絶縁膜上に形成された第２導体膜からなる第４上部電極とを備える第４容量素子が形成されている半導体装置であって、
前記第１容量素子と前記第３容量素子は直列接続されて直列容量素子を形成するとともに、前記直列容量素子と前記第２容量素子とは並列接続され、かつ、前記直列容量素子と前記第４容量素子も並列接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１半導体領域および前記第２半導体領域は、同じ導電型の半導体領域であり、
前記第１半導体領域は、前記第１容量形成領域の前記半導体基板内に存在する半導体領域の中で最も不純物濃度が高く、
前記第２半導体領域は、前記第２容量形成領域の前記半導体基板内に存在する半導体領域の中で最も不純物濃度が高いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記第１半導体領域および前記第２半導体領域は同濃度のｎ型半導体領域であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記第１容量素子と前記第３容量素子とを直列接続することにより形成されている直列容量素子と、前記直列容量素子と並列接続されている前記第２容量素子と、前記直列容量素子と並列接続されている前記第４容量素子のいずれもが、第１電位と前記第１電位よりも電位の低い第２電位の間に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
さらに、前記半導体基板は、第１電源電位を用いて動作する低耐圧ＭＩＳＦＥＴが形成されている低耐圧ＭＩＳＦＥＴ形成領域と、前記第１電源電位よりも高い第２電源電位を用いて動作する高耐圧ＭＩＳＦＥＴが形成されている高耐圧ＭＩＳＦＥＴ形成領域とを有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記直列容量素子と前記第２容量素子と前記第４容量素子は、前記低耐圧ＭＩＳＦＥＴを使用した回路に用いられることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記第１電位は前記低耐圧ＭＩＳＦＥＴを動作させる前記第１電源電位であり、前記第２電位は基準電位であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
さらに、前記半導体基板には、不揮発性メモリセルが形成されているメモリセル形成領域を有し、
前記不揮発性メモリセルは、
（ｅ１）前記半導体基板に形成されたゲート絶縁膜と、
（ｅ２）前記ゲート絶縁膜上に形成されたコントロールゲート電極と、
（ｅ３）前記コントロールゲート電極の片側の側壁に絶縁膜を介して形成されたメモリゲート電極とを有し、
前記絶縁膜は、第１電位障壁膜と、前記第１電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２電位障壁膜を含むことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記ゲート絶縁膜と前記第１容量絶縁膜と前記第３容量絶縁膜は同じ膜から形成され、
前記コントロールゲート電極は、前記第１導体膜を加工して形成され、
前記絶縁膜と前記第２容量絶縁膜と前記第４容量絶縁膜は同じ膜から形成され、
前記メモリゲート電極は、前記第２導体膜を加工して形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記第１導体膜および前記第２導体膜はポリシリコン膜から形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記絶縁膜および前記第２容量絶縁膜は、第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜よりなる積層膜から形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
前記第１半導体領域はｎ型ウェルであり、前記第２半導体領域はｐ型ウェルであることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記第１容量素子と前記第３容量素子とを直列接続することにより形成されている直列容量素子と、前記直列容量素子と並列接続されている前記第２容量素子と、前記直列容量素子と並列接続されている前記第４容量素子のいずれもが、第１電位と前記第１電位よりも低い第２電位の間に接続されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記第１電位と前記第２電位の間に接続される前記直列容量素子のうち、前記第１容量素子を第１電位側に配置し、前記第３容量素子を第２電位側に配置することを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第１容量素子の前記第１上部電極を前記第１電位に接続し、前記第３容量素子の前記第３上部電極を前記第２電位に接続することを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記第１電位は電源電位であり、前記第２電位は基準電位であることを特徴とする半導体装置。
【請求項１７】
第１容量形成領域と第２容量形成領域とメモリセル形成領域とを有する半導体基板上に半導体装置を製造する半導体装置の製造方法であって、
（ａ）前記第１容量形成領域の前記半導体基板内に第１半導体領域を形成し、かつ、前記第２容量形成領域の前記半導体基板内に第２半導体領域を形成することにより、前記第１容量形成領域では前記第１半導体領域からなる第１下部電極を形成し、かつ、前記第２容量形成領域では前記第２半導体領域からなる第３下部電極を形成する工程と、
（ｂ）前記（ａ）工程後、前記第１容量形成領域と前記第２容量形成領域と前記メモリセル形成領域の前記半導体基板上に第１絶縁膜を形成することにより、前記メモリセル形成領域では前記第１絶縁膜よりなるゲート絶縁膜を形成するとともに、前記第１容量形成領域では前記第１絶縁膜よりなる第１容量絶縁膜を形成し、かつ、前記第２容量形成領域では前記第１絶縁膜よりなる第３容量絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記第１絶縁膜上に第１導体膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第１導体膜をパターニングすることにより、前記メモリセル形成領域にコントロールゲート電極を形成するとともに、前記第１容量形成領域に第１上部電極を形成し、かつ、前記第２容量形成領域に第３上部電極を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１容量形成領域と前記第２容量形成領域と前記メモリセル形成領域を含む半導体基板上に積層絶縁膜を形成することにより、前記メモリセル形成領域では前記積層絶縁膜からなる第１電位障壁膜と電荷蓄積膜と第２電位障壁膜を形成するとともに、前記第１容量形成領域では前記積層絶縁膜よりなる第２容量絶縁膜を形成し、かつ、前記第２容量形成領域では前記積層絶縁膜よりなる第４容量絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記積層絶縁膜上に第２導体膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記第２導体膜をパターニングすることにより、前記メモリセル形成領域では前記コントロールゲート電極の両側の側壁に前記第２導体膜を残すとともに、前記第１容量形成領域では前記第２容量絶縁膜上に前記第２導体膜からなる第２上部電極を形成し、かつ、前記第２容量形成領域では前記第４容量絶縁膜上に前記第２導体膜からなる第４上部電極を形成する工程と、
（ｈ）前記（ｇ）工程後、前記メモリセル形成領域では前記コントロールゲート電極の片側の側壁にだけ前記第２導体膜を残すことにより、前記第２導体膜からなるメモリゲート電極を形成する工程と、
（ｉ）前記（ｈ）工程後、前記半導体基板上に層間絶縁膜を介して複数の配線を形成する工程とを備え、
前記第１下部電極と前記第１容量絶縁膜と前記第１上部電極からなる第１容量素子と、前記第３下部電極と前記第３容量絶縁膜と前記第３上部電極からなる第３容量素子とを前記複数の配線を用いて直列接続することにより直列容量素子を形成し、前記第１上部電極を第２下部電極とし、この前記第２下部電極と前記第２容量絶縁膜と前記第２上部電極からなる第２容量素子と前記直列容量素子とを前記複数の配線を用いて並列接続し、かつ、前記第３上部電極を第４下部電極とし、この前記第４下部電極と前記第４容量絶縁膜と前記第４上部電極からなる第４容量素子と前記直列容量素子も前記複数の配線を用いて並列接続することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記第１半導体領域および前記第２半導体領域は、同じ導電型の半導体領域であり、
前記第１半導体領域は、前記第１容量形成領域の前記半導体基板内に存在する半導体領域の中で最も不純物濃度が高く、
前記第２半導体領域は、前記第２容量形成領域の前記半導体基板内に存在する半導体領域の中で最も不純物濃度が高いことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記第１半導体領域および前記第２半導体領域はｎ型半導体領域から形成し、
前記第１導体膜および前記第２導体膜はポリシリコン膜から形成し、
前記積層絶縁膜を構成する前記第１電位障壁膜と前記第２電位障壁膜は酸化シリコン膜から形成し、かつ、前記電荷蓄積膜は窒化シリコン膜から形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法であって、
前記第１半導体領域はｎ型ウェルから形成する一方、前記第２半導体領域はｐ型ウェルから形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
前記第１導体膜および前記第２導体膜はポリシリコン膜から形成し、
前記積層絶縁膜を構成する前記第１電位障壁膜と前記第２電位障壁膜は酸化シリコン膜から形成し、かつ、前記電荷蓄積膜は窒化シリコン膜から形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０記載の半導体装置の製造方法であって、
前記複数の配線は、電源電位を供給する電源配線と、基準電位を供給する基準配線を含み、
前記直列容量素子を前記電源電位と前記基準電位の間に接続し、
前記第１容量素子を前記電源電位側に接続し、かつ、前記第３容量素子を前記基準電位側に接続することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法であって、
前記第１容量素子の前記第１上部電極は前記電源配線に接続し、かつ、前記第３容量素子の前記第３上部電極は前記基準配線に接続することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１０−４０７９７（Ｐ２０１０−４０７９７Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−２０２５５４（Ｐ２００８−２０２５５４）
【出願日】平成２０年８月６日（２００８．８．６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年８月６日（２００８．８．６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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