【課題】小型化、低コスト化、低雑音化を図ったチャージポンプ式ＤＣ−ＤＣコンバーターを提供する。
【解決手段】ＤＣ−ＤＣコンバーターは、発振回路１と、インバーター２と、ダイオード接続されたＭＯＳトランジスタ３ａ，３ｂと、ＭＯＳゲート酸化膜キャパシタ４ａ，４ｂとを含んでいる。ＭＯＳゲート酸化膜キャパシタ４ａ，４ｂのそれぞれは、半導体基板上に形成されたｎ型ウェル４１ａ，４１ｂと、ｎ型ウェル４１ａ，４１ｂ上に絶縁膜を介して形成される容量用電極４９ａ，４９ｂと、ｎ型ウェル４１ａ，４１ｂ内に形成されたｎ型拡散領域４３ａ，４３ｂ，４５ａ，４５ｂとを備えている。昇圧動作に必要なコンデンサを、ＭＯＳゲート酸化膜キャパシタ４ａ，４ｂとして集積回路に内蔵することにより、小型化、低コスト化、低雑音化を図ることができる。 （もっと読む）

【課題】ダマシン構造に組み込まれたキャパシタを有する半導体素子を提供する。
【解決手段】キャパシタ２５は、ダマシン構造内の半導体素子構成要素を有するダマシン構造の金属化層内全体に形成される。好ましくは、金属層の誘電体内にエッチングされる溝内にキャパシタは形成され、キャパシタは金属層の素子構成要素１６に電気的に接続する凹部内部に形成される第１のキャパシタ電極２６を包含する。絶縁体３０上に形成される第２のキャパシタ電極２７と共に絶縁体は前記第１のキャパシタ電極上に形成されるのが好ましい。これらの要素は凹部を形成するように、溝に適合するように堆積されるのが望ましく、その一部は溝内部に延在する。次に形成される素子構成要素は、第２のキャパシタ電極に電気的に接触するようにされる。 （もっと読む）

【課題】 高さの異なる複数の配線層に対して同一工程によってビア孔を形成することができる。
【解決手段】 第１絶縁膜上に配線層を形成する工程と、第１絶縁膜の上方に第２絶縁膜を形成する工程と、下部電極と上部電極間に誘電体膜を有し、上部電極に対して下部電極及び誘電体膜が延在する容量素子の下部電極を第２絶縁膜上に形成する工程と、上部電極上及び誘電体膜上に第１膜を形成する工程と、第２絶縁膜上及び第１膜上に、第２絶縁膜及び第１膜よりもエッチング耐性が低い第３絶縁膜を形成する工程と、第３絶縁膜をエッチングして、配線層上の第２絶縁膜を露出する第１開口部、上部電極上の第１膜を露出する第２開口部、及び誘電体膜上の第１膜を露出する第３開口部を形成する工程と、第１開口部の下方にある配線層、第２開口部の下方にある上部電極、及び第３開口部の下方にある下部電極が露出するようにエッチングする工程と、を含む。 （もっと読む）

【課題】電荷を蓄積させる量を容易に調整可能であり、信号遅延回路において信号遅延量を所望に調整可能にする。
【解決手段】セレクタ回路３００が、第１半導体部１００の電位および第２半導体部２００の電位を調整し、第１半導体部１００と信号配線１０との間と、第２半導体部２００と信号配線１０との間との少なくとも一方において電位差を生じさせる。これにより、第１半導体部１００と信号配線１０との間と、第２半導体部２００と信号配線１０との間との少なくとも一方を、静電容量素子として機能させる。 （もっと読む）

【課題】同一半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型トランジスタとＭＯＳキャパシタを形成するための半導体装置の製造方法において、製造工程を追加することなく、ＭＯＳトランジスタのしきい値電圧近傍で安定した容量をもつＭＯＳキャパシタを製造する。
【解決手段】工程（２）でＮｃｈＭＯＳトランジスタ９ｎの形成領域のＰ型ウェル３及びＭＯＳキャパシタ１１の形成領域のＮ型ウェル５にＮｃｈＭＯＳトランジスタ９ｎのしきい値電圧調整用ボロンイオンを同時に注入し、かつＰｃｈＭＯＳトランジスタ９ｐの形成領域のＮ型ウェル５には上記ボロンイオンを注入せず、ＭＯＳキャパシタ１１とＰｃｈＭＯＳトランジスタ９ｐでＮ型ウェル５の表面近傍の不純物イオン濃度プロファイルを異ならせる。 （もっと読む）

【課題】非破壊で迅速にトレンチ形状の仕上がりを検査することができる、半導体装置製造用基板、半導体装置、および半導体装置の製造方法を提供する
【解決手段】ウエハは、有効領域と、無効領域とを備えている。有効領域は、第１溝部を有する半導体素子を含んでいる。無効領域は、有効領域の周りに設けられ、ダイシングにより切断される位置を含んでいる。この無効領域は、不純物層６０と、第１半導体層５１と、第２溝部Ｔ２とを含んでいる。不純物層６０は第１導電型を有している。第１半導体層５１は、不純物層６０上に設けられ、第１導電型と異なる第２導電型を有している。第２溝部Ｔ２は、第１溝部と同時に形成され、厚み方向に第１半導体層５１を貫通し、平面パターンにおいて第１半導体層５１に囲まれている。 （もっと読む）

【課題】（０００１）面や（１１−２０）面よりも優れた（０００−１）面の炭化珪素基板を用いた半導体装置において、ゲート酸化後の熱処理方法を最適化することにより、高耐圧で高チャネル移動度を有するＳｉＣ半導体装置を提供する。
【解決手段】（０００−１）面の炭化珪素からなる半導体領域にゲート絶縁膜と、そのゲート絶縁膜上にゲート電極と、上記半導体領域に電極を有する半導体装置において、ゲート絶縁膜中に１Ｅ１９／cm³から１Ｅ２０／cm³の範囲の水素あるいは水酸基（ＯＨ）を含む。或いは、ゲート絶縁膜と半導体領域の界面に１Ｅ２０／cm³から１Ｅ２２／cm³の範囲の水素あるいは水酸基（ＯＨ）が存在する。 （もっと読む）

【課題】配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を提供すること
【解決手段】本発明にかかる配線構造は、クロック配線１１と、クロック配線１１と同層において、クロック配線１１に沿ってその両側に設けられた一対の第１シールド配線１２と、クロック配線１１と絶縁層を介した異なる層において、クロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように設けられた第２シールド配線１３と、一対の電極（上部電極１７、下部電極１８）が絶縁層を介して対向配置されたＭＩＭ容量３０と、を備え、ＭＩＭ容量３０の一対の電極のうち少なくとも一方が、第２シールド配線１３と同層に設けられているものである。 （もっと読む）

【課題】支持基板上に、単結晶半導体層を多層構造とした、多層集積回路を形成する場合の、工程数の簡略化を図る。また同歩留まりの向上を図る。
【解決手段】基板面内の半導体素子の半導体接合界面領域は、支持基板側から、すなわち基板の素子が形成されていない面からレーザを直接照射し加熱することができるよう配置される。１層目の半導体素子層、２層目の半導体素子層が形成された後、支持基板側からレーザを照射することで、１層目の半導体素子層及び２層目の半導体素子層の、半導体接合界面領域の活性化を同時に行う。支持基板と前記半導体素子層との間の層は光透過性とし、レーザを減衰しない構造とする。 （もっと読む）

【課題】駆動電圧を小さく設定することができ、その用いられたデバイスの小型化が可能な可変容量素子を提供する。
【解決手段】基板１の表面にグランド電極３と信号が流れる信号線路２とを設け、当該信号線路２およびグランド電極３に対向し、当該信号線路２およびグランド電極３に対して接離する方向に変位可能に可動電極４を設ける。可動電極４に駆動電圧を印加することにより、信号線路２およびグランド電極３との間に静電引力を生じさせ、可動電極４を当該駆動電圧の大きさに応じて変位させる。 （もっと読む）

【課題】小型化、低コスト化、低雑音化を図ったチャージポンプ式ＤＣ−ＤＣコンバーターを提供する。
【解決手段】ＤＣ−ＤＣコンバーターは、発振回路１と、インバーター２と、ダイオード・コンデンサ複合デバイス３ａ，３ｂとを含んでいる。ダイオード・コンデンサ複合デバイスは、半導体基板上に形成されたｎ型ウェル３１ａ，３１ｂと、ｎ型ウェル３１ａ，３１ｂ内に形成されたｐ型拡散領域３３ａ，３３ｂと、半導体基板上に絶縁膜を介して形成される容量用電極３７ａ，３７ｂと、ｎ型ウェル３１ａ，３１ｂ内に形成されたｎ型拡散領域３５ａ，３５ｂとを備える。ｐ型拡散領域３３ａ，３３ｂとｎ型ウェル３１ａ，３１ｂとは、ダイオードの機能を、容量用電極３７ａ，３７ｂとｎ型ウェル３１ａ，３１ｂとは、コンデンサの機能を有する。 （もっと読む）

【課題】待機状態から任意の容量安定状態への過渡時間の短いＭＯＳバラクタを提供する。
【解決手段】Ｎウェルを有するＭＯＳバラクタ素子の動作待機時に電極の電位からウェル領域の電位を引いた電位差を０以上にする制御回路を備えることにより、動作待機時から任意の容量安定状態への過渡時間を短くすることが可能となる。また、Ｐウェルを有するＭＯＳバラクタ素子の動作待機時に電極の電位からウェル領域の電位を引いた電位差を０以下にする制御回路を備えることにより、動作待機時から任意の容量安定状態への過渡時間を短くすることが可能となる。 （もっと読む）

【課題】スイッチトランジスタのＯＮ／ＯＦＦタイミングの細かい制御を行うことなく、電源ノイズの発生を抑制する技術を提供する。
【解決手段】第１電源線（ＶＤＤ）と、第２電源線（ＶＳＤ）と、第１スタンダードセルを有する第１セル配置領域（２）と、スイッチトランジスタ（５）とデカップリング容量（６）を有するスイッチ領域（４）とを具備する半導体集積回路を構成する。
第１スタンダードセルは、第１導電型半導体の第１ウェル（１２）上に構成され、スイッチトランジスタ（５）は、第１導電型半導体の第２ウェル（１１）上に構成され、デカップリング容量（６）は、第１ウェル（１２）と第２ウェル（１１）とを分離する第２導電型の分離領域に構成されていることが好ましい。そのデカップリング容量（６）は、第１電源線（ＶＳＤ）に接続されている。 （もっと読む）

【課題】配線層間に形成しても耐水性および耐酸化性に優れた、ＭＩＭキャパシタを有する半導体装置を提供する。
【解決手段】半導体装置が、半導体基板と、半導体基板上に形成された第一の絶縁膜１０３と、第一の絶縁膜１０３に埋め込まれた第一の配線層１０１と、第一の配線層１０１を覆う配線キャップ膜１０５と、配線キャップ膜１０５上に設けられたＭＩＭキャパシタ１１４と、ＭＩＭキャパシタ１１４上を覆う水素遮断膜１１７と、水素遮断膜１１７上に形成された第二の絶縁膜１０６と、第二の絶縁膜１０６および水素遮断膜１１７を貫通し、ＭＩＭキャパシタ１１４の上部電極１１１および下部電極１０７にそれぞれ接続された導電体プラグ１１９と、導電体プラグ１１９に接続され、ＭＩＭキャパシタ１１４の上部電極１１１および下部電極１０７にそれぞれ接続された第二の配線層１２１と、を有する。 （もっと読む）

【課題】 半導体回路装置の面積を増大させることなく、電源電圧安定化のための十分な容量を確保することができる半導体回路装置を実現する。
【解決手段】 トランジスタセル１の一方の端部は、グランド線６、絶縁層９、電源線７の順に半導体基板８の一の面に積層されてなるため、グランド線６および電源線７の配線方向の長さに対応した容量Ｃ１を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、グランド線６の上方に電源線７が積層されているため、容量を形成するための領域をトランジスタセル１間に確保する必要がない。さらに、グランド線６および電源線７を配置するために必要な面積を、グランド線６および電源線７を並列して配置する構造よりも小さくすることができる。 （もっと読む）

【課題】寄生インダクタンスの低減を図ることができ、ひいては、スイッチング損失の低減を図ることのできるＤＣ−ＤＣコンバータを提供する。
【解決手段】ゲートドライバ回路１０、パワーＭＯＳＦＥＴ２０ａ、ＭＯＳトランジスタ２０ｂ、ダイオード３０ａ、出力平滑用コイル４０ａ及び出力平滑用コンデンサ４０ｂを、例えば単結晶シリコンＳｉからなる同一の半導体チップ６０内に近接配置するとともに、この半導体チップ６０に形成された配線層を通じてこれら構成要素を電気的に接続する。 （もっと読む）

【課題】半導体チップのサイズを拡大せずに、高機能化を実現可能な半導体チップを提供すること。
【解決手段】本発明の一態様に係る半導体チップは、半導体基板５上に多層配線、及びシールリング１構造を備える半導体チップ１０１であって、シールリング１より内側に区画される内部領域２のみならず、内部領域２より外側に区画される額縁領域３に、チップ内部回路として動作可能な信頼性が確保された半導体素子１２が配設されている。 （もっと読む）

【課題】素子分離絶縁膜上に形成されたキャパシタを有する半導体装置において、寄生容量を抑制すること。
【解決手段】本発明は半導体基板１０に設けられた素子分離絶縁膜１２と、素子分離絶縁膜上に設けられた導電層２２と、導電層を覆うように設けられた層間絶縁膜３０と、層間絶縁膜内であって導電層上に接触して設けられた金属からなる下層電極４２と、層間絶縁膜内であって下層電極上に設けられた誘電体層４９と、層間絶縁膜内であって誘電体層上に設けられた金属からなる上層電極５２と、を具備する半導体装置およびその製造方法である。 （もっと読む）

【課題】容量素子の占有面積の縮小を図ることができる、半導体装置を提供する。
【解決手段】半導体装置１には、第１ＭＩＭ容量素子１３および第２ＭＩＭ容量素子１４が備えられている。第１ＭＩＭ容量素子１３は、第１容量膜６を第１下電極４および第１上電極７で挟み込んだ構造を有している。第１下電極４および第１上電極７は、その対向方向と直交する方向に相対的に位置をずらして平面視で部分的に重なるように配置されている。また、第２ＭＩＭ容量素子１４は、第２容量膜１０を第２下電極９および第２上電極１１で挟み込んだ構造を有している。第２下電極９および第２上電極１１は、その対向方向と直交する方向に相対的に位置をずらして平面視で部分的に重なるように配置されている。そして、第１ＭＩＭ容量素子１３と第２ＭＩＭ容量素子１４とは、前記対向方向に積層して設けられている。 （もっと読む）

【課題】マスク数を増加することなく、N型及びP型TFTのチャネルの不純物濃度を個別に制御でき、またチャネル長を安定して形成できるTFT基板の製造方法を提供する。
【解決手段】絶縁基板上にN型及びP型のTFTが形成されているとともに、TFTと同層の半導体膜にN型不純物がドープされた領域を下部容量電極とし、金属膜からなる上部容量電極との間にゲート絶縁膜と同層の絶縁膜を介在させた容量が形成されたTFT基板の製造方法であって、第１及び第２のマスクをハーフトーンマスクとして、第１及び第２のマスクを用いて前記N型及びP型TFTのゲート及び上部容量電極を加工し、N型TFTのチャネルと、N型TFTのソース及びドレインと、P型TFTのチャネルと、P型TFTのソース及びドレインと、下部容量電極となる領域の半導体膜の不純物濃度を前記第１のマスクと第２のマスクのパターンにより作り分ける工程を含む。 （もっと読む）