半導体装置製造用基板、半導体装置、および半導体装置の製造方法
【課題】非破壊で迅速にトレンチ形状の仕上がりを検査することができる、半導体装置製造用基板、半導体装置、および半導体装置の製造方法を提供する
【解決手段】ウエハは、有効領域と、無効領域とを備えている。有効領域は、第１溝部を有する半導体素子を含んでいる。無効領域は、有効領域の周りに設けられ、ダイシングにより切断される位置を含んでいる。この無効領域は、不純物層６０と、第１半導体層５１と、第２溝部Ｔ２とを含んでいる。不純物層６０は第１導電型を有している。第１半導体層５１は、不純物層６０上に設けられ、第１導電型と異なる第２導電型を有している。第２溝部Ｔ２は、第１溝部と同時に形成され、厚み方向に第１半導体層５１を貫通し、平面パターンにおいて第１半導体層５１に囲まれている。
【解決手段】ウエハは、有効領域と、無効領域とを備えている。有効領域は、第１溝部を有する半導体素子を含んでいる。無効領域は、有効領域の周りに設けられ、ダイシングにより切断される位置を含んでいる。この無効領域は、不純物層６０と、第１半導体層５１と、第２溝部Ｔ２とを含んでいる。不純物層６０は第１導電型を有している。第１半導体層５１は、不純物層６０上に設けられ、第１導電型と異なる第２導電型を有している。第２溝部Ｔ２は、第１溝部と同時に形成され、厚み方向に第１半導体層５１を貫通し、平面パターンにおいて第１半導体層５１に囲まれている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置製造用基板、半導体装置、および半導体装置の製造方法に関し、特に、溝部を有する半導体装置製造用基板と、この半導体装置製造用基板を用いて製造された半導体装置と、溝部を有する半導体装置の製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置の中には、トレンチ構造を有するものがある。たとえばＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)およびＩＧＢＴ(Insulated Gate Bipolar Transistor)においてトレンチ構造が用いられている。トレンチ構造を有する半導体装置の電気特性は、製造工程におけるトレンチ形状の仕上がり精度、特に深さ寸法および幅寸法の精度の影響を大きく受ける。そのためトレンチ形状の仕上がりの管理が半導体装置の高品質化のキー技術のひとつとなっている。
【０００３】
トレンチ形状の仕上がりの管理として、トレンチの断面をＳＥＭ(Scanning Electron Microscope)により観察することで、トレンチ形状を直接的に測定することが広く行なわれている。また間接的な手法としては、たとえば特開２００６−３１０６０７号公報（特許文献１）によれば、入力容量の測定結果に基づき、半導体装置におけるトレンチ底部とｐｎ接合面との位置関係を評価する技術が提案されている。
【特許文献１】特開２００６−３１０６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のＳＥＭによるトレンチ形状の仕上がり管理においては、観察される断面が形成される際に半導体装置が破壊される。すなわちこの方法は破壊検査であるという問題を有していた。またＳＥＭによる観察は、結果を得るために長い作業時間を必要とするという問題も有していた。
【０００５】
また上記の特開２００６−３１０６０７号公報の技術では、異常の発生を検知することができる場合はあるものの、トレンチ形状の詳しい寸法を知ることはできないという問題を有していた。
【０００６】
それゆえ本発明の目的は、非破壊で迅速にトレンチ形状の仕上がりを検査することができる、半導体装置製造用基板、半導体装置、および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置製造用基板は、有効領域と、無効領域とを備えている。有効領域は、第１溝部を有する半導体素子を含んでいる。無効領域は、有効領域の周りに設けられ、ダイシングにより切断される位置を含んでいる。この無効領域は、不純物層と、第１半導体層と、第２溝部とを含んでいる。不純物層は第１導電型を有している。第１半導体層は、不純物層上に設けられ、第１導電型と異なる第２導電型を有している。第２溝部は、第１溝部と同時に形成され、厚み方向に第１半導体層を貫通し、平面パターンにおいて第１半導体層に囲まれている。
【０００８】
本発明の一の局面にしたがう半導体装置の製造方法は、以下の工程を有している。
第１導電型を有する第１不純物層上に溝部が形成される。溝部の内面を被う第１絶縁膜が形成される。第１絶縁膜を介して溝部を埋める第１電極が形成される。第１不純物層の第１絶縁膜に面した空乏層が消失するように第１不純物層と第１電極との間に電圧が印加されながら、第１不純物層と第１電極との間の静電容量が測定される。
【０００９】
本発明の他の局面にしたがう半導体装置の製造方法は、以下の工程を有している。
第１導電型を有する第１不純物層と、第１不純物層に被われ、かつ第１導電型と異なる第２導電型を有する第２不純物層とを有する半導体基板が準備される。第１不純物層を貫通し、かつ第２不純物層に達する溝部が形成される。溝部の内面を被う絶縁膜が形成される。絶縁膜を介して溝部を埋める電極が形成される。第１不純物層の絶縁膜に面した部分が第１導電型に保たれる条件で第１不純物層と電極との間に電圧が印加されながら、第１不純物層と電極との間の静電容量が測定される。
【００１０】
本発明のさらに他の局面にしたがう半導体装置の製造方法は、以下の工程を有している。
【００１１】
第１導電型を有する第１不純物層と、第１不純物層に被われ、かつ第１導電型と異なる第２導電型を有する第２不純物層と、第１不純物層上に設けられ、かつ第１導電型を有する半導体層とを含む半導体基板が準備される。平面パターンにおいて半導体層に囲まれ、厚み方向において半導体層を貫通し、かつ第２不純物層に達する溝部が形成される。溝部の内面を被う絶縁膜が形成される。絶縁膜を介して溝部を埋める電極が形成される。第１不純物層の絶縁膜に面した部分が第１導電型に保たれる条件で第１不純物層と電極との間に電圧が印加されながら、第１不純物層と電極との間の静電容量が測定される。
【発明の効果】
【００１２】
本発明の半導体装置製造用基板によれば、第１半導体層における第２溝部に沿った電流が受ける電気抵抗を測定することで、第２溝部の幅寸法を知ることにより、第２溝部と同時に形成された第１溝部の幅寸法を管理することができる。
【００１３】
本発明の一の半導体装置の製造方法によれば、第１不純物層と第１電極との間の静電容量を測定することで、溝部の深さ寸法を管理することができる。
【００１４】
本発明の他の半導体装置の製造方法によれば、第１不純物層と電極との間の静電容量を測定することで、トレンチが第１不純物層を貫通する部分の深さ寸法を管理することができる。
【００１５】
本発明のさらに他の半導体装置の製造方法によれば、第１不純物層と電極との間の静電容量を測定することで、トレンチが半導体層と第２不純物層との間で第１不純物層を貫通する部分の深さ寸法を管理することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に本実施の形態の半導体装置製造用基板および半導体装置の概略的な構成について説明する。図１は、本発明の実施の形態１における半導体装置製造用基板としてのウエハの構成を概略的に示す平面図である。図２は、図１の破線部ＩＩを拡大して示す概略平面図である。図３は、本発明の実施の形態１における半導体装置としてのＩＧＢＴの構成を概略的に示す平面図である。
【００１７】
図１〜図３を参照して、ウエハ１００は、ダイシングラインＤＬに沿ってダイシングされることにより、半導体装置であるＩＧＢＴ２００を製造するための半導体装置製造用基板である。ウエハ１００は、有効領域ＥＡと、無効領域ＮＡとを有している。
【００１８】
有効領域ＥＡは、セル領域ＣＡとガードリング領域ＧＡとを有している。セル領域ＣＡは、ＩＧＢＴ素子をＩＧＢＴ２００を構成する素子として有している。ガードリング領域ＧＡは、ＩＧＢＴ２００の耐圧を向上させるために、セル領域ＣＡを取り囲むように設けられている。
【００１９】
無効領域ＮＡは、有効領域ＥＡの周りに設けられ、ダイシングラインＤＬに沿ってダイシングにより切断される位置を含んでいる。無効領域ＮＡは、ＴＥＧ領域Ａ１を含んでいる。ＴＥＧ領域Ａ１は、ダイシングラインＤＬ上に位置している。このためダイシングにより形成されたＩＧＢＴ２００は、ＴＥＧ領域Ａ１の一部、すなわち切断されたＴＥＧ領域Ａ１ｄを有している。
【００２０】
次にセル領域ＣＡの詳細な構成について説明する。図４は、本発明の実施の形態１における半導体装置としてのＩＧＢＴのセル領域の構成を概略的に示す部分断面斜視図である。図５は、図４においてエミッタ電極および層間絶縁膜を図示しない場合の図である。図６は、本発明の実施の形態１における半導体装置としてのＩＧＢＴのセル領域の構成を概略的に示す断面図である。
【００２１】
図４〜図６を参照して、セル領域ＣＡは、複数のセルを有しており、各セルはＩＧＢＴ素子を含んでいる。ＩＧＢＴ素子は、エミッタ電極３０、層間絶縁膜４０、エミッタ領域５０、ｐベース領域６０、ｎベース領域６１、コレクタ領域６２、コレクタ電極６３、ゲート電極７０、およびゲート酸化膜８０を有している。ｐベース領域６０およびコレクタ領域６２の各々は、ｐ型の導電型（第１導電型）を有している。エミッタ領域５０およびｎベース領域６１の各々は、ｎ型の導電型（第２導電型）を有している。エミッタ領域５０、ｐベース領域６０、ｎベース領域６１、およびコレクタ領域６２は、半導体からなる半導体基板ＳＢに含まれている。
【００２２】
半導体基板ＳＢは溝部Ｔ１（第１溝部）を有している。ゲート電極７０はゲート酸化膜８０を介して溝部Ｔ１を埋めるように設けられている。溝部Ｔ１は、幅寸法Ｗｔおよび深さ寸法Ｘｔを有している。
【００２３】
次にＴＥＧ領域Ａ１の構成について説明する。図７は、本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。図８は、図７においてパッド電極および層間絶縁膜を図示しない場合の図である。図９は、本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【００２４】
主に図７〜図９を参照して、ＴＥＧ領域Ａ１は、ｐベース領域６０（不純物層）およびｎベース領域６１をセル領域ＣＡと共有している。またＴＥＧ領域Ａ１は、半導体層５１（第１半導体層），５１Ｄと、埋込層７１，７１Ｄと、酸化膜８１，８１Ｄと、層間絶縁膜４１と、パッド電極３１ａ，３１ｂとを有している。またＴＥＧ領域Ａ１は、ｐベース領域６０およびｎベース領域６１を含む領域に形成された溝部Ｔ２（第２溝部），Ｔ２Ｄを有している。
【００２５】
埋込層７１は、酸化膜８１を介して溝部Ｔ２に埋め込まれている。埋込層７１Ｄは、酸化膜８１Ｄを介して溝部Ｔ２Ｄに埋め込まれている。半導体層５１，５１Ｄは、ｐベース領域６０上に設けられ、ｎ型の導電型（第２導電型）を有している。溝部Ｔ２，Ｔ２Ｄは、溝部Ｔ１（図６）と同時に形成され、溝部Ｔ１と同様に幅寸法Ｗｔおよび深さ寸法Ｘｔを有している。また溝部Ｔ２，Ｔ２Ｄのそれぞれは、厚み方向（図９における縦方向）に半導体層５１，５１Ｄを貫通している。溝部Ｔ２は、平面パターンにおいて半導体層５１に囲まれている。
【００２６】
層間絶縁膜４１は、半導体層５１上において、溝部Ｔ２を溝部Ｔ２の長さ方向（図８の縦方向）に挟むように、１対のコンタクトホールＣ１ａ，Ｃ１ｂを有している。コンタクトホールＣ１ａ，Ｃ１ｂのそれぞれにおいて、パッド電極３１ａ，３１ｂは半導体層５１と電気的に接続されている。
【００２７】
次に半導体層５１の構成について詳しく説明する。図１０は、本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第１半導体層の平面パターンを概略的に示す平面図である。
【００２８】
主に図１０を参照して、半導体層５１は、測定部５１ｉと、１対の端子部５１ａ，５１ｂとを有している。１対の端子部５１ａ，５１ｂは、測定部５１ｉを溝部Ｔ２の長さ方向（図中の縦方向）に挟むように設けられている。測定部５１ｉは、溝部Ｔ２の長さ方向に直交する方向に幅寸法Ｗｎを有し、溝部Ｔ２の長さ方向に長さ寸法Ｌを有している。長さ寸法Ｌは、溝部Ｔ２の長さよりも小さい。また測定部５１ｉは、平面パターンにおいて、幅方向の中央部分が、幅寸法Ｗｔを有する溝部Ｔ２により刳り貫かれた形状を有している。これにより測定部５１ｉの電気的経路としての実効的な幅寸法はＷｎ−Ｗｔである。
【００２９】
端子部５１ａ，５１ｂのそれぞれの上には、パッド電極３１ａ，３１ｂ（図７）が位置している。端子部５１ａ，５１ｂの各々は、溝部Ｔ２の長さ方向に直交する方向に幅寸法Ｗｐを有している。幅寸法Ｗｐは、幅寸法Ｗｎに比して十分に大きい値を有している。これにより端子部５１ａ，５１ｂにおける溝部Ｔ２の長さ方向に沿った単位長さ当たりの抵抗値は、測定部５１ｉにおける溝部Ｔ２の長さ方向に沿った単位長さ当たりの抵抗値よりも十分に小さい値とされている。この結果、端子部５１ａ，５１ｂ間の抵抗Ｒ１は、半導体層５１のシート抵抗をＳとすると、以下の式（１）で表される。
【００３０】
Ｒ１＝Ｓ・Ｌ／（Ｗｎ−Ｗｔ） ・・・（１）
次にＴＥＧ領域Ａ１の使用方法について説明する。
【００３１】
まずウエハレベルの半導体製造工程により、ウエハ１００が形成される。次に、パッド電極３１ａ，３１ｂのそれぞれに、抵抗測定装置の１対のプローバが当てられることで、式（１）の抵抗Ｒ１が測定される。また幅寸法Ｗｎ、シート抵抗Ｓ、および長さ寸法Ｌの各々については工程ばらつきが小さいので標準的な値で近似することができる。よって上記の式（１）が変形された下記の式（２）により幅寸法Ｗｔを算出することができる。
【００３２】
Ｗｔ＝Ｗｎ−Ｓ・Ｌ／Ｒ１ ・・・（２）
これにより溝部Ｔ２の幅寸法が算出される。本実施の形態においては、溝部Ｔ２と溝部Ｔ１とは同一の溝幅で形成されているので、溝部Ｔ１の溝幅寸法を知ることができる。すなわちＩＧＢＴ素子のトレンチ幅の仕上がり寸法を検査することができる。
【００３３】
次に、幅寸法Ｗｔの検査結果を用いたウエハ１００の製造工程の管理方法について説明する。
【００３４】
幅寸法Ｗｔが許容範囲よりも大きい場合、溝部Ｔ１，Ｔ２の形成工程におけるプロセスパラメータが、溝部Ｔ１，Ｔ２の幅寸法Ｗｔがより小さくなるように調整される。逆に幅寸法Ｗｔが許容範囲よりも小さい場合、溝部Ｔ１，Ｔ２の形成工程におけるプロセスパラメータが、溝部Ｔ１，Ｔ２の幅寸法Ｗｔがより大きくなるように調整される。幅寸法Ｗｔが許容範囲内の場合、上記プロセスパラメータが維持されて、ウエハ１００の製造が行なわれる。
【００３５】
上記においてプロセスパラメータが調整された場合、調整後のプロセスパラメータによる工程で形成されたウエハ１００について再度幅寸法Ｗｔの検査が行なわれる。検査結果が許容範囲外の場合、上述したプロセスパラメータの調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のプロセスパラメータが維持されて、ウエハ１００の製造が行なわれる。
【００３６】
次に本実施の形態の半導体装置としてのＩＧＢＴの製造方法について説明する。図１１〜図１９は、本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法を工程順に示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【００３７】
図１１を参照して、ｎベース領域６１を有する半導体基板ＳＢが準備される。
図１２を参照して、ｎベース領域６１上にｐベース領域６０が形成される。
【００３８】
図１３を参照して、ｐベース領域６０上のセル領域ＣＡおよびＴＥＧ領域Ａ１のそれぞれに、エミッタ領域５０および半導体層５１が同時に形成される。
【００３９】
図１４を参照して、エミッタ領域５０および半導体層５１のそれぞれの上に、溝部Ｔ１，Ｔ２が同時に形成される。
【００４０】
図１５を参照して、溝部Ｔ１，Ｔ２のそれぞれの内面を被うように、ゲート酸化膜８０、酸化膜８１が同時に形成される。そして溝部Ｔ１，溝部Ｔ２のそれぞれを埋めるように、ゲート電極７０、埋込層７１が同時に形成される。
【００４１】
図１６を参照して、層間絶縁膜４０，４１が同時に形成される。
図１７を参照して、エミッタ電極３０、パッド電極３１ａ、およびパッド電極３１ｂ（図１７において図示せず）が同時に形成される。
【００４２】
図１８を参照して、セル領域ＣＡにおいてｎベース領域６１上にコレクタ領域６２が形成される。
【００４３】
図１９を参照して、セル領域ＣＡにおいてコレクタ領域６２上にコレクタ電極６３が形成される。これにより、本実施の形態のウエハ１００が形成される。このウエハ１００のＴＥＧ領域Ａ１が用いられて、ウエハ１００の製造工程が上記の方法で管理される。
【００４４】
図１〜図３を参照して、ダイシングラインＤＬに沿ってウエハ１００がダイシングされる。これにより、ＩＧＢＴ２００が得られる。
【００４５】
本実施の形態によれば、パッド電極３１ａ，３１ｂ（図７）間の電気抵抗を測定することで、溝部Ｔ２（図９）の幅寸法Ｗｔを知ることにより、溝部Ｔ１（図６）の幅寸法Ｗｔを管理することができる。これにより、ＩＧＢＴ２００のトレンチ（溝部Ｔ１）形状の幅寸法を検査することができる。よってこの検査結果を用いてプロセスパラメータが調整されることで、ＩＧＢＴ２００の素子特性の製造ばらつきを抑制することができる。
【００４６】
また電気抵抗の測定により溝部Ｔ１の幅寸法を検査することができるので、非破壊で迅速に検査を行なうことができる。
【００４７】
また上記の電気抵抗の測定のためにパッド電極３１ａ，３１ｂ（図７）が設けられているので、プローバをパッド電極３１ａ，３１ｂに当てるだけで、容易に電気抵抗の測定を行なうことができる。
【００４８】
また、図１０に示すように、溝部Ｔ２は測定部５１ｉから端子部５１ａ，５１ｂの各々へ突き出すように配置されている。これにより、溝部Ｔ２の長さ寸法に若干のばらつきが生じたとしても、測定部５１ｉを溝部Ｔ２の長さ方向の全体に渡って確実に刳り貫かれた形状とすることができる。よって、測定部５１ｉの端部に刳り貫かれない部分が生じることで式（１）の関係が成立しなくなることを防止することができる。
【００４９】
なお本実施の形態においては、溝部Ｔ１の溝幅寸法と溝部Ｔ２の溝幅寸法とが同一とされたが、本発明はこれに限定されるものではなく、溝部Ｔ１の溝幅寸法と溝部Ｔ２の溝幅寸法とに既知の対応関係があればよい。
【００５０】
また図２に示すようにＴＥＧ領域Ａ１はダイシングラインＤＬにかかるように配置されたが、ＴＥＧ領域Ａ１はダイシングラインＤＬにかからないように配置されてもよい。この場合、ＩＧＢＴ２００はＴＥＧ領域Ａ１を有するので、ＩＧＢＴ２００のＴＥＧ領域Ａ１を用いて幅寸法Ｗｔの検査を行なうことができる。すなわちダイシング後であっても、幅寸法Ｗｔの検査を行なうことができる。
【００５１】
（実施の形態２）
図２０は、本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。図２１は、図２０においてパッド電極および層間絶縁膜を図示しない場合の図である。図２２は、本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【００５２】
主に図２０〜図２２を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１のウエハ１００の構成に加え、さらにＴＥＧ領域Ａ２を有している。ＴＥＧ領域Ａ２は、ＴＥＧ領域Ａ１（図２）と同様に無効領域ＮＡに設けられている。
【００５３】
ＴＥＧ領域Ａ２は、ｐベース領域６０（不純物層）およびｎベース領域６１をセル領域ＣＡと共有している。またＴＥＧ領域Ａ２は、層間絶縁膜４１をＴＥＧ領域Ａ１と共有している。またＴＥＧ領域Ａ２は、半導体層５２（第２半導体層）と、パッド電極３２ａ，３２ｂとを有している。半導体層５２は、ｐベース領域６０上に設けられ、ｎ型の導電型（第２導電型）を有している。層間絶縁膜４１は、半導体層５２上において、１対のコンタクトホールＣ２ａ，Ｃ２ｂを有している。コンタクトホールＣ２ａ，Ｃ２ｂのそれぞれにおいて、パッド電極３２ａ，３２ｂは半導体層５２と電気的に接続されている。
【００５４】
次に半導体層５２の構成について詳しく説明する。図２３は、本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第２半導体層の平面パターンを概略的に示す平面図である。
【００５５】
主に図２３を参照して、半導体層５２は、測定部５２ｉと、１対の端子部５２ａ，５２ｂとを有している。１対の端子部５２ａ，５２ｂは、測定部５２ｉを挟むように設けられている。測定部５２ｉは、１対の端子部５２ａ，５２ｂに挟まれる方向に長さ寸法Ｌを有し、この方向に直交する方向に幅寸法Ｗｎを有している。
【００５６】
端子部５２ａ，５２ｂのそれぞれの上には、パッド電極３２ａ，３２ｂ（図２０）が位置している。端子部５２ａ，５２ｂの各々は、幅寸法Ｗｎの方向に幅寸法Ｗｐを有している。幅寸法Ｗｐは、幅寸法Ｗｎに比して十分に大きい値を有している。これにより端子部５２ａ，５２ｂにおける、端子部５２ａ，５２ｂが互いに対向する方向に沿った単位長さ当たりの抵抗値は、測定部５２ｉにおけるこの方向に沿った単位長さ当たりの抵抗値よりも十分に小さい値とされている。この結果、端子部５２ａ，５２ｂ間の抵抗Ｒ２は、半導体層５２のシート抵抗をＳとすると、以下の式（３）で表される。
【００５７】
Ｒ２＝Ｓ・Ｌ／Ｗｎ ・・・（３）
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５８】
次にＴＥＧ領域Ａ２の使用方法について説明する。
まずウエハレベルの半導体製造工程によりウエハが形成される。次に、パッド電極３２ａ，３２ｂのそれぞれに、抵抗測定装置の１対のプローバが当てられることで、式（３）のＲ２が測定される。また幅寸法Ｗｎ、および長さ寸法Ｌの各々については工程ばらつきが小さいので標準的な値で近似することができる。よって上記の式（３）が変形された下記の式（４）によりシート抵抗Ｓを算出することができる。
【００５９】
Ｓ＝Ｒ２・Ｗｎ／Ｌ ・・・（４）
式（２）と式（４）とにより、以下の式（５）が得られる。
【００６０】
Ｗｔ＝Ｗｎ（１−Ｒ２／Ｒ１） ・・・（５）
本実施の形態によれば、上記の式（５）により、幅寸法Ｗｔを算出することができるので、式（１）を用いる場合と異なり、シート抵抗Ｓの値を標準的な値で近似する必要がない。よって半導体層５１，５２の不純物濃度の工程ばらつきに起因したシート抵抗Ｓのばらつきの影響を受けずに、幅寸法Ｗｔを算出することができる。よって実施の形態１に比して、より高精度に幅寸法Ｗｔを算出することができる。
【００６１】
なお本実施の形態においては、ＴＥＧ領域Ａ２の幅寸法および長さ寸法がＴＥＧ領域Ａ１のものと同じとされたが、本発明はこれに限定されるものではなく、ＴＥＧ領域Ａ２の幅寸法および長さ寸法が他の寸法であってもよい。この場合においても式（４）と類似の式によりシート抵抗Ｓの実際の値が把握されるので、シート抵抗Ｓの値を標準的な値で近似する必要がない。
【００６２】
（実施の形態３）
図２４は、本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。図２５は、図２４においてパッド電極および層間絶縁膜を図示しない場合の図である。図２６は、本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【００６３】
主に図２４〜図２６を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１のウエハ１００の構成に加え、さらにＴＥＧ領域Ａ３を有している。ＴＥＧ領域Ａ３は、ＴＥＧ領域Ａ１（図２）と同様に無効領域ＮＡに設けられている。
【００６４】
ＴＥＧ領域Ａ３は、ｐベース領域６０（不純物層）およびｎベース領域６１をセル領域ＣＡと共有している。またＴＥＧ領域Ａ３は、層間絶縁膜４１をＴＥＧ領域Ａ１と共有している。また、ＴＥＧ領域Ａ３は、半導体層５３（第３半導体層）と、埋込層７３と、酸化膜８３と、パッド電極３３ａ，３３ｂとを有している。またＴＥＧ領域Ａ３は、ｐベース領域６０およびｎベース領域６１を含む領域に形成された溝部Ｔ３（第３溝部），Ｔ４（第４溝部）を有している。
【００６５】
埋込層７３は、酸化膜８３を介して溝部Ｔ３，Ｔ４に埋め込まれている。半導体層５３は、ｐベース領域６０上に設けられ、ｎ型の導電型（第２導電型）を有している。溝部Ｔ３，Ｔ４は、溝部Ｔ１（図６）と同時に形成される。また溝部Ｔ３，Ｔ４のそれぞれは、厚み方向（図２６における縦方向）に半導体層５３を貫通している。溝部Ｔ３は、平面パターンにおいて半導体層５３に囲まれている。溝部Ｔ４は、平面パターンにおいて溝部Ｔ３と半導体層５３の外側（図２５における右側）とを跨いで位置している。
【００６６】
層間絶縁膜４１は、半導体層５３上において、溝部Ｔ３を溝部Ｔ３の長さ方向（図２５の縦方向）に挟むように、１対のコンタクトホールＣ３ａ，Ｃ３ｂを有している。コンタクトホールＣ３ａ，Ｃ３ｂのそれぞれにおいて、パッド電極３３ａ，３３ｂは半導体層５３と電気的に接続されている。
【００６７】
次に半導体層５３の構成について詳しく説明する。図２７は、本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第３半導体層の平面パターンを概略的に示す平面図である。
【００６８】
主に図２７を参照して、半導体層５３は、測定部５３ｉと、１対の端子部５３ａ，５３ｂとを有している。１対の端子部５３ａ，５３ｂは、測定部５３ｉを溝部Ｔ３の長さ方向（図中の縦方向）に挟むように設けられている。
【００６９】
測定部５３ｉは、溝部Ｔ３の長さ方向に直交する方向に幅寸法Ｗｎを有し、溝部Ｔ３の長さ方向に長さ寸法Ｌを有している。長さ寸法Ｌは、溝部Ｔ３の長さよりも小さい。また測定部５３ｉは、平面パターンにおいて、幅方向の中央部分が幅寸法Ｗｔを有する溝部Ｔ３により刳り貫かれることで２つの部分に分断され、さらにこの２つの部分の一方（図中右側の方）は溝部Ｔ３の長さ方向の途中で溝部Ｔ４により分断されている。
【００７０】
設計上は、溝部Ｔ３は測定部５３ｉの幅方向（図中横方向）の中央に配置されることとされている。しかし実際にはこの配置は、溝部Ｔ３を形成するフォトリソグラフィ工程におけるマスクズレに起因して、マスクズレ量Ｄだけずれている。ここでマスクズレ量Ｄの符号は、溝部Ｔ３が溝部Ｔ４側と反対の側（図中左側）にずれる場合を正とし、溝部Ｔ４側にずれる場合を負とする。これにより測定部５３ｉの電気的経路としての実効的な幅寸法は（Ｗｎ−Ｗｔ）／２−Ｄである。
【００７１】
端子部５３ａ，５３ｂのそれぞれの上には、パッド電極３３ａ，３３ｂ（図２４）が位置している。端子部５３ａ，５３ｂの各々は、溝部Ｔ３の長さ方向に直交する方向に幅寸法Ｗｐを有している。幅寸法Ｗｐは、幅寸法Ｗｎに比して十分に大きい値を有している。これにより端子部５３ａ，５３ｂにおける溝部Ｔ３の長さ方向に沿った単位長さ当たりの抵抗値は、測定部５３ｉにおける溝部Ｔ３の長さ方向に沿った単位長さ当たりの抵抗値よりも十分に小さい値とされている。この結果、端子部５３ａ，５３ｂ間の抵抗Ｒ３は、半導体層５３のシート抵抗をＳとすると、以下の式（６）で表される。
【００７２】
Ｒ３＝Ｓ・Ｌ／｛（Ｗｎ−Ｗｔ）／２−Ｄ｝ ・・・（６）
式（１）を用いて、式（６）から（Ｗｎ−Ｗｔ）を消去することにより、下記の式（７）が得られる。
【００７３】
Ｒ３＝Ｓ・Ｌ／｛（Ｓ・Ｌ／Ｒ１）／２−Ｄ｝ ・・・（７）
上記の式（７）から、マスクズレ量Ｄは、下記の式（８）により表される。
【００７４】
Ｄ＝｛１／（２・Ｒ１）−１／Ｒ３｝Ｓ・Ｌ ・・・（８）
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７５】
次にＴＥＧ領域Ａ３の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、パッド電極３３ａ，３３ｂのそれぞれに、抵抗測定装置の１対のプローバが当てられることで、式（８）の抵抗Ｒ３が測定される。また実施の形態１において説明した方法で、式（８）の抵抗Ｒ１が測定される。またシート抵抗Ｓ、および長さ寸法Ｌの各々については工程ばらつきが小さいので標準的な値で近似することができる。これによりマスクズレ量Ｄが算出される。すなわちＩＧＢＴ素子のトレンチ位置の仕上がりを検査することができる。
【００７６】
次に、マスクズレ量Ｄの検査結果を用いたウエハの製造工程の管理方法について説明する。
【００７７】
マスクズレ量Ｄの絶対値が許容範囲よりも大きい場合、溝部Ｔ１，Ｔ３，Ｔ４の形成工程におけるマスク位置が、マスクズレ量Ｄの絶対値が小さくなるように調整される。マスクズレ量Ｄの絶対値が許容範囲内の場合、上記マスク位置が維持されて、ウエハの製造が行なわれる。
【００７８】
上記においてマスク位置が調整された場合、調整後のマスク位置で形成されたウエハについて再度マスクズレ量Ｄの検査が行なわれる。検査結果が許容範囲外の場合、上述したマスク位置の調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のマスク位置が維持されて、ウエハの製造が行なわれる。
【００７９】
本実施の形態によれば、パッド電極３３ａ，３３ｂ（図２４）間の電気抵抗を測定することで、マスクズレ量Ｄ（図２７）を管理することができる。これにより、ＩＧＢＴのトレンチ（溝部Ｔ１）位置の仕上がりを検査することができる。よってこの検査結果を用いてマスク位置が調整されることで、ＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【００８０】
また電気抵抗の測定によりマスクズレ量Ｄを検査することができるので、非破壊で迅速に検査を行なうことができる。
【００８１】
また上記の電気抵抗の測定のためにパッド電極３３ａ，３３ｂ（図２４）が設けられているので、プローバをパッド電極３３ａ，３３ｂに当てるだけで、容易に電気抵抗の測定を行なうことができる。
【００８２】
また、図２７に示すように、溝部Ｔ３は測定部５３ｉから端子部５３ａ，５３ｂの各々へ突き出すように配置されている。これにより、溝部Ｔ３の長さ寸法に若干のばらつきが生じたとしても、測定部５３ｉを溝部Ｔ３の長さ方向の全体に渡って確実に刳り貫かれた形状とすることができる。よって、測定部５３ｉの端部に刳り貫かれない部分が生じることで式（８）の関係が成立しなくなることを防止することができる。
【００８３】
なおＴＥＧ領域Ａ１，Ａ３はダイシングラインＤＬ（図２）にかからないように配置されてもよい。この場合、ＩＧＢＴはＴＥＧ領域Ａ１，Ａ３を有するので、ＩＧＢＴのＴＥＧ領域Ａ１，Ａ３を用いてマスクズレ量Ｄの検査を行なうことができる。すなわちダイシング後であっても、マスクズレ量Ｄの検査を行なうことができる。
【００８４】
またＴＥＧ領域Ａ２が形成されている場合は、式（４）により、実際のシート抵抗Ｓの値を知ることができる。このシート抵抗Ｓの値が式（８）に用いられることで、マスクズレ量Ｄの値を、より精確に求めることができる。
【００８５】
（実施の形態４）
図２８は、本発明の実施の形態４における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【００８６】
主に図２８を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１の無効領域ＮＡに、ＴＥＧ領域Ａ１の代わりに、またはＴＥＧ領域Ａ１に加えて、ＴＥＧ領域Ａ４を有している。ＴＥＧ領域Ａ４は、ｐベース領域６０（第１不純物層）をセル領域ＣＡ（図６）と共有している。またＴＥＧ領域Ａ４は、埋込層７４（第１電極）と、酸化膜８４（第１絶縁膜）とを有している。またＴＥＧ領域Ａ４は、ｐベース領域６０に形成された溝部Ｔ５を有している。
【００８７】
溝部Ｔ５は、溝部Ｔ１（図６）と同時に形成され、溝部Ｔ１と同様に、幅寸法Ｗｔ、深さ寸法Ｘｔ、および長さ寸法Ｌを有している。埋込層７４は、酸化膜８４を介して溝部Ｔ５に埋め込まれている。酸化膜８４は、誘電率εｓを有し、溝部Ｔ５の内面を厚さ寸法ｄｏｘに渡って被覆している。
【００８８】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００８９】
次にＴＥＧ領域Ａ４の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、ｐベース領域６０の酸化膜８４に面した空乏層が消失するようにｐベース領域６０および埋込層７４のそれぞれに電位Ｅ６０，Ｅ７４が印加される。たとえば、電位Ｅ６０は接地電位とされ、電位Ｅ７４は上記空乏層が消失するのに十分な大きさの負の電位が印加される。そのように電位Ｅ６０，Ｅ７４が印加された状態で、ｐベース領域６０と埋込層７４との間の静電容量Ｃ４が測定される。上記空乏層が消失した状態においては、静電容量Ｃ４は以下の式（９）で表される。
【００９０】
Ｃ４＝εｓ（２・Ｘｔ＋Ｗｔ）Ｌ／ｄｏｘ ・・・（９）
式（９）を変形することで、以下の式（１０）が得られる。
【００９１】
Ｘｔ＝｛ｄｏｘ／（２・εｓ・Ｌ）｝Ｃ４−Ｗｔ／２ ・・・（１０）
ここで深さ寸法Ｘｔが幅寸法Ｗｔより十分大きくされている場合、式（１０）の第２項のばらつきは無視することができる。よって静電容量Ｃ４の測定結果を用いて、式（１０）により深さ寸法Ｘｔを算出することができる。
【００９２】
次に、本実施の形態の半導体装置の製造方法について説明する。
主に図２８を参照して、ＴＥＧ領域Ａ４において、ｐベース領域６０上に溝部Ｔ５が形成される。この溝部Ｔ５の形成と同時に、セル領域ＣＡにおいては溝部Ｔ１の形成（図１４（Ａ））が行なわれる。
【００９３】
次に、溝部Ｔ５の内面を被う酸化膜８４が形成される。この酸化膜８４の形成と同時に、セル領域ＣＡにおいてはゲート酸化膜８０の形成（図１５（Ａ））が行なわれる。
【００９４】
次に、酸化膜８４を介して溝部Ｔ５を埋める埋込層７４が形成される。この埋込層７４の形成と同時に、セル領域ＣＡにおいてはゲート電極７０の形成（図１５（Ａ））が行なわれる。
【００９５】
次に、セル領域ＣＡにおいて、図１６（Ａ）〜図１９（Ａ）に示す工程が行なわれる。
次に、ＴＥＧ領域Ａ４を使用することで深さ寸法Ｘｔの算出が行われる。すなわち、ｐベース領域６０の酸化膜８４に面した空乏層が消失するようにｐベース領域６０と埋込層７４との間に電圧が印加されながら、ｐベース領域６０と埋込層７４との間の静電容量Ｃ４が測定される。静電容量Ｃ４と式（１０）とにより、深さ寸法Ｘｔが算出される。
【００９６】
深さ寸法Ｘｔが許容範囲よりも大きい場合、溝部Ｔ１，Ｔ５の形成工程におけるプロセスパラメータが、溝部Ｔ１，Ｔ５の深さ寸法Ｘｔがより小さくなるように調整される。逆に深さ寸法Ｘｔが許容範囲よりも小さい場合、溝部Ｔ１，Ｔ５の形成工程におけるプロセスパラメータが、溝部Ｔ１，Ｔ５の深さ寸法Ｘｔがより大きくなるように調整される。深さ寸法Ｘｔが許容範囲内の場合、上記プロセスパラメータが維持されて、ウエハの製造が行なわれる。
【００９７】
上記においてプロセスパラメータが調整された場合、調整後のプロセスパラメータによる工程で形成されたウエハについて再度深さ寸法Ｘｔの検査が行なわれる。検査結果が許容範囲外の場合、上述したプロセスパラメータの調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のプロセスパラメータが維持されて、ウエハの製造が行なわれる。
【００９８】
次に、実施の形態１と同様にダイシングが行われる。
以上により、本実施の形態の半導体装置としてのＩＧＢＴが得られる。
【００９９】
本実施の形態によれば、ｐベース領域６０と埋込層７４との間の静電容量Ｃ４を測定することで、溝部Ｔ２（図９）の深さ寸法Ｘｔを知ることにより、溝部Ｔ１（図６）の深さ寸法Ｘｔを管理することができる。これにより、ＩＧＢＴのトレンチ（溝部Ｔ１）形状の幅寸法を検査することができる。よってこの検査結果を用いてプロセスパラメータが調整されることで、ＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【０１００】
また静電容量より溝部Ｔ１の幅寸法を検査することができるので、非破壊で迅速に検査を行なうことができる。
【０１０１】
なお本実施の形態においては、溝部Ｔ１の深さ寸法と溝部Ｔ５の深さ寸法とが同一とされたが、本発明はこれに限定されるものではなく、溝部Ｔ１の深さ寸法と溝部Ｔ５の深さ寸法とに既知の対応関係があればよい。
【０１０２】
またＴＥＧ領域Ａ４はダイシングラインＤＬにかかるように配置されたが、ＴＥＧ領域Ａ４はダイシングラインＤＬにかからないように配置されてもよい。この場合、ＩＧＢＴはＴＥＧ領域Ａ４を有するので、ＩＧＢＴのＴＥＧ領域Ａ４を用いて深さ寸法Ｘｔの検査を行なうことができる。すなわちダイシング後であっても、深さ寸法Ｘｔの検査を行なうことができる。
【０１０３】
なお、ｐベース領域６０の酸化膜８４に面した空乏層が残存した状態で測定されたｐベース領域６０と埋込層７４との間の静電容量Ｃｄは、空乏層の容量をＣｏｘとすると、以下の式（１１）を満たす。
【０１０４】
１／Ｃｄ＝１／Ｃ４＋１／Ｃｏｘ ・・・（１１）
式（１１）を変することで、以下の式（１２）が得られる。
【０１０５】
Ｃ４＝（Ｃｏｘ−Ｃｄ）／（Ｃｄ・Ｃｏｘ） ・・・（１２）
よって静電容量Ｃｄが測定されても、静電容量Ｃｏｘが未知のためＣ４を知ることができないので、式（１０）を用いて深さ寸法Ｘｔを算出することが困難である。
【０１０６】
（実施の形態５）
図２９は、本発明の実施の形態５における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【０１０７】
主に図２９を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態４のウエハの構成に加え、さらにＴＥＧ領域Ａ５を有している。ＴＥＧ領域Ａ５は、ＴＥＧ領域Ａ１（図２）と同様に無効領域ＮＡに設けられている。
【０１０８】
ＴＥＧ領域Ａ５は、上述したＴＥＧ領域Ａ４の構成に加えて、ｐベース領域６０上に、平面電極７５（第２の電極）と、酸化膜８５（第２絶縁膜）とを有している。酸化膜８５は、酸化膜８４と同時に形成され、酸化膜８４と同一の材質と同一の厚みｄｏｘとを有する。平面電極７５は、埋込層７４と同時に形成され、幅寸法Ｗｇと、埋込層７４と同様の長さ寸法Ｌ（図２９において図示せず）とを有している。
【０１０９】
なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１１０】
次にＴＥＧ領域Ａ５の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、ｐベース領域６０の酸化膜８５に面した空乏層が消失するようにｐベース領域６０および平面電極７５のそれぞれに電位Ｅ６０，Ｅ７５が印加される。たとえば、電位Ｅ６０は接地電位とされ、電位Ｅ７５は上記空乏層が消失するのに十分な大きさの負の電位が印加される。そのように電位Ｅ６０，Ｅ７５が印加された状態で、ｐベース領域６０と平面電極７５との間の静電容量Ｃ５が測定される。上記空乏層が消失した状態においては、静電容量Ｃ５は以下の式（１３）で表される。
【０１１１】
Ｃ５＝εｓ・Ｗｇ・Ｌ／ｄｏｘ ・・・（１３）
この式（１０）および（１３）から厚さ寸法ｄｏｘを消去することで、以下の式（１４）が得られる。
【０１１２】
Ｘｔ＝Ｗｇ・Ｃ４／（２・Ｃ５）−Ｗｔ／２ ・・・（１４）
本実施の形態によれば、式（１４）が厚さ寸法ｄｏｘに依存しないため、厚さ寸法ｄｏｘのばらつきの影響を受けることなく、深さ寸法Ｘｔを管理することができる。よって実施の形態４に比して、より高い精度でＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【０１１３】
また、式（１４）の第１項は静電容量比Ｃ４／Ｃ５を有し、かつそれ以外の静電容量値を有していない。よって、静電容量の絶対値が測定されなくても、静電容量比Ｃ４／Ｃ５が測定されれば、深さ寸法Ｘｔを算出することができる。
【０１１４】
（実施の形態６）
図３０は、本発明の実施の形態６における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【０１１５】
主に図３０を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１の無効領域ＮＡに、ＴＥＧ領域Ａ１の代わりに、またはＴＥＧ領域Ａ１に加えて、ＴＥＧ領域Ａ６を有している。ＴＥＧ領域Ａ６は、ｐベース領域６０（第１不純物層）およびｎベース領域６１（第２不純物層）をセル領域ＣＡ（図６）と共有している。またＴＥＧ領域Ａ６は、埋込層７６（電極）と、酸化膜８６（絶縁膜）とを有している。またＴＥＧ領域Ａ６は、ｐベース領域６０およびｎベース領域６１に形成された溝部Ｔ６を有している。
【０１１６】
溝部Ｔ６は、溝部Ｔ１（図６）と同時に形成され、溝部Ｔ１と同様に、幅寸法Ｗｔおよび長さ寸法Ｌを有している。溝部Ｔ６はｐベース領域６０を深さ寸法Ｘｐに渡って貫通する部分を有している。埋込層７６は、酸化膜８６を介して溝部Ｔ６に埋め込まれている。酸化膜８６は、誘電率εｓを有し、溝部Ｔ６の内面を厚さ寸法ｄｏｘに渡って被覆している。
【０１１７】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１１８】
次にＴＥＧ領域Ａ６の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、ｐベース領域６０の酸化膜８６に面した部分がｐ型に保たれる条件でｐベース領域６０および埋込層７６のそれぞれに電位Ｅ６０，Ｅ７６が印加される。よってｐベース領域６０においてｎ型反転は生じない。そのように電位Ｅ６０，Ｅ７６が印加された状態で、ｐベース領域６０と埋込層７６との間の静電容量Ｃ６が測定される。静電容量Ｃ６は深さ寸法Ｘｐに依存して変化する。よって静電容量Ｃ６を測定することで、深さ寸法Ｘｐを算出することができる。
【０１１９】
次に、本実施の形態の半導体装置の製造方法について説明する。
主に図３０を参照して、ＴＥＧ領域Ａ６において、ｐベース領域６０と、ｐベース領域６０に覆われたｎベース領域６１とを有する半導体基板ＳＢが準備される。この工程は、セル領域ＣＡにおける図１２（Ａ）の工程と同時に行なわれる。
【０１２０】
次にｐベース領域６０を貫通し、かつｎベース領域６１に達する溝部Ｔ６が形成される。この溝部Ｔ６の形成と同時に、セル領域ＣＡにおいては溝部Ｔ１の形成（図１４（Ａ））が行なわれる。
【０１２１】
次に、溝部Ｔ６の内面を被う酸化膜８６が形成される。この酸化膜８６の形成と同時に、セル領域ＣＡにおいてはゲート酸化膜８０の形成（図１５（Ａ））が行なわれる。
【０１２２】
次に、酸化膜８６を介して溝部Ｔ６を埋める埋込層７６が形成される。この埋込層７６の形成と同時に、セル領域ＣＡにおいてはゲート電極７０の形成（図１５（Ａ））が行なわれる。
【０１２３】
次に、セル領域ＣＡにおいて、図１６（Ａ）〜図１９（Ａ）に示す工程が行なわれる。
次に、ＴＥＧ領域Ａ６を使用することで深さ寸法Ｘｐの算出が行われる。すなわち、ｐベース領域６０の酸化膜８６に面した部分がｐ型に保たれる条件でｐベース領域６０と埋込層７６との間に電圧が印加されながら、ｐベース領域６０と埋込層７６との間の静電容量Ｃ６が測定される。この静電容量Ｃ６に基づいて深さ寸法Ｘｐが算出される。
【０１２４】
深さ寸法Ｘｐが許容範囲よりも大きい場合、ｐベース領域６０の形成工程におけるプロセスパラメータが、深さ寸法Ｘｐがより小さくなるように調整される。すなわちｐベース領域６０がより小さい厚さ寸法で形成される。逆に深さ寸法Ｘｔが許容範囲よりも小さい場合、ｐベース領域６０の形成工程におけるプロセスパラメータが、深さ寸法Ｘｐがより大きくなるように調整される。すなわちｐベース領域６０がより厚い寸法で形成される。深さ寸法Ｘｐが許容範囲内の場合、上記プロセスパラメータが維持されて、ウエハの製造が行なわれる。
【０１２５】
上記においてプロセスパラメータが調整された場合、調整後のプロセスパラメータによる工程で形成されたウエハについて再度深さ寸法Ｘｐの検査が行なわれる。検査結果が許容範囲外の場合、上述したプロセスパラメータの調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のプロセスパラメータが維持されて、ウエハの製造が行なわれる。
【０１２６】
次に、実施の形態１と同様にダイシングが行われる。
以上により、本実施の形態の半導体装置としてのＩＧＢＴが得られる。
【０１２７】
本実施の形態によれば、ｐベース領域６０と埋込層７６との間の静電容量Ｃ６を測定することで、溝部Ｔ６がｐベース領域６０を貫通する部分の深さ寸法Ｘｐを知ることにより、ｐベース領域６０の厚み寸法を検査することができる。よってこの検査結果を用いてプロセスパラメータが調整されることで、ＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【０１２８】
また静電容量より深さ寸法Ｘｐを検査することができるので、非破壊で迅速に検査を行なうことができる。
【０１２９】
なおＴＥＧ領域Ａ６はダイシングラインＤＬにかかるように配置されたが、ＴＥＧ領域Ａ６はダイシングラインＤＬにかからないように配置されてもよい。この場合、ＩＧＢＴはＴＥＧ領域Ａ６を有するので、ＩＧＢＴのＴＥＧ領域Ａ６を用いて深さ寸法Ｘｐの検査を行なうことができる。すなわちダイシング後であっても、深さ寸法Ｘｐの検査を行なうことができる。
【０１３０】
（実施の形態７）
図３１は、本発明の実施の形態７における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【０１３１】
主に図３１を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１の無効領域ＮＡに、ＴＥＧ領域Ａ１の代わりに、またはＴＥＧ領域Ａ１に加えて、ＴＥＧ領域Ａ７を有している。ＴＥＧ領域Ａ７は、ｐベース領域６０（第１不純物層）およびｎベース領域６１（第２不純物層）をセル領域ＣＡ（図６）と共有している。またＴＥＧ領域Ａ７は、埋込層７７（電極）と、酸化膜８７（絶縁膜）と、半導体層５７とを有している。
【０１３２】
半導体層５７は、ｐベース領域６０上に設けられ、ｎ型の導電型（第２導電型）を有している。またＴＥＧ領域Ａ７は、ｐベース領域６０およびｎベース領域６１に形成された溝部Ｔ７を有している。溝部Ｔ７は、厚み方向（図３１における縦方向）に半導体層５７を貫通している。また溝部Ｔ７は、平面パターンにおいて半導体層５７に囲まれている。埋込層７７は、酸化膜８７を介して溝部Ｔ７に埋め込まれている。酸化膜８７は溝部Ｔ７の内面を被覆している。
【０１３３】
なお、上記以外の構成については、上述した実施の形態６の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１３４】
次にＴＥＧ領域Ａ７の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、ｐベース領域６０の酸化膜８７に面した部分がｐ型に保たれる条件でｐベース領域６０および埋込層７７のそれぞれに電位Ｅ６０，Ｅ７７が印加される。よってｐベース領域６０においてｎ型反転は生じない。そのように電位Ｅ６０，Ｅ７７が印加された状態で、ｐベース領域６０と埋込層７７との間の静電容量Ｃ７が測定される。静電容量Ｃ７は深さ寸法Ｘｇに依存して変化する。よって静電容量Ｃ７を測定することで、深さ寸法Ｘｇを算出することができる。
【０１３５】
次に、本実施の形態の半導体装置の製造方法について説明する。
主に図３１を参照して、ＴＥＧ領域Ａ７において、ｐベース領域６０と、ｐベース領域６０に覆われたｎベース領域６１と、ｐベース領域６０上に設けられた半導体層５７を含む半導体基板ＳＢが準備される。この工程は、セル領域ＣＡにおける図１３（Ａ）の工程と同時に行なわれる。すなわちエミッタ領域５０と半導体層５７とは、同じ厚みを有するように同時に形成される。この結果、ＴＥＧ領域Ａ７において半導体層５７とｎベース領域６１とに挟まれた長さと、セル領域ＣＡにおいてエミッタ領域５０とｎベース領域６１とに挟まれた長さ（ゲート長）とは、同じ長さとなる。
【０１３６】
次に、ＴＥＧ領域Ａ７において、平面パターンにおいて半導体層５７に囲まれ、厚み方向においてｐベース領域６０を貫通し、かつｎベース領域６１に達する溝部Ｔ７が形成される。この溝部Ｔ７の形成と同時に、セル領域ＣＡにおいては溝部Ｔ１の形成（図１４（Ａ））が行なわれる。
【０１３７】
次に、溝部Ｔ７の内面を被う酸化膜８７が形成される。この酸化膜８７の形成と同時に、セル領域ＣＡにおいてはゲート酸化膜８０の形成（図１５（Ａ））が行なわれる。
【０１３８】
次に、酸化膜８７を介して溝部Ｔ７を埋める埋込層７７が形成される。この埋込層７７の形成と同時に、セル領域ＣＡにおいてはゲート電極７０の形成（図１５（Ａ））が行なわれる。
【０１３９】
次に、セル領域ＣＡにおいて、図１６（Ａ）〜図１９（Ａ）に示す工程が行なわれる。
次に、ＴＥＧ領域Ａ７を使用することで深さ寸法Ｘｇの算出が行われる。すなわち、ｐベース領域６０の酸化膜８７に面した部分がｐ型に保たれる条件でｐベース領域６０と埋込層７７との間に電圧が印加されながら、ｐベース領域６０と埋込層７７との間の静電容量Ｃ７が測定される。この静電容量Ｃ７に基づいて深さ寸法Ｘｇが算出される。
【０１４０】
深さ寸法Ｘｇが許容範囲よりも大きい場合、ｐベース領域６０の形成工程と、半導体層５７およびエミッタ領域５０の形成工程との少なくともいずれかにおけるプロセスパラメータが、深さ寸法Ｘｇがより小さくなるように調整される。すなわちｐベース領域６０がより小さい厚さ寸法で形成されるプロセスパラメータ調整と、半導体層５７およびエミッタ領域５０がより大きい厚さ寸法で形成されるプロセスパラメータ調整との少なくともいずれかが行なわれる。
【０１４１】
逆に深さ寸法Ｘｇが許容範囲よりも小さい場合、ｐベース領域６０の形成工程と、半導体層５７およびエミッタ領域５０の形成工程との少なくともいずれかにおけるプロセスパラメータが、深さ寸法Ｘｇがより大きくなるように調整される。すなわちｐベース領域６０がより大きい厚さ寸法で形成されるプロセスパラメータ調整と、半導体層５７およびエミッタ領域５０がより小さい厚さ寸法で形成されるプロセスパラメータ調整との少なくともいずれかが行なわれる。
【０１４２】
深さ寸法Ｘｇが許容範囲内の場合、上記プロセスパラメータが維持されて、ウエハの製造が行なわれる。
【０１４３】
上記においてプロセスパラメータが調整された場合、調整後のプロセスパラメータによる工程で形成されたウエハについて再度深さ寸法Ｘｇの検査が行なわれる。検査結果が許容範囲外の場合、上述したプロセスパラメータの調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のプロセスパラメータが維持されて、ウエハの製造が行なわれる。
【０１４４】
次に、実施の形態１と同様にダイシングが行われる。
以上により、本実施の形態の半導体装置としてのＩＧＢＴが得られる。
【０１４５】
本実施の形態によれば、ＴＥＧ領域Ａ７においてｐベース領域６０と埋込層７７との間の静電容量Ｃ７を測定することで、溝部Ｔ７がｐベース領域６０を貫通する部分の深さ寸法Ｘｇを知ることにより、セル領域ＣＡにおけるゲート長を検査することができる。よってこの検査結果を用いてプロセスパラメータが調整されることで、ゲート長のばらつきが抑制されることにより、ＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【０１４６】
また静電容量より深さ寸法Ｘｇを検査することができるので、非破壊で迅速に検査を行なうことができる。
【０１４７】
なおＴＥＧ領域Ａ７はダイシングラインＤＬにかかるように配置されたが、ＴＥＧ領域Ａ７はダイシングラインＤＬにかからないように配置されてもよい。この場合、ＩＧＢＴはＴＥＧ領域Ａ７を有するので、ＩＧＢＴのＴＥＧ領域Ａ７を用いて深さ寸法Ｘｇの検査を行なうことができる。すなわちダイシング後であっても、深さ寸法Ｘｇの検査を行なうことができる。
【０１４８】
なお、上記各実施の形態におけるｎ型とｐ型とが入れ替えられた実施の形態によっても、本発明を実施することができる。
【０１４９】
また、上記各実施の形態においてはＩＧＢＴについて説明したが、本発明の半導体装置はＩＧＢＴに限定されるものではなく、溝部を有する他の半導体装置であってもよい。このような他の半導体装置としては、たとえばトレンチＭＯＳＦＥＴがある。
【０１５０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１５１】
本発明は、溝部を有する半導体装置製造用基板と、この半導体装置製造用基板を用いて製造された半導体装置と、溝部を有する半導体装置の製造方法とに特に有利に適用され得る。
【図面の簡単な説明】
【０１５２】
【図１】本発明の実施の形態１における半導体装置製造用基板としてのウエハの構成を概略的に示す平面図である。
【図２】図１の破線部ＩＩを拡大して示す概略平面図である。
【図３】本発明の実施の形態１における半導体装置としてのＩＧＢＴの構成を概略的に示す平面図である。
【図４】本発明の実施の形態１における半導体装置としてのＩＧＢＴのセル領域の構成を概略的に示す部分断面斜視図である。
【図５】図４においてエミッタ電極および層間絶縁膜を図示しない場合の図である。
【図６】本発明の実施の形態１における半導体装置としてのＩＧＢＴのセル領域の構成を概略的に示す断面図である。
【図７】本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。
【図８】図７においてパッド電極および層間絶縁膜を図示しない場合の図である。
【図９】本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図１０】本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第１半導体層の平面パターンを概略的に示す平面図である。
【図１１】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第１工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１２】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第２工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１３】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第３工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１４】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第４工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１５】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第５工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１６】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第６工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１７】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第７工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１８】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第８工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１９】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第９工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図２０】本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。
【図２１】図２０においてパッド電極および層間絶縁膜を図示しない場合の図である。
【図２２】本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図２３】本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第２半導体層の平面パターンを概略的に示す平面図である。
【図２４】本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。
【図２５】図２４においてパッド電極および層間絶縁膜を図示しない場合の図である。
【図２６】本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図２７】本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第３半導体層の平面パターンを概略的に示す平面図である。
【図２８】本発明の実施の形態４における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図２９】本発明の実施の形態５における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図３０】本発明の実施の形態６における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図３１】本発明の実施の形態７における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【符号の説明】
【０１５３】
１００ ウエハ、２００ ＩＧＢＴ、３０ エミッタ電極、３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂ パッド電極、４０，４１ 層間絶縁膜、５０ エミッタ領域、５１ 半導体層（第１半導体層）、５２ 半導体層（第２半導体層）、５３ 半導体層（第３半導体層）、５７ 半導体層、５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５３ｂ 端子部、５１ｉ，５２ｉ，５３ｉ 測定部、６０ ｐベース領域（不純物層）、６１ ｎベース領域、６２ コレクタ領域、６３ コレクタ電極、７０ ゲート電極、７１，７３，７６，７７ 埋込層、７４ 埋込層（第１電極）、７５ 平面電極（第２の電極）、８０ ゲート酸化膜、８１，８３，８４，８５，８６，８７ 酸化膜、Ａ１〜Ａ７ ＴＥＧ領域、Ａ１ｄ 切断されたＴＥＧ領域、Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂ コンタクトホール、ＣＡ セル領域、ＤＬ ダイシングライン、ＥＡ 有効領域、ＧＡ ガードリング領域、ＮＡ 無効領域、ＳＢ 半導体基板、Ｔ１ 溝部（第１溝部）、Ｔ２ 溝部（第２溝部）、Ｔ３ 溝部（第３溝部）、Ｔ４ 溝部（第４溝部）、Ｔ５〜Ｔ７ 溝部。
【技術分野】
【０００１】
本発明は、半導体装置製造用基板、半導体装置、および半導体装置の製造方法に関し、特に、溝部を有する半導体装置製造用基板と、この半導体装置製造用基板を用いて製造された半導体装置と、溝部を有する半導体装置の製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置の中には、トレンチ構造を有するものがある。たとえばＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)およびＩＧＢＴ(Insulated Gate Bipolar Transistor)においてトレンチ構造が用いられている。トレンチ構造を有する半導体装置の電気特性は、製造工程におけるトレンチ形状の仕上がり精度、特に深さ寸法および幅寸法の精度の影響を大きく受ける。そのためトレンチ形状の仕上がりの管理が半導体装置の高品質化のキー技術のひとつとなっている。
【０００３】
トレンチ形状の仕上がりの管理として、トレンチの断面をＳＥＭ(Scanning Electron Microscope)により観察することで、トレンチ形状を直接的に測定することが広く行なわれている。また間接的な手法としては、たとえば特開２００６−３１０６０７号公報（特許文献１）によれば、入力容量の測定結果に基づき、半導体装置におけるトレンチ底部とｐｎ接合面との位置関係を評価する技術が提案されている。
【特許文献１】特開２００６−３１０６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のＳＥＭによるトレンチ形状の仕上がり管理においては、観察される断面が形成される際に半導体装置が破壊される。すなわちこの方法は破壊検査であるという問題を有していた。またＳＥＭによる観察は、結果を得るために長い作業時間を必要とするという問題も有していた。
【０００５】
また上記の特開２００６−３１０６０７号公報の技術では、異常の発生を検知することができる場合はあるものの、トレンチ形状の詳しい寸法を知ることはできないという問題を有していた。
【０００６】
それゆえ本発明の目的は、非破壊で迅速にトレンチ形状の仕上がりを検査することができる、半導体装置製造用基板、半導体装置、および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置製造用基板は、有効領域と、無効領域とを備えている。有効領域は、第１溝部を有する半導体素子を含んでいる。無効領域は、有効領域の周りに設けられ、ダイシングにより切断される位置を含んでいる。この無効領域は、不純物層と、第１半導体層と、第２溝部とを含んでいる。不純物層は第１導電型を有している。第１半導体層は、不純物層上に設けられ、第１導電型と異なる第２導電型を有している。第２溝部は、第１溝部と同時に形成され、厚み方向に第１半導体層を貫通し、平面パターンにおいて第１半導体層に囲まれている。
【０００８】
本発明の一の局面にしたがう半導体装置の製造方法は、以下の工程を有している。
第１導電型を有する第１不純物層上に溝部が形成される。溝部の内面を被う第１絶縁膜が形成される。第１絶縁膜を介して溝部を埋める第１電極が形成される。第１不純物層の第１絶縁膜に面した空乏層が消失するように第１不純物層と第１電極との間に電圧が印加されながら、第１不純物層と第１電極との間の静電容量が測定される。
【０００９】
本発明の他の局面にしたがう半導体装置の製造方法は、以下の工程を有している。
第１導電型を有する第１不純物層と、第１不純物層に被われ、かつ第１導電型と異なる第２導電型を有する第２不純物層とを有する半導体基板が準備される。第１不純物層を貫通し、かつ第２不純物層に達する溝部が形成される。溝部の内面を被う絶縁膜が形成される。絶縁膜を介して溝部を埋める電極が形成される。第１不純物層の絶縁膜に面した部分が第１導電型に保たれる条件で第１不純物層と電極との間に電圧が印加されながら、第１不純物層と電極との間の静電容量が測定される。
【００１０】
本発明のさらに他の局面にしたがう半導体装置の製造方法は、以下の工程を有している。
【００１１】
第１導電型を有する第１不純物層と、第１不純物層に被われ、かつ第１導電型と異なる第２導電型を有する第２不純物層と、第１不純物層上に設けられ、かつ第１導電型を有する半導体層とを含む半導体基板が準備される。平面パターンにおいて半導体層に囲まれ、厚み方向において半導体層を貫通し、かつ第２不純物層に達する溝部が形成される。溝部の内面を被う絶縁膜が形成される。絶縁膜を介して溝部を埋める電極が形成される。第１不純物層の絶縁膜に面した部分が第１導電型に保たれる条件で第１不純物層と電極との間に電圧が印加されながら、第１不純物層と電極との間の静電容量が測定される。
【発明の効果】
【００１２】
本発明の半導体装置製造用基板によれば、第１半導体層における第２溝部に沿った電流が受ける電気抵抗を測定することで、第２溝部の幅寸法を知ることにより、第２溝部と同時に形成された第１溝部の幅寸法を管理することができる。
【００１３】
本発明の一の半導体装置の製造方法によれば、第１不純物層と第１電極との間の静電容量を測定することで、溝部の深さ寸法を管理することができる。
【００１４】
本発明の他の半導体装置の製造方法によれば、第１不純物層と電極との間の静電容量を測定することで、トレンチが第１不純物層を貫通する部分の深さ寸法を管理することができる。
【００１５】
本発明のさらに他の半導体装置の製造方法によれば、第１不純物層と電極との間の静電容量を測定することで、トレンチが半導体層と第２不純物層との間で第１不純物層を貫通する部分の深さ寸法を管理することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に本実施の形態の半導体装置製造用基板および半導体装置の概略的な構成について説明する。図１は、本発明の実施の形態１における半導体装置製造用基板としてのウエハの構成を概略的に示す平面図である。図２は、図１の破線部ＩＩを拡大して示す概略平面図である。図３は、本発明の実施の形態１における半導体装置としてのＩＧＢＴの構成を概略的に示す平面図である。
【００１７】
図１〜図３を参照して、ウエハ１００は、ダイシングラインＤＬに沿ってダイシングされることにより、半導体装置であるＩＧＢＴ２００を製造するための半導体装置製造用基板である。ウエハ１００は、有効領域ＥＡと、無効領域ＮＡとを有している。
【００１８】
有効領域ＥＡは、セル領域ＣＡとガードリング領域ＧＡとを有している。セル領域ＣＡは、ＩＧＢＴ素子をＩＧＢＴ２００を構成する素子として有している。ガードリング領域ＧＡは、ＩＧＢＴ２００の耐圧を向上させるために、セル領域ＣＡを取り囲むように設けられている。
【００１９】
無効領域ＮＡは、有効領域ＥＡの周りに設けられ、ダイシングラインＤＬに沿ってダイシングにより切断される位置を含んでいる。無効領域ＮＡは、ＴＥＧ領域Ａ１を含んでいる。ＴＥＧ領域Ａ１は、ダイシングラインＤＬ上に位置している。このためダイシングにより形成されたＩＧＢＴ２００は、ＴＥＧ領域Ａ１の一部、すなわち切断されたＴＥＧ領域Ａ１ｄを有している。
【００２０】
次にセル領域ＣＡの詳細な構成について説明する。図４は、本発明の実施の形態１における半導体装置としてのＩＧＢＴのセル領域の構成を概略的に示す部分断面斜視図である。図５は、図４においてエミッタ電極および層間絶縁膜を図示しない場合の図である。図６は、本発明の実施の形態１における半導体装置としてのＩＧＢＴのセル領域の構成を概略的に示す断面図である。
【００２１】
図４〜図６を参照して、セル領域ＣＡは、複数のセルを有しており、各セルはＩＧＢＴ素子を含んでいる。ＩＧＢＴ素子は、エミッタ電極３０、層間絶縁膜４０、エミッタ領域５０、ｐベース領域６０、ｎベース領域６１、コレクタ領域６２、コレクタ電極６３、ゲート電極７０、およびゲート酸化膜８０を有している。ｐベース領域６０およびコレクタ領域６２の各々は、ｐ型の導電型（第１導電型）を有している。エミッタ領域５０およびｎベース領域６１の各々は、ｎ型の導電型（第２導電型）を有している。エミッタ領域５０、ｐベース領域６０、ｎベース領域６１、およびコレクタ領域６２は、半導体からなる半導体基板ＳＢに含まれている。
【００２２】
半導体基板ＳＢは溝部Ｔ１（第１溝部）を有している。ゲート電極７０はゲート酸化膜８０を介して溝部Ｔ１を埋めるように設けられている。溝部Ｔ１は、幅寸法Ｗｔおよび深さ寸法Ｘｔを有している。
【００２３】
次にＴＥＧ領域Ａ１の構成について説明する。図７は、本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。図８は、図７においてパッド電極および層間絶縁膜を図示しない場合の図である。図９は、本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【００２４】
主に図７〜図９を参照して、ＴＥＧ領域Ａ１は、ｐベース領域６０（不純物層）およびｎベース領域６１をセル領域ＣＡと共有している。またＴＥＧ領域Ａ１は、半導体層５１（第１半導体層），５１Ｄと、埋込層７１，７１Ｄと、酸化膜８１，８１Ｄと、層間絶縁膜４１と、パッド電極３１ａ，３１ｂとを有している。またＴＥＧ領域Ａ１は、ｐベース領域６０およびｎベース領域６１を含む領域に形成された溝部Ｔ２（第２溝部），Ｔ２Ｄを有している。
【００２５】
埋込層７１は、酸化膜８１を介して溝部Ｔ２に埋め込まれている。埋込層７１Ｄは、酸化膜８１Ｄを介して溝部Ｔ２Ｄに埋め込まれている。半導体層５１，５１Ｄは、ｐベース領域６０上に設けられ、ｎ型の導電型（第２導電型）を有している。溝部Ｔ２，Ｔ２Ｄは、溝部Ｔ１（図６）と同時に形成され、溝部Ｔ１と同様に幅寸法Ｗｔおよび深さ寸法Ｘｔを有している。また溝部Ｔ２，Ｔ２Ｄのそれぞれは、厚み方向（図９における縦方向）に半導体層５１，５１Ｄを貫通している。溝部Ｔ２は、平面パターンにおいて半導体層５１に囲まれている。
【００２６】
層間絶縁膜４１は、半導体層５１上において、溝部Ｔ２を溝部Ｔ２の長さ方向（図８の縦方向）に挟むように、１対のコンタクトホールＣ１ａ，Ｃ１ｂを有している。コンタクトホールＣ１ａ，Ｃ１ｂのそれぞれにおいて、パッド電極３１ａ，３１ｂは半導体層５１と電気的に接続されている。
【００２７】
次に半導体層５１の構成について詳しく説明する。図１０は、本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第１半導体層の平面パターンを概略的に示す平面図である。
【００２８】
主に図１０を参照して、半導体層５１は、測定部５１ｉと、１対の端子部５１ａ，５１ｂとを有している。１対の端子部５１ａ，５１ｂは、測定部５１ｉを溝部Ｔ２の長さ方向（図中の縦方向）に挟むように設けられている。測定部５１ｉは、溝部Ｔ２の長さ方向に直交する方向に幅寸法Ｗｎを有し、溝部Ｔ２の長さ方向に長さ寸法Ｌを有している。長さ寸法Ｌは、溝部Ｔ２の長さよりも小さい。また測定部５１ｉは、平面パターンにおいて、幅方向の中央部分が、幅寸法Ｗｔを有する溝部Ｔ２により刳り貫かれた形状を有している。これにより測定部５１ｉの電気的経路としての実効的な幅寸法はＷｎ−Ｗｔである。
【００２９】
端子部５１ａ，５１ｂのそれぞれの上には、パッド電極３１ａ，３１ｂ（図７）が位置している。端子部５１ａ，５１ｂの各々は、溝部Ｔ２の長さ方向に直交する方向に幅寸法Ｗｐを有している。幅寸法Ｗｐは、幅寸法Ｗｎに比して十分に大きい値を有している。これにより端子部５１ａ，５１ｂにおける溝部Ｔ２の長さ方向に沿った単位長さ当たりの抵抗値は、測定部５１ｉにおける溝部Ｔ２の長さ方向に沿った単位長さ当たりの抵抗値よりも十分に小さい値とされている。この結果、端子部５１ａ，５１ｂ間の抵抗Ｒ１は、半導体層５１のシート抵抗をＳとすると、以下の式（１）で表される。
【００３０】
Ｒ１＝Ｓ・Ｌ／（Ｗｎ−Ｗｔ） ・・・（１）
次にＴＥＧ領域Ａ１の使用方法について説明する。
【００３１】
まずウエハレベルの半導体製造工程により、ウエハ１００が形成される。次に、パッド電極３１ａ，３１ｂのそれぞれに、抵抗測定装置の１対のプローバが当てられることで、式（１）の抵抗Ｒ１が測定される。また幅寸法Ｗｎ、シート抵抗Ｓ、および長さ寸法Ｌの各々については工程ばらつきが小さいので標準的な値で近似することができる。よって上記の式（１）が変形された下記の式（２）により幅寸法Ｗｔを算出することができる。
【００３２】
Ｗｔ＝Ｗｎ−Ｓ・Ｌ／Ｒ１ ・・・（２）
これにより溝部Ｔ２の幅寸法が算出される。本実施の形態においては、溝部Ｔ２と溝部Ｔ１とは同一の溝幅で形成されているので、溝部Ｔ１の溝幅寸法を知ることができる。すなわちＩＧＢＴ素子のトレンチ幅の仕上がり寸法を検査することができる。
【００３３】
次に、幅寸法Ｗｔの検査結果を用いたウエハ１００の製造工程の管理方法について説明する。
【００３４】
幅寸法Ｗｔが許容範囲よりも大きい場合、溝部Ｔ１，Ｔ２の形成工程におけるプロセスパラメータが、溝部Ｔ１，Ｔ２の幅寸法Ｗｔがより小さくなるように調整される。逆に幅寸法Ｗｔが許容範囲よりも小さい場合、溝部Ｔ１，Ｔ２の形成工程におけるプロセスパラメータが、溝部Ｔ１，Ｔ２の幅寸法Ｗｔがより大きくなるように調整される。幅寸法Ｗｔが許容範囲内の場合、上記プロセスパラメータが維持されて、ウエハ１００の製造が行なわれる。
【００３５】
上記においてプロセスパラメータが調整された場合、調整後のプロセスパラメータによる工程で形成されたウエハ１００について再度幅寸法Ｗｔの検査が行なわれる。検査結果が許容範囲外の場合、上述したプロセスパラメータの調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のプロセスパラメータが維持されて、ウエハ１００の製造が行なわれる。
【００３６】
次に本実施の形態の半導体装置としてのＩＧＢＴの製造方法について説明する。図１１〜図１９は、本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法を工程順に示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【００３７】
図１１を参照して、ｎベース領域６１を有する半導体基板ＳＢが準備される。
図１２を参照して、ｎベース領域６１上にｐベース領域６０が形成される。
【００３８】
図１３を参照して、ｐベース領域６０上のセル領域ＣＡおよびＴＥＧ領域Ａ１のそれぞれに、エミッタ領域５０および半導体層５１が同時に形成される。
【００３９】
図１４を参照して、エミッタ領域５０および半導体層５１のそれぞれの上に、溝部Ｔ１，Ｔ２が同時に形成される。
【００４０】
図１５を参照して、溝部Ｔ１，Ｔ２のそれぞれの内面を被うように、ゲート酸化膜８０、酸化膜８１が同時に形成される。そして溝部Ｔ１，溝部Ｔ２のそれぞれを埋めるように、ゲート電極７０、埋込層７１が同時に形成される。
【００４１】
図１６を参照して、層間絶縁膜４０，４１が同時に形成される。
図１７を参照して、エミッタ電極３０、パッド電極３１ａ、およびパッド電極３１ｂ（図１７において図示せず）が同時に形成される。
【００４２】
図１８を参照して、セル領域ＣＡにおいてｎベース領域６１上にコレクタ領域６２が形成される。
【００４３】
図１９を参照して、セル領域ＣＡにおいてコレクタ領域６２上にコレクタ電極６３が形成される。これにより、本実施の形態のウエハ１００が形成される。このウエハ１００のＴＥＧ領域Ａ１が用いられて、ウエハ１００の製造工程が上記の方法で管理される。
【００４４】
図１〜図３を参照して、ダイシングラインＤＬに沿ってウエハ１００がダイシングされる。これにより、ＩＧＢＴ２００が得られる。
【００４５】
本実施の形態によれば、パッド電極３１ａ，３１ｂ（図７）間の電気抵抗を測定することで、溝部Ｔ２（図９）の幅寸法Ｗｔを知ることにより、溝部Ｔ１（図６）の幅寸法Ｗｔを管理することができる。これにより、ＩＧＢＴ２００のトレンチ（溝部Ｔ１）形状の幅寸法を検査することができる。よってこの検査結果を用いてプロセスパラメータが調整されることで、ＩＧＢＴ２００の素子特性の製造ばらつきを抑制することができる。
【００４６】
また電気抵抗の測定により溝部Ｔ１の幅寸法を検査することができるので、非破壊で迅速に検査を行なうことができる。
【００４７】
また上記の電気抵抗の測定のためにパッド電極３１ａ，３１ｂ（図７）が設けられているので、プローバをパッド電極３１ａ，３１ｂに当てるだけで、容易に電気抵抗の測定を行なうことができる。
【００４８】
また、図１０に示すように、溝部Ｔ２は測定部５１ｉから端子部５１ａ，５１ｂの各々へ突き出すように配置されている。これにより、溝部Ｔ２の長さ寸法に若干のばらつきが生じたとしても、測定部５１ｉを溝部Ｔ２の長さ方向の全体に渡って確実に刳り貫かれた形状とすることができる。よって、測定部５１ｉの端部に刳り貫かれない部分が生じることで式（１）の関係が成立しなくなることを防止することができる。
【００４９】
なお本実施の形態においては、溝部Ｔ１の溝幅寸法と溝部Ｔ２の溝幅寸法とが同一とされたが、本発明はこれに限定されるものではなく、溝部Ｔ１の溝幅寸法と溝部Ｔ２の溝幅寸法とに既知の対応関係があればよい。
【００５０】
また図２に示すようにＴＥＧ領域Ａ１はダイシングラインＤＬにかかるように配置されたが、ＴＥＧ領域Ａ１はダイシングラインＤＬにかからないように配置されてもよい。この場合、ＩＧＢＴ２００はＴＥＧ領域Ａ１を有するので、ＩＧＢＴ２００のＴＥＧ領域Ａ１を用いて幅寸法Ｗｔの検査を行なうことができる。すなわちダイシング後であっても、幅寸法Ｗｔの検査を行なうことができる。
【００５１】
（実施の形態２）
図２０は、本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。図２１は、図２０においてパッド電極および層間絶縁膜を図示しない場合の図である。図２２は、本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【００５２】
主に図２０〜図２２を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１のウエハ１００の構成に加え、さらにＴＥＧ領域Ａ２を有している。ＴＥＧ領域Ａ２は、ＴＥＧ領域Ａ１（図２）と同様に無効領域ＮＡに設けられている。
【００５３】
ＴＥＧ領域Ａ２は、ｐベース領域６０（不純物層）およびｎベース領域６１をセル領域ＣＡと共有している。またＴＥＧ領域Ａ２は、層間絶縁膜４１をＴＥＧ領域Ａ１と共有している。またＴＥＧ領域Ａ２は、半導体層５２（第２半導体層）と、パッド電極３２ａ，３２ｂとを有している。半導体層５２は、ｐベース領域６０上に設けられ、ｎ型の導電型（第２導電型）を有している。層間絶縁膜４１は、半導体層５２上において、１対のコンタクトホールＣ２ａ，Ｃ２ｂを有している。コンタクトホールＣ２ａ，Ｃ２ｂのそれぞれにおいて、パッド電極３２ａ，３２ｂは半導体層５２と電気的に接続されている。
【００５４】
次に半導体層５２の構成について詳しく説明する。図２３は、本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第２半導体層の平面パターンを概略的に示す平面図である。
【００５５】
主に図２３を参照して、半導体層５２は、測定部５２ｉと、１対の端子部５２ａ，５２ｂとを有している。１対の端子部５２ａ，５２ｂは、測定部５２ｉを挟むように設けられている。測定部５２ｉは、１対の端子部５２ａ，５２ｂに挟まれる方向に長さ寸法Ｌを有し、この方向に直交する方向に幅寸法Ｗｎを有している。
【００５６】
端子部５２ａ，５２ｂのそれぞれの上には、パッド電極３２ａ，３２ｂ（図２０）が位置している。端子部５２ａ，５２ｂの各々は、幅寸法Ｗｎの方向に幅寸法Ｗｐを有している。幅寸法Ｗｐは、幅寸法Ｗｎに比して十分に大きい値を有している。これにより端子部５２ａ，５２ｂにおける、端子部５２ａ，５２ｂが互いに対向する方向に沿った単位長さ当たりの抵抗値は、測定部５２ｉにおけるこの方向に沿った単位長さ当たりの抵抗値よりも十分に小さい値とされている。この結果、端子部５２ａ，５２ｂ間の抵抗Ｒ２は、半導体層５２のシート抵抗をＳとすると、以下の式（３）で表される。
【００５７】
Ｒ２＝Ｓ・Ｌ／Ｗｎ ・・・（３）
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５８】
次にＴＥＧ領域Ａ２の使用方法について説明する。
まずウエハレベルの半導体製造工程によりウエハが形成される。次に、パッド電極３２ａ，３２ｂのそれぞれに、抵抗測定装置の１対のプローバが当てられることで、式（３）のＲ２が測定される。また幅寸法Ｗｎ、および長さ寸法Ｌの各々については工程ばらつきが小さいので標準的な値で近似することができる。よって上記の式（３）が変形された下記の式（４）によりシート抵抗Ｓを算出することができる。
【００５９】
Ｓ＝Ｒ２・Ｗｎ／Ｌ ・・・（４）
式（２）と式（４）とにより、以下の式（５）が得られる。
【００６０】
Ｗｔ＝Ｗｎ（１−Ｒ２／Ｒ１） ・・・（５）
本実施の形態によれば、上記の式（５）により、幅寸法Ｗｔを算出することができるので、式（１）を用いる場合と異なり、シート抵抗Ｓの値を標準的な値で近似する必要がない。よって半導体層５１，５２の不純物濃度の工程ばらつきに起因したシート抵抗Ｓのばらつきの影響を受けずに、幅寸法Ｗｔを算出することができる。よって実施の形態１に比して、より高精度に幅寸法Ｗｔを算出することができる。
【００６１】
なお本実施の形態においては、ＴＥＧ領域Ａ２の幅寸法および長さ寸法がＴＥＧ領域Ａ１のものと同じとされたが、本発明はこれに限定されるものではなく、ＴＥＧ領域Ａ２の幅寸法および長さ寸法が他の寸法であってもよい。この場合においても式（４）と類似の式によりシート抵抗Ｓの実際の値が把握されるので、シート抵抗Ｓの値を標準的な値で近似する必要がない。
【００６２】
（実施の形態３）
図２４は、本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。図２５は、図２４においてパッド電極および層間絶縁膜を図示しない場合の図である。図２６は、本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【００６３】
主に図２４〜図２６を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１のウエハ１００の構成に加え、さらにＴＥＧ領域Ａ３を有している。ＴＥＧ領域Ａ３は、ＴＥＧ領域Ａ１（図２）と同様に無効領域ＮＡに設けられている。
【００６４】
ＴＥＧ領域Ａ３は、ｐベース領域６０（不純物層）およびｎベース領域６１をセル領域ＣＡと共有している。またＴＥＧ領域Ａ３は、層間絶縁膜４１をＴＥＧ領域Ａ１と共有している。また、ＴＥＧ領域Ａ３は、半導体層５３（第３半導体層）と、埋込層７３と、酸化膜８３と、パッド電極３３ａ，３３ｂとを有している。またＴＥＧ領域Ａ３は、ｐベース領域６０およびｎベース領域６１を含む領域に形成された溝部Ｔ３（第３溝部），Ｔ４（第４溝部）を有している。
【００６５】
埋込層７３は、酸化膜８３を介して溝部Ｔ３，Ｔ４に埋め込まれている。半導体層５３は、ｐベース領域６０上に設けられ、ｎ型の導電型（第２導電型）を有している。溝部Ｔ３，Ｔ４は、溝部Ｔ１（図６）と同時に形成される。また溝部Ｔ３，Ｔ４のそれぞれは、厚み方向（図２６における縦方向）に半導体層５３を貫通している。溝部Ｔ３は、平面パターンにおいて半導体層５３に囲まれている。溝部Ｔ４は、平面パターンにおいて溝部Ｔ３と半導体層５３の外側（図２５における右側）とを跨いで位置している。
【００６６】
層間絶縁膜４１は、半導体層５３上において、溝部Ｔ３を溝部Ｔ３の長さ方向（図２５の縦方向）に挟むように、１対のコンタクトホールＣ３ａ，Ｃ３ｂを有している。コンタクトホールＣ３ａ，Ｃ３ｂのそれぞれにおいて、パッド電極３３ａ，３３ｂは半導体層５３と電気的に接続されている。
【００６７】
次に半導体層５３の構成について詳しく説明する。図２７は、本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第３半導体層の平面パターンを概略的に示す平面図である。
【００６８】
主に図２７を参照して、半導体層５３は、測定部５３ｉと、１対の端子部５３ａ，５３ｂとを有している。１対の端子部５３ａ，５３ｂは、測定部５３ｉを溝部Ｔ３の長さ方向（図中の縦方向）に挟むように設けられている。
【００６９】
測定部５３ｉは、溝部Ｔ３の長さ方向に直交する方向に幅寸法Ｗｎを有し、溝部Ｔ３の長さ方向に長さ寸法Ｌを有している。長さ寸法Ｌは、溝部Ｔ３の長さよりも小さい。また測定部５３ｉは、平面パターンにおいて、幅方向の中央部分が幅寸法Ｗｔを有する溝部Ｔ３により刳り貫かれることで２つの部分に分断され、さらにこの２つの部分の一方（図中右側の方）は溝部Ｔ３の長さ方向の途中で溝部Ｔ４により分断されている。
【００７０】
設計上は、溝部Ｔ３は測定部５３ｉの幅方向（図中横方向）の中央に配置されることとされている。しかし実際にはこの配置は、溝部Ｔ３を形成するフォトリソグラフィ工程におけるマスクズレに起因して、マスクズレ量Ｄだけずれている。ここでマスクズレ量Ｄの符号は、溝部Ｔ３が溝部Ｔ４側と反対の側（図中左側）にずれる場合を正とし、溝部Ｔ４側にずれる場合を負とする。これにより測定部５３ｉの電気的経路としての実効的な幅寸法は（Ｗｎ−Ｗｔ）／２−Ｄである。
【００７１】
端子部５３ａ，５３ｂのそれぞれの上には、パッド電極３３ａ，３３ｂ（図２４）が位置している。端子部５３ａ，５３ｂの各々は、溝部Ｔ３の長さ方向に直交する方向に幅寸法Ｗｐを有している。幅寸法Ｗｐは、幅寸法Ｗｎに比して十分に大きい値を有している。これにより端子部５３ａ，５３ｂにおける溝部Ｔ３の長さ方向に沿った単位長さ当たりの抵抗値は、測定部５３ｉにおける溝部Ｔ３の長さ方向に沿った単位長さ当たりの抵抗値よりも十分に小さい値とされている。この結果、端子部５３ａ，５３ｂ間の抵抗Ｒ３は、半導体層５３のシート抵抗をＳとすると、以下の式（６）で表される。
【００７２】
Ｒ３＝Ｓ・Ｌ／｛（Ｗｎ−Ｗｔ）／２−Ｄ｝ ・・・（６）
式（１）を用いて、式（６）から（Ｗｎ−Ｗｔ）を消去することにより、下記の式（７）が得られる。
【００７３】
Ｒ３＝Ｓ・Ｌ／｛（Ｓ・Ｌ／Ｒ１）／２−Ｄ｝ ・・・（７）
上記の式（７）から、マスクズレ量Ｄは、下記の式（８）により表される。
【００７４】
Ｄ＝｛１／（２・Ｒ１）−１／Ｒ３｝Ｓ・Ｌ ・・・（８）
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７５】
次にＴＥＧ領域Ａ３の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、パッド電極３３ａ，３３ｂのそれぞれに、抵抗測定装置の１対のプローバが当てられることで、式（８）の抵抗Ｒ３が測定される。また実施の形態１において説明した方法で、式（８）の抵抗Ｒ１が測定される。またシート抵抗Ｓ、および長さ寸法Ｌの各々については工程ばらつきが小さいので標準的な値で近似することができる。これによりマスクズレ量Ｄが算出される。すなわちＩＧＢＴ素子のトレンチ位置の仕上がりを検査することができる。
【００７６】
次に、マスクズレ量Ｄの検査結果を用いたウエハの製造工程の管理方法について説明する。
【００７７】
マスクズレ量Ｄの絶対値が許容範囲よりも大きい場合、溝部Ｔ１，Ｔ３，Ｔ４の形成工程におけるマスク位置が、マスクズレ量Ｄの絶対値が小さくなるように調整される。マスクズレ量Ｄの絶対値が許容範囲内の場合、上記マスク位置が維持されて、ウエハの製造が行なわれる。
【００７８】
上記においてマスク位置が調整された場合、調整後のマスク位置で形成されたウエハについて再度マスクズレ量Ｄの検査が行なわれる。検査結果が許容範囲外の場合、上述したマスク位置の調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のマスク位置が維持されて、ウエハの製造が行なわれる。
【００７９】
本実施の形態によれば、パッド電極３３ａ，３３ｂ（図２４）間の電気抵抗を測定することで、マスクズレ量Ｄ（図２７）を管理することができる。これにより、ＩＧＢＴのトレンチ（溝部Ｔ１）位置の仕上がりを検査することができる。よってこの検査結果を用いてマスク位置が調整されることで、ＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【００８０】
また電気抵抗の測定によりマスクズレ量Ｄを検査することができるので、非破壊で迅速に検査を行なうことができる。
【００８１】
また上記の電気抵抗の測定のためにパッド電極３３ａ，３３ｂ（図２４）が設けられているので、プローバをパッド電極３３ａ，３３ｂに当てるだけで、容易に電気抵抗の測定を行なうことができる。
【００８２】
また、図２７に示すように、溝部Ｔ３は測定部５３ｉから端子部５３ａ，５３ｂの各々へ突き出すように配置されている。これにより、溝部Ｔ３の長さ寸法に若干のばらつきが生じたとしても、測定部５３ｉを溝部Ｔ３の長さ方向の全体に渡って確実に刳り貫かれた形状とすることができる。よって、測定部５３ｉの端部に刳り貫かれない部分が生じることで式（８）の関係が成立しなくなることを防止することができる。
【００８３】
なおＴＥＧ領域Ａ１，Ａ３はダイシングラインＤＬ（図２）にかからないように配置されてもよい。この場合、ＩＧＢＴはＴＥＧ領域Ａ１，Ａ３を有するので、ＩＧＢＴのＴＥＧ領域Ａ１，Ａ３を用いてマスクズレ量Ｄの検査を行なうことができる。すなわちダイシング後であっても、マスクズレ量Ｄの検査を行なうことができる。
【００８４】
またＴＥＧ領域Ａ２が形成されている場合は、式（４）により、実際のシート抵抗Ｓの値を知ることができる。このシート抵抗Ｓの値が式（８）に用いられることで、マスクズレ量Ｄの値を、より精確に求めることができる。
【００８５】
（実施の形態４）
図２８は、本発明の実施の形態４における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【００８６】
主に図２８を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１の無効領域ＮＡに、ＴＥＧ領域Ａ１の代わりに、またはＴＥＧ領域Ａ１に加えて、ＴＥＧ領域Ａ４を有している。ＴＥＧ領域Ａ４は、ｐベース領域６０（第１不純物層）をセル領域ＣＡ（図６）と共有している。またＴＥＧ領域Ａ４は、埋込層７４（第１電極）と、酸化膜８４（第１絶縁膜）とを有している。またＴＥＧ領域Ａ４は、ｐベース領域６０に形成された溝部Ｔ５を有している。
【００８７】
溝部Ｔ５は、溝部Ｔ１（図６）と同時に形成され、溝部Ｔ１と同様に、幅寸法Ｗｔ、深さ寸法Ｘｔ、および長さ寸法Ｌを有している。埋込層７４は、酸化膜８４を介して溝部Ｔ５に埋め込まれている。酸化膜８４は、誘電率εｓを有し、溝部Ｔ５の内面を厚さ寸法ｄｏｘに渡って被覆している。
【００８８】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００８９】
次にＴＥＧ領域Ａ４の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、ｐベース領域６０の酸化膜８４に面した空乏層が消失するようにｐベース領域６０および埋込層７４のそれぞれに電位Ｅ６０，Ｅ７４が印加される。たとえば、電位Ｅ６０は接地電位とされ、電位Ｅ７４は上記空乏層が消失するのに十分な大きさの負の電位が印加される。そのように電位Ｅ６０，Ｅ７４が印加された状態で、ｐベース領域６０と埋込層７４との間の静電容量Ｃ４が測定される。上記空乏層が消失した状態においては、静電容量Ｃ４は以下の式（９）で表される。
【００９０】
Ｃ４＝εｓ（２・Ｘｔ＋Ｗｔ）Ｌ／ｄｏｘ ・・・（９）
式（９）を変形することで、以下の式（１０）が得られる。
【００９１】
Ｘｔ＝｛ｄｏｘ／（２・εｓ・Ｌ）｝Ｃ４−Ｗｔ／２ ・・・（１０）
ここで深さ寸法Ｘｔが幅寸法Ｗｔより十分大きくされている場合、式（１０）の第２項のばらつきは無視することができる。よって静電容量Ｃ４の測定結果を用いて、式（１０）により深さ寸法Ｘｔを算出することができる。
【００９２】
次に、本実施の形態の半導体装置の製造方法について説明する。
主に図２８を参照して、ＴＥＧ領域Ａ４において、ｐベース領域６０上に溝部Ｔ５が形成される。この溝部Ｔ５の形成と同時に、セル領域ＣＡにおいては溝部Ｔ１の形成（図１４（Ａ））が行なわれる。
【００９３】
次に、溝部Ｔ５の内面を被う酸化膜８４が形成される。この酸化膜８４の形成と同時に、セル領域ＣＡにおいてはゲート酸化膜８０の形成（図１５（Ａ））が行なわれる。
【００９４】
次に、酸化膜８４を介して溝部Ｔ５を埋める埋込層７４が形成される。この埋込層７４の形成と同時に、セル領域ＣＡにおいてはゲート電極７０の形成（図１５（Ａ））が行なわれる。
【００９５】
次に、セル領域ＣＡにおいて、図１６（Ａ）〜図１９（Ａ）に示す工程が行なわれる。
次に、ＴＥＧ領域Ａ４を使用することで深さ寸法Ｘｔの算出が行われる。すなわち、ｐベース領域６０の酸化膜８４に面した空乏層が消失するようにｐベース領域６０と埋込層７４との間に電圧が印加されながら、ｐベース領域６０と埋込層７４との間の静電容量Ｃ４が測定される。静電容量Ｃ４と式（１０）とにより、深さ寸法Ｘｔが算出される。
【００９６】
深さ寸法Ｘｔが許容範囲よりも大きい場合、溝部Ｔ１，Ｔ５の形成工程におけるプロセスパラメータが、溝部Ｔ１，Ｔ５の深さ寸法Ｘｔがより小さくなるように調整される。逆に深さ寸法Ｘｔが許容範囲よりも小さい場合、溝部Ｔ１，Ｔ５の形成工程におけるプロセスパラメータが、溝部Ｔ１，Ｔ５の深さ寸法Ｘｔがより大きくなるように調整される。深さ寸法Ｘｔが許容範囲内の場合、上記プロセスパラメータが維持されて、ウエハの製造が行なわれる。
【００９７】
上記においてプロセスパラメータが調整された場合、調整後のプロセスパラメータによる工程で形成されたウエハについて再度深さ寸法Ｘｔの検査が行なわれる。検査結果が許容範囲外の場合、上述したプロセスパラメータの調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のプロセスパラメータが維持されて、ウエハの製造が行なわれる。
【００９８】
次に、実施の形態１と同様にダイシングが行われる。
以上により、本実施の形態の半導体装置としてのＩＧＢＴが得られる。
【００９９】
本実施の形態によれば、ｐベース領域６０と埋込層７４との間の静電容量Ｃ４を測定することで、溝部Ｔ２（図９）の深さ寸法Ｘｔを知ることにより、溝部Ｔ１（図６）の深さ寸法Ｘｔを管理することができる。これにより、ＩＧＢＴのトレンチ（溝部Ｔ１）形状の幅寸法を検査することができる。よってこの検査結果を用いてプロセスパラメータが調整されることで、ＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【０１００】
また静電容量より溝部Ｔ１の幅寸法を検査することができるので、非破壊で迅速に検査を行なうことができる。
【０１０１】
なお本実施の形態においては、溝部Ｔ１の深さ寸法と溝部Ｔ５の深さ寸法とが同一とされたが、本発明はこれに限定されるものではなく、溝部Ｔ１の深さ寸法と溝部Ｔ５の深さ寸法とに既知の対応関係があればよい。
【０１０２】
またＴＥＧ領域Ａ４はダイシングラインＤＬにかかるように配置されたが、ＴＥＧ領域Ａ４はダイシングラインＤＬにかからないように配置されてもよい。この場合、ＩＧＢＴはＴＥＧ領域Ａ４を有するので、ＩＧＢＴのＴＥＧ領域Ａ４を用いて深さ寸法Ｘｔの検査を行なうことができる。すなわちダイシング後であっても、深さ寸法Ｘｔの検査を行なうことができる。
【０１０３】
なお、ｐベース領域６０の酸化膜８４に面した空乏層が残存した状態で測定されたｐベース領域６０と埋込層７４との間の静電容量Ｃｄは、空乏層の容量をＣｏｘとすると、以下の式（１１）を満たす。
【０１０４】
１／Ｃｄ＝１／Ｃ４＋１／Ｃｏｘ ・・・（１１）
式（１１）を変することで、以下の式（１２）が得られる。
【０１０５】
Ｃ４＝（Ｃｏｘ−Ｃｄ）／（Ｃｄ・Ｃｏｘ） ・・・（１２）
よって静電容量Ｃｄが測定されても、静電容量Ｃｏｘが未知のためＣ４を知ることができないので、式（１０）を用いて深さ寸法Ｘｔを算出することが困難である。
【０１０６】
（実施の形態５）
図２９は、本発明の実施の形態５における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【０１０７】
主に図２９を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態４のウエハの構成に加え、さらにＴＥＧ領域Ａ５を有している。ＴＥＧ領域Ａ５は、ＴＥＧ領域Ａ１（図２）と同様に無効領域ＮＡに設けられている。
【０１０８】
ＴＥＧ領域Ａ５は、上述したＴＥＧ領域Ａ４の構成に加えて、ｐベース領域６０上に、平面電極７５（第２の電極）と、酸化膜８５（第２絶縁膜）とを有している。酸化膜８５は、酸化膜８４と同時に形成され、酸化膜８４と同一の材質と同一の厚みｄｏｘとを有する。平面電極７５は、埋込層７４と同時に形成され、幅寸法Ｗｇと、埋込層７４と同様の長さ寸法Ｌ（図２９において図示せず）とを有している。
【０１０９】
なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１１０】
次にＴＥＧ領域Ａ５の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、ｐベース領域６０の酸化膜８５に面した空乏層が消失するようにｐベース領域６０および平面電極７５のそれぞれに電位Ｅ６０，Ｅ７５が印加される。たとえば、電位Ｅ６０は接地電位とされ、電位Ｅ７５は上記空乏層が消失するのに十分な大きさの負の電位が印加される。そのように電位Ｅ６０，Ｅ７５が印加された状態で、ｐベース領域６０と平面電極７５との間の静電容量Ｃ５が測定される。上記空乏層が消失した状態においては、静電容量Ｃ５は以下の式（１３）で表される。
【０１１１】
Ｃ５＝εｓ・Ｗｇ・Ｌ／ｄｏｘ ・・・（１３）
この式（１０）および（１３）から厚さ寸法ｄｏｘを消去することで、以下の式（１４）が得られる。
【０１１２】
Ｘｔ＝Ｗｇ・Ｃ４／（２・Ｃ５）−Ｗｔ／２ ・・・（１４）
本実施の形態によれば、式（１４）が厚さ寸法ｄｏｘに依存しないため、厚さ寸法ｄｏｘのばらつきの影響を受けることなく、深さ寸法Ｘｔを管理することができる。よって実施の形態４に比して、より高い精度でＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【０１１３】
また、式（１４）の第１項は静電容量比Ｃ４／Ｃ５を有し、かつそれ以外の静電容量値を有していない。よって、静電容量の絶対値が測定されなくても、静電容量比Ｃ４／Ｃ５が測定されれば、深さ寸法Ｘｔを算出することができる。
【０１１４】
（実施の形態６）
図３０は、本発明の実施の形態６における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【０１１５】
主に図３０を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１の無効領域ＮＡに、ＴＥＧ領域Ａ１の代わりに、またはＴＥＧ領域Ａ１に加えて、ＴＥＧ領域Ａ６を有している。ＴＥＧ領域Ａ６は、ｐベース領域６０（第１不純物層）およびｎベース領域６１（第２不純物層）をセル領域ＣＡ（図６）と共有している。またＴＥＧ領域Ａ６は、埋込層７６（電極）と、酸化膜８６（絶縁膜）とを有している。またＴＥＧ領域Ａ６は、ｐベース領域６０およびｎベース領域６１に形成された溝部Ｔ６を有している。
【０１１６】
溝部Ｔ６は、溝部Ｔ１（図６）と同時に形成され、溝部Ｔ１と同様に、幅寸法Ｗｔおよび長さ寸法Ｌを有している。溝部Ｔ６はｐベース領域６０を深さ寸法Ｘｐに渡って貫通する部分を有している。埋込層７６は、酸化膜８６を介して溝部Ｔ６に埋め込まれている。酸化膜８６は、誘電率εｓを有し、溝部Ｔ６の内面を厚さ寸法ｄｏｘに渡って被覆している。
【０１１７】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１１８】
次にＴＥＧ領域Ａ６の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、ｐベース領域６０の酸化膜８６に面した部分がｐ型に保たれる条件でｐベース領域６０および埋込層７６のそれぞれに電位Ｅ６０，Ｅ７６が印加される。よってｐベース領域６０においてｎ型反転は生じない。そのように電位Ｅ６０，Ｅ７６が印加された状態で、ｐベース領域６０と埋込層７６との間の静電容量Ｃ６が測定される。静電容量Ｃ６は深さ寸法Ｘｐに依存して変化する。よって静電容量Ｃ６を測定することで、深さ寸法Ｘｐを算出することができる。
【０１１９】
次に、本実施の形態の半導体装置の製造方法について説明する。
主に図３０を参照して、ＴＥＧ領域Ａ６において、ｐベース領域６０と、ｐベース領域６０に覆われたｎベース領域６１とを有する半導体基板ＳＢが準備される。この工程は、セル領域ＣＡにおける図１２（Ａ）の工程と同時に行なわれる。
【０１２０】
次にｐベース領域６０を貫通し、かつｎベース領域６１に達する溝部Ｔ６が形成される。この溝部Ｔ６の形成と同時に、セル領域ＣＡにおいては溝部Ｔ１の形成（図１４（Ａ））が行なわれる。
【０１２１】
次に、溝部Ｔ６の内面を被う酸化膜８６が形成される。この酸化膜８６の形成と同時に、セル領域ＣＡにおいてはゲート酸化膜８０の形成（図１５（Ａ））が行なわれる。
【０１２２】
次に、酸化膜８６を介して溝部Ｔ６を埋める埋込層７６が形成される。この埋込層７６の形成と同時に、セル領域ＣＡにおいてはゲート電極７０の形成（図１５（Ａ））が行なわれる。
【０１２３】
次に、セル領域ＣＡにおいて、図１６（Ａ）〜図１９（Ａ）に示す工程が行なわれる。
次に、ＴＥＧ領域Ａ６を使用することで深さ寸法Ｘｐの算出が行われる。すなわち、ｐベース領域６０の酸化膜８６に面した部分がｐ型に保たれる条件でｐベース領域６０と埋込層７６との間に電圧が印加されながら、ｐベース領域６０と埋込層７６との間の静電容量Ｃ６が測定される。この静電容量Ｃ６に基づいて深さ寸法Ｘｐが算出される。
【０１２４】
深さ寸法Ｘｐが許容範囲よりも大きい場合、ｐベース領域６０の形成工程におけるプロセスパラメータが、深さ寸法Ｘｐがより小さくなるように調整される。すなわちｐベース領域６０がより小さい厚さ寸法で形成される。逆に深さ寸法Ｘｔが許容範囲よりも小さい場合、ｐベース領域６０の形成工程におけるプロセスパラメータが、深さ寸法Ｘｐがより大きくなるように調整される。すなわちｐベース領域６０がより厚い寸法で形成される。深さ寸法Ｘｐが許容範囲内の場合、上記プロセスパラメータが維持されて、ウエハの製造が行なわれる。
【０１２５】
上記においてプロセスパラメータが調整された場合、調整後のプロセスパラメータによる工程で形成されたウエハについて再度深さ寸法Ｘｐの検査が行なわれる。検査結果が許容範囲外の場合、上述したプロセスパラメータの調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のプロセスパラメータが維持されて、ウエハの製造が行なわれる。
【０１２６】
次に、実施の形態１と同様にダイシングが行われる。
以上により、本実施の形態の半導体装置としてのＩＧＢＴが得られる。
【０１２７】
本実施の形態によれば、ｐベース領域６０と埋込層７６との間の静電容量Ｃ６を測定することで、溝部Ｔ６がｐベース領域６０を貫通する部分の深さ寸法Ｘｐを知ることにより、ｐベース領域６０の厚み寸法を検査することができる。よってこの検査結果を用いてプロセスパラメータが調整されることで、ＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【０１２８】
また静電容量より深さ寸法Ｘｐを検査することができるので、非破壊で迅速に検査を行なうことができる。
【０１２９】
なおＴＥＧ領域Ａ６はダイシングラインＤＬにかかるように配置されたが、ＴＥＧ領域Ａ６はダイシングラインＤＬにかからないように配置されてもよい。この場合、ＩＧＢＴはＴＥＧ領域Ａ６を有するので、ＩＧＢＴのＴＥＧ領域Ａ６を用いて深さ寸法Ｘｐの検査を行なうことができる。すなわちダイシング後であっても、深さ寸法Ｘｐの検査を行なうことができる。
【０１３０】
（実施の形態７）
図３１は、本発明の実施の形態７における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【０１３１】
主に図３１を参照して、本実施の形態の半導体装置製造用基板としてのウエハは、上述した実施の形態１の無効領域ＮＡに、ＴＥＧ領域Ａ１の代わりに、またはＴＥＧ領域Ａ１に加えて、ＴＥＧ領域Ａ７を有している。ＴＥＧ領域Ａ７は、ｐベース領域６０（第１不純物層）およびｎベース領域６１（第２不純物層）をセル領域ＣＡ（図６）と共有している。またＴＥＧ領域Ａ７は、埋込層７７（電極）と、酸化膜８７（絶縁膜）と、半導体層５７とを有している。
【０１３２】
半導体層５７は、ｐベース領域６０上に設けられ、ｎ型の導電型（第２導電型）を有している。またＴＥＧ領域Ａ７は、ｐベース領域６０およびｎベース領域６１に形成された溝部Ｔ７を有している。溝部Ｔ７は、厚み方向（図３１における縦方向）に半導体層５７を貫通している。また溝部Ｔ７は、平面パターンにおいて半導体層５７に囲まれている。埋込層７７は、酸化膜８７を介して溝部Ｔ７に埋め込まれている。酸化膜８７は溝部Ｔ７の内面を被覆している。
【０１３３】
なお、上記以外の構成については、上述した実施の形態６の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１３４】
次にＴＥＧ領域Ａ７の使用方法について説明する。
まずウエハレベルの半導体製造工程により、ウエハが形成される。次に、ｐベース領域６０の酸化膜８７に面した部分がｐ型に保たれる条件でｐベース領域６０および埋込層７７のそれぞれに電位Ｅ６０，Ｅ７７が印加される。よってｐベース領域６０においてｎ型反転は生じない。そのように電位Ｅ６０，Ｅ７７が印加された状態で、ｐベース領域６０と埋込層７７との間の静電容量Ｃ７が測定される。静電容量Ｃ７は深さ寸法Ｘｇに依存して変化する。よって静電容量Ｃ７を測定することで、深さ寸法Ｘｇを算出することができる。
【０１３５】
次に、本実施の形態の半導体装置の製造方法について説明する。
主に図３１を参照して、ＴＥＧ領域Ａ７において、ｐベース領域６０と、ｐベース領域６０に覆われたｎベース領域６１と、ｐベース領域６０上に設けられた半導体層５７を含む半導体基板ＳＢが準備される。この工程は、セル領域ＣＡにおける図１３（Ａ）の工程と同時に行なわれる。すなわちエミッタ領域５０と半導体層５７とは、同じ厚みを有するように同時に形成される。この結果、ＴＥＧ領域Ａ７において半導体層５７とｎベース領域６１とに挟まれた長さと、セル領域ＣＡにおいてエミッタ領域５０とｎベース領域６１とに挟まれた長さ（ゲート長）とは、同じ長さとなる。
【０１３６】
次に、ＴＥＧ領域Ａ７において、平面パターンにおいて半導体層５７に囲まれ、厚み方向においてｐベース領域６０を貫通し、かつｎベース領域６１に達する溝部Ｔ７が形成される。この溝部Ｔ７の形成と同時に、セル領域ＣＡにおいては溝部Ｔ１の形成（図１４（Ａ））が行なわれる。
【０１３７】
次に、溝部Ｔ７の内面を被う酸化膜８７が形成される。この酸化膜８７の形成と同時に、セル領域ＣＡにおいてはゲート酸化膜８０の形成（図１５（Ａ））が行なわれる。
【０１３８】
次に、酸化膜８７を介して溝部Ｔ７を埋める埋込層７７が形成される。この埋込層７７の形成と同時に、セル領域ＣＡにおいてはゲート電極７０の形成（図１５（Ａ））が行なわれる。
【０１３９】
次に、セル領域ＣＡにおいて、図１６（Ａ）〜図１９（Ａ）に示す工程が行なわれる。
次に、ＴＥＧ領域Ａ７を使用することで深さ寸法Ｘｇの算出が行われる。すなわち、ｐベース領域６０の酸化膜８７に面した部分がｐ型に保たれる条件でｐベース領域６０と埋込層７７との間に電圧が印加されながら、ｐベース領域６０と埋込層７７との間の静電容量Ｃ７が測定される。この静電容量Ｃ７に基づいて深さ寸法Ｘｇが算出される。
【０１４０】
深さ寸法Ｘｇが許容範囲よりも大きい場合、ｐベース領域６０の形成工程と、半導体層５７およびエミッタ領域５０の形成工程との少なくともいずれかにおけるプロセスパラメータが、深さ寸法Ｘｇがより小さくなるように調整される。すなわちｐベース領域６０がより小さい厚さ寸法で形成されるプロセスパラメータ調整と、半導体層５７およびエミッタ領域５０がより大きい厚さ寸法で形成されるプロセスパラメータ調整との少なくともいずれかが行なわれる。
【０１４１】
逆に深さ寸法Ｘｇが許容範囲よりも小さい場合、ｐベース領域６０の形成工程と、半導体層５７およびエミッタ領域５０の形成工程との少なくともいずれかにおけるプロセスパラメータが、深さ寸法Ｘｇがより大きくなるように調整される。すなわちｐベース領域６０がより大きい厚さ寸法で形成されるプロセスパラメータ調整と、半導体層５７およびエミッタ領域５０がより小さい厚さ寸法で形成されるプロセスパラメータ調整との少なくともいずれかが行なわれる。
【０１４２】
深さ寸法Ｘｇが許容範囲内の場合、上記プロセスパラメータが維持されて、ウエハの製造が行なわれる。
【０１４３】
上記においてプロセスパラメータが調整された場合、調整後のプロセスパラメータによる工程で形成されたウエハについて再度深さ寸法Ｘｇの検査が行なわれる。検査結果が許容範囲外の場合、上述したプロセスパラメータの調整が再度行なわれる。検査結果が許容範囲内の場合、調整後のプロセスパラメータが維持されて、ウエハの製造が行なわれる。
【０１４４】
次に、実施の形態１と同様にダイシングが行われる。
以上により、本実施の形態の半導体装置としてのＩＧＢＴが得られる。
【０１４５】
本実施の形態によれば、ＴＥＧ領域Ａ７においてｐベース領域６０と埋込層７７との間の静電容量Ｃ７を測定することで、溝部Ｔ７がｐベース領域６０を貫通する部分の深さ寸法Ｘｇを知ることにより、セル領域ＣＡにおけるゲート長を検査することができる。よってこの検査結果を用いてプロセスパラメータが調整されることで、ゲート長のばらつきが抑制されることにより、ＩＧＢＴの素子特性の製造ばらつきを抑制することができる。
【０１４６】
また静電容量より深さ寸法Ｘｇを検査することができるので、非破壊で迅速に検査を行なうことができる。
【０１４７】
なおＴＥＧ領域Ａ７はダイシングラインＤＬにかかるように配置されたが、ＴＥＧ領域Ａ７はダイシングラインＤＬにかからないように配置されてもよい。この場合、ＩＧＢＴはＴＥＧ領域Ａ７を有するので、ＩＧＢＴのＴＥＧ領域Ａ７を用いて深さ寸法Ｘｇの検査を行なうことができる。すなわちダイシング後であっても、深さ寸法Ｘｇの検査を行なうことができる。
【０１４８】
なお、上記各実施の形態におけるｎ型とｐ型とが入れ替えられた実施の形態によっても、本発明を実施することができる。
【０１４９】
また、上記各実施の形態においてはＩＧＢＴについて説明したが、本発明の半導体装置はＩＧＢＴに限定されるものではなく、溝部を有する他の半導体装置であってもよい。このような他の半導体装置としては、たとえばトレンチＭＯＳＦＥＴがある。
【０１５０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１５１】
本発明は、溝部を有する半導体装置製造用基板と、この半導体装置製造用基板を用いて製造された半導体装置と、溝部を有する半導体装置の製造方法とに特に有利に適用され得る。
【図面の簡単な説明】
【０１５２】
【図１】本発明の実施の形態１における半導体装置製造用基板としてのウエハの構成を概略的に示す平面図である。
【図２】図１の破線部ＩＩを拡大して示す概略平面図である。
【図３】本発明の実施の形態１における半導体装置としてのＩＧＢＴの構成を概略的に示す平面図である。
【図４】本発明の実施の形態１における半導体装置としてのＩＧＢＴのセル領域の構成を概略的に示す部分断面斜視図である。
【図５】図４においてエミッタ電極および層間絶縁膜を図示しない場合の図である。
【図６】本発明の実施の形態１における半導体装置としてのＩＧＢＴのセル領域の構成を概略的に示す断面図である。
【図７】本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。
【図８】図７においてパッド電極および層間絶縁膜を図示しない場合の図である。
【図９】本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図１０】本発明の実施の形態１における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第１半導体層の平面パターンを概略的に示す平面図である。
【図１１】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第１工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１２】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第２工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１３】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第３工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１４】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第４工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１５】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第５工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１６】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第６工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１７】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第７工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１８】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第８工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図１９】本発明の実施の形態１における半導体装置としてのＩＧＢＴの製造方法の第９工程を示す概略断面図であり、セル領域における図（Ａ）、およびＴＥＧ領域における図（Ｂ）である。
【図２０】本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。
【図２１】図２０においてパッド電極および層間絶縁膜を図示しない場合の図である。
【図２２】本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図２３】本発明の実施の形態２における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第２半導体層の平面パターンを概略的に示す平面図である。
【図２４】本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す平面図である。
【図２５】図２４においてパッド電極および層間絶縁膜を図示しない場合の図である。
【図２６】本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図２７】本発明の実施の形態３における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の第３半導体層の平面パターンを概略的に示す平面図である。
【図２８】本発明の実施の形態４における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図２９】本発明の実施の形態５における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図３０】本発明の実施の形態６における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【図３１】本発明の実施の形態７における半導体装置製造用基板としてのウエハが有するＴＥＧ領域の構成を概略的に示す断面図である。
【符号の説明】
【０１５３】
１００ ウエハ、２００ ＩＧＢＴ、３０ エミッタ電極、３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂ パッド電極、４０，４１ 層間絶縁膜、５０ エミッタ領域、５１ 半導体層（第１半導体層）、５２ 半導体層（第２半導体層）、５３ 半導体層（第３半導体層）、５７ 半導体層、５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５３ｂ 端子部、５１ｉ，５２ｉ，５３ｉ 測定部、６０ ｐベース領域（不純物層）、６１ ｎベース領域、６２ コレクタ領域、６３ コレクタ電極、７０ ゲート電極、７１，７３，７６，７７ 埋込層、７４ 埋込層（第１電極）、７５ 平面電極（第２の電極）、８０ ゲート酸化膜、８１，８３，８４，８５，８６，８７ 酸化膜、Ａ１〜Ａ７ ＴＥＧ領域、Ａ１ｄ 切断されたＴＥＧ領域、Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂ コンタクトホール、ＣＡ セル領域、ＤＬ ダイシングライン、ＥＡ 有効領域、ＧＡ ガードリング領域、ＮＡ 無効領域、ＳＢ 半導体基板、Ｔ１ 溝部（第１溝部）、Ｔ２ 溝部（第２溝部）、Ｔ３ 溝部（第３溝部）、Ｔ４ 溝部（第４溝部）、Ｔ５〜Ｔ７ 溝部。
【特許請求の範囲】
【請求項１】
第１溝部を有する半導体素子を含む有効領域と、前記有効領域の周りに設けられ、ダイシングにより切断される位置を含む無効領域とを備えた半導体装置製造用基板であって、
前記無効領域は、
第１導電型を有する不純物層と、
前記不純物層上に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、
前記第１の溝部と同時に形成され、厚み方向に前記第１半導体層を貫通し、平面パターンにおいて前記第１半導体層に囲まれた第２溝部とを含む、半導体装置製造用基板。
【請求項２】
前記無効領域は、前記不純物層上に設けられ、平面パターンにおいて前記第２溝部から離れて位置し、前記第２導電型を有する第２半導体層をさらに備えた、請求項１に記載の半導体装置製造用基板。
【請求項３】
前記無効領域は、
前記不純物層上に設けられ、かつ前記第２導電型を有する第３半導体層と、
厚み方向に前記第３半導体層を貫通し、平面パターンにおいて前記第３半導体層に囲まれた第３溝部と、
厚み方向に前記第３半導体層を貫通し、平面パターンにおいて前記第３溝部と前記第３半導体層の外側とを跨いで位置する第４溝部とをさらに備えた、請求項１または２に記載の半導体装置製造用基板。
【請求項４】
請求項１〜３に記載の半導体装置製造用基板を用いて製造された、半導体装置。
【請求項５】
第１導電型を有する第１不純物層上に溝部を形成する工程と、
前記溝部の内面を被う第１絶縁膜を形成する工程と、
前記第１絶縁膜を介して前記溝部を埋める第１電極を形成する工程と、
前記第１不純物層の前記第１絶縁膜に面した空乏層が消失するように前記第１不純物層と前記第１電極との間に電圧を印加しながら、前記第１不純物層と前記第１電極との間の静電容量を測定する工程とを備えた、半導体装置の製造方法。
【請求項６】
前記第１絶縁膜を形成する工程は、前記第１不純物層上に第２絶縁膜を形成する工程を含み、
前記第２絶縁膜上に第２電極を形成する工程と、
前記第１不純物層の前記第２絶縁膜に面した空乏層が消失するように前記第１不純物層と前記第２電極との間に電圧を印加しながら、前記第１不純物層と前記第２電極との間の静電容量を測定する工程とをさらに備えた、請求項５に記載の半導体装置の製造方法。
【請求項７】
第１導電型を有する第１不純物層と、前記第１不純物層に覆われ、かつ前記第１導電型と異なる第２導電型を有する第２不純物層とを有する半導体基板を準備する工程と、
前記第１不純物層を貫通し、かつ前記第２不純物層に達する溝部を形成する工程と、
前記溝部の内面を被う絶縁膜を形成する工程と、
前記絶縁膜を介して前記溝部を埋める電極を形成する工程と、
前記第１不純物層の前記絶縁膜に面した部分が第１導電型に保たれる条件で前記第１不純物層と前記電極との間に電圧を印加しながら、前記第１不純物層と前記電極との間の静電容量を測定する工程とを備えた、半導体装置の製造方法。
【請求項８】
第１導電型を有する第１不純物層と、前記第１不純物層に覆われ、かつ前記第１導電型と異なる第２導電型を有する第２不純物層と、前記第１不純物層上に設けられ、かつ前記第１導電型を有する半導体層とを含む半導体基板を準備する工程と、
平面パターンにおいて前記半導体層に囲まれ、厚み方向において前記半導体層を貫通し、かつ前記第２不純物層に達する溝部を形成する工程と、
前記溝部の内面を被う絶縁膜を形成する工程と、
前記絶縁膜を介して前記溝部を埋める電極を形成する工程と、
前記第１不純物層の前記絶縁膜に面した部分が第１導電型に保たれる条件で前記第１不純物層と前記電極との間に電圧を印加しながら、前記第１不純物層と前記電極との間の静電容量を測定する工程とを備えた、半導体装置の製造方法。
【請求項１】
第１溝部を有する半導体素子を含む有効領域と、前記有効領域の周りに設けられ、ダイシングにより切断される位置を含む無効領域とを備えた半導体装置製造用基板であって、
前記無効領域は、
第１導電型を有する不純物層と、
前記不純物層上に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、
前記第１の溝部と同時に形成され、厚み方向に前記第１半導体層を貫通し、平面パターンにおいて前記第１半導体層に囲まれた第２溝部とを含む、半導体装置製造用基板。
【請求項２】
前記無効領域は、前記不純物層上に設けられ、平面パターンにおいて前記第２溝部から離れて位置し、前記第２導電型を有する第２半導体層をさらに備えた、請求項１に記載の半導体装置製造用基板。
【請求項３】
前記無効領域は、
前記不純物層上に設けられ、かつ前記第２導電型を有する第３半導体層と、
厚み方向に前記第３半導体層を貫通し、平面パターンにおいて前記第３半導体層に囲まれた第３溝部と、
厚み方向に前記第３半導体層を貫通し、平面パターンにおいて前記第３溝部と前記第３半導体層の外側とを跨いで位置する第４溝部とをさらに備えた、請求項１または２に記載の半導体装置製造用基板。
【請求項４】
請求項１〜３に記載の半導体装置製造用基板を用いて製造された、半導体装置。
【請求項５】
第１導電型を有する第１不純物層上に溝部を形成する工程と、
前記溝部の内面を被う第１絶縁膜を形成する工程と、
前記第１絶縁膜を介して前記溝部を埋める第１電極を形成する工程と、
前記第１不純物層の前記第１絶縁膜に面した空乏層が消失するように前記第１不純物層と前記第１電極との間に電圧を印加しながら、前記第１不純物層と前記第１電極との間の静電容量を測定する工程とを備えた、半導体装置の製造方法。
【請求項６】
前記第１絶縁膜を形成する工程は、前記第１不純物層上に第２絶縁膜を形成する工程を含み、
前記第２絶縁膜上に第２電極を形成する工程と、
前記第１不純物層の前記第２絶縁膜に面した空乏層が消失するように前記第１不純物層と前記第２電極との間に電圧を印加しながら、前記第１不純物層と前記第２電極との間の静電容量を測定する工程とをさらに備えた、請求項５に記載の半導体装置の製造方法。
【請求項７】
第１導電型を有する第１不純物層と、前記第１不純物層に覆われ、かつ前記第１導電型と異なる第２導電型を有する第２不純物層とを有する半導体基板を準備する工程と、
前記第１不純物層を貫通し、かつ前記第２不純物層に達する溝部を形成する工程と、
前記溝部の内面を被う絶縁膜を形成する工程と、
前記絶縁膜を介して前記溝部を埋める電極を形成する工程と、
前記第１不純物層の前記絶縁膜に面した部分が第１導電型に保たれる条件で前記第１不純物層と前記電極との間に電圧を印加しながら、前記第１不純物層と前記電極との間の静電容量を測定する工程とを備えた、半導体装置の製造方法。
【請求項８】
第１導電型を有する第１不純物層と、前記第１不純物層に覆われ、かつ前記第１導電型と異なる第２導電型を有する第２不純物層と、前記第１不純物層上に設けられ、かつ前記第１導電型を有する半導体層とを含む半導体基板を準備する工程と、
平面パターンにおいて前記半導体層に囲まれ、厚み方向において前記半導体層を貫通し、かつ前記第２不純物層に達する溝部を形成する工程と、
前記溝部の内面を被う絶縁膜を形成する工程と、
前記絶縁膜を介して前記溝部を埋める電極を形成する工程と、
前記第１不純物層の前記絶縁膜に面した部分が第１導電型に保たれる条件で前記第１不純物層と前記電極との間に電圧を印加しながら、前記第１不純物層と前記電極との間の静電容量を測定する工程とを備えた、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２００９−２３１５８６（Ｐ２００９−２３１５８６Ａ）
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願番号】特願２００８−７５９４２（Ｐ２００８−７５９４２）
【出願日】平成２０年３月２４日（２００８．３．２４）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願日】平成２０年３月２４日（２００８．３．２４）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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