【課題】 従来と同等の容量値を確保し、かつキャパシタからのリーク電流を低減させることで消費電力を抑制することのできるキャパシタを提供する。
【解決手段】 シリコン基板８が、一方の面の所定の領域に拡散領域７が形成され、キャパシタ１０の下部電極を構成する。第１のメタル層２が、第１の電源配線ＶＤＤに接続され、キャパシタ１０の上部電極を構成する。第２のメタル層６ａ、６ｂが、第２の電源配線ＧＮＤに接続され、シリコン基板８の拡散領域７が形成された面上に形成される。絶縁体から構成される酸化膜３が、第１のメタル層２とシリコン基板８の拡散領域７が形成された面との間に配置される。 （もっと読む）

【課題】本発明は、半導体デバイスの製造方法及び半導体デバイスを含む集積回路の製造方法を提供する。
【解決手段】本発明の半導体デバイス（１００）を製造する方法は、とりわけ、基板（１１０）上にゲート構造（１２０）を形成するステップオ、及びゲート構造（１２０）の近くの基板（１１０）にソース／ドレイン領域（１９０）を形成するステップを含む。本方法は、更に、ゲート構造（１２０）及び基板（１１０）をドライエッチングするステップ、及びゲート構造（１２０）及び基板（１１０）をドライエッチングするステップに続いて、ソース／ドレイン領域にフッ素を配置して、フッ化したソース／ドレインを形成するステップを含む。その後、本方法は、ゲート構造（１２０）とフッ化したソース／ドレインに金属スイサイド領域（５１０,５２０）を形成するステップを含む。 （もっと読む）

【課題】ＭＯＳキャパシタの寄生容量を抑制する。
【解決手段】ＭＯＳキャパシタは、Ｐ型シリコン基板１の上面部に形成されたＮ型拡散領域２を下部電極とし、その上に形成されたゲート絶縁膜３を誘電体層とし、当該ゲート絶縁膜３の上に形成されたゲート電極４を上部電極としている。Ｎ型拡散領域２は、Ｐ型シリコン基板１に形成されたＰウェル１０の上部に形成される。Ｎ型拡散領域２とＰウェル１０との間に、Ｎ型拡散領域２よりも不純物濃度の低いＮ⁻型拡散領域１１を設ける。 （もっと読む）

電子装置（ＩＣＤ）は、集積回路（ＡＩＣ）とキャパシタンス素子（ＰＩＣ）とを備えている。集積回路（ＡＩＣ）には、複数の回路接点対（ＣＩ）が設けられている。キャパシタンス素子（ＰＩＣ）には、複数のキャパシタンス接点対（ＣＣ）が設けられている。キャパシタンス接点対（ＣＣ）の少なくとも一部のそれぞれの間にはキャパシタンスが存在する。複数のキャパシタンス接点対（ＣＣ）は、複数の回路接点対（ＣＩ）と対向する。キャパシタンス接点対（ＣＣ）の少なくとも一部は、回路接点対（ＣＩ）の少なくとも一部に対して、対ごとに電気的に結合される。
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【課題】 半導体集積回路において、端子電極の後に積層され、素子の平坦化を担う金属層により、端子電極間のクロストークが生じる。
【解決手段】 回路素子の近接配置される端子電極２０〜２４に対応して、平坦化金属層に電極領域タイル３０〜３４を生成する。当該タイルは、たかだか１つの端子電極にしか重ならないように定められる。当該タイル３０〜３４とパターンルールによって他のタイルが排除される排他領域とからなる電極領域レイアウト７０が得られる。この電極領域レイアウト７０に、標準タイル７２が二次元的に配列されたパターンを合成する。標準タイル７２は、電極領域レイアウト７２以外の部分に選択的に合成され、２つの端子電極に跨って配置されることが防止される。 （もっと読む）

フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の集積回路（「ＩＣ」）デバイスのコンフィギュレーション・メモリセル（「ＣＲＡＭ」）は、シングルイベントアップセット（「ＳＥＵ」）に対する増加された抵抗力を与えられる。ＣＲＡＭの入力ノードのゲート構造の一部分は、そのゲート構造の残りの部分の名目上のサイズに対して、サイズが増加される。拡大されたゲート構造の部位はＩＣのＮウェル領域に容量的に近くに配置され、別の部位はＩＣのＰウェル領域に容量的に近くに配置される。この配置は、その入力ノードのロジックレベルに関係なく、その入力ノードに、ＳＥＵに抵抗するための増加された静電容量を与える。本発明はまた、ＳＥＵへの抵抗力を増加させることが所望される任意のタイプのメモリセルの任意のノードに対しても応用可能である。
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【課題】パッド部に流れる過電流が抑制されてパッド部におけるＥＳＤ耐性が向上された半導体装置を提供する。
【解決手段】基板２上に第１の電位が与えられた第１のパッド８と、パッド８に電気的に接続された第１の導電層５が設けられている。基板２との間に少なくとも１層の第１の導電層５を挟んで第１の電位とは異なる第２の電位が与えられている第２のパッド１３が設けられているとともに、少なくとも１層の第２の導電層１０がパッド１３に電気的に接続されてパッド８，１３と基板２との間に設けられている。基板２上には、複数層の絶縁層４が積層されて設けられている。各絶縁層４は、パッド８および導電層５の少なくとも一方とパッド１３および導電層１０の少なくとも一方との間で容量絶縁膜となる。 （もっと読む）

【課題】 ＭＯＳキャパシタのゲート酸化膜の絶縁破壊を防止可能で回路面積の縮小が可能な半導体装置を提供する。
【解決手段】 高電位側の端子ＶＤＤにゲート（Ｇ）を接続したＮＭＯＳトランジスタ１と、低電位側の端子ＧＮＤにゲート（Ｇ）を接続したＰＭＯＳトランジスタ２とを有し、ＮＭＯＳトランジスタ１のソースまたはドレイン（Ｓ／Ｄ）と、ＰＭＯＳトランジスタ２のソースまたはドレイン（Ｓ／Ｄ）とを電気的に接続する。 （もっと読む）

半導体材料の基板の第１の面上に少なくとも１つの薄膜キャパシタ及び少なくとも１つのインダクタの回路網を含む電子装置。前記基板は、前記インダクタの電気的損失を制限するのに十分に高い抵抗を有し、前記第１の面上の電気絶縁表面層を備える。 第１及び第２の横型ＰＩＮダイオードは前記基板に画定され、前記ＰＩＮダイオードが互いにｐ導電型領域、ｎ導電型領域、及び中間真性領域を有する。前記第１のＰＩＮダイオードの前記真性領域は前記第２のＰＩＮダイオードの真性領域よりも大きい。
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第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。 （もっと読む）

集積回路の中にキャパシタを作製する方法。本発明の基本形態にかかるキャパシタは、容量を増大させるために強いフリンジング電界を利用する。これは平面に平行な平板ではなくて、集積回路の中の２つの面の間に垂直な、重畳している導電性電極を持ったキャパシタを作製することによって達成される。本発明のキャパシタは水平な平板、すなわち平行な平板を付加的に備えていてもよい。本方法によるキャパシタも開示されている。
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この集積回路（１）は、シリサイド化部（１２２）及び非シリサイド化部（１２３）を有する第１のシリコン層（１２０）を有する抵抗素子などの電気的装置（２）と、例えばキャパシタ、電界効果トランジスタ又は不揮発性メモリゲート堆積部などの他の電気的装置（３）とを有する。他の電気的装置（３）は、誘電層厚さ（Ｄ）を有する誘電層（１３０）を有する。電気的装置（２）の非シリサイド化部（１２３）は、誘電層厚さ（Ｄ）を有する他の誘電層（１３１）により被覆され、シリサイド化部（１２２）は、他の誘電層（１３１）により被覆されない。このような集積回路（１）は、リソグラフィ工程数の少ない本発明による方法によって形成可能となる。

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本発明の半導体デバイス（１１）は回路と保護構造（５０）とを備える。本発明の半導体デバイス（１１）は、第１および第２のセキュリティ素子（１２Ａ、１２Ｂ）と、入力および出力（１４、１５）とを備える。セキュリティ素子（１２Ａ、１２Ｂ）は、異なる第１および第２のインピーダンスをそれぞれ有する。このデバイスはさらに、測定手段、処理手段および接続手段を備える。処理手段は、受け取られた第１の情報を特定の測定プログラムに変換する。これによって、デバイス（例えばスマートカード）のオーセンティシティをチェックし、またはアイデンティティを確立するために、デバイス（１１）および読取り装置中にチャレンジ−レスポンス機構が実装される。
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【課題】 半導体メモリにおいて、外部電源電圧が低下しても、半導体メモリ内部では、高速動作を可能にすると共に、小型化をも可能にする昇圧電位発生回路を提供する。
【解決手段】 容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。この場合、トランスファＭＯＳトランジスタのゲート絶縁膜の厚さを容量ＭＯＳトランジスタのゲート絶縁膜の厚さを同等以上に厚くすることが好ましい。 （もっと読む）

【課題】 絶縁層及びヴィア形成において、形成された絶縁層の表面が非常に平滑となり、薄膜素子等を信頼性及び歩留り良く、高い自由度を以って形成でき、さらには微小なヴィア形成が可能である絶縁層及びヴィア（接続孔）の形成方法、及びそれを用いた多層配線基板並びにモジュール基板等の配線構造及びその形成方法を提供する。
【解決手段】 台座２０を介してマスク基板２１を配置し、この基板２１とコア基板１との間に感光性エポキシ樹脂などの感光性絶縁材料３Ａを介在させ、これをパターン露光して現像してヴィアホール７を形成する。この現像により、微小なヴィアホール７を形成できると同時に、マスク基板２１のコア基板対向面２１ａによって絶縁材料（従って、絶縁層３）を平坦かつ滑らかな表面に、しかも常に設定された厚みに形成することができる。 （もっと読む）