部分的シリサイド化シリコン層を有する集積回路
この集積回路（１）は、シリサイド化部（１２２）及び非シリサイド化部（１２３）を有する第１のシリコン層（１２０）を有する抵抗素子などの電気的装置（２）と、例えばキャパシタ、電界効果トランジスタ又は不揮発性メモリゲート堆積部などの他の電気的装置（３）とを有する。他の電気的装置（３）は、誘電層厚さ（Ｄ）を有する誘電層（１３０）を有する。電気的装置（２）の非シリサイド化部（１２３）は、誘電層厚さ（Ｄ）を有する他の誘電層（１３１）により被覆され、シリサイド化部（１２２）は、他の誘電層（１３１）により被覆されない。このような集積回路（１）は、リソグラフィ工程数の少ない本発明による方法によって形成可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド化された部分及び非シリサイド化部分を有する第１のシリコン層を有する電気的装置を有する集積回路（ＩＣ）に関する。
【０００２】
本発明はまた、かかるＩＣを製造する方法に関する。
【背景技術】
【０００３】
最新技術のＩＣは、しばしば、例えば金属コンタクトにより当該シリコン層に電気的接触をなすシリサイド化部分と非シリサイド化部分とを持つシリコン層を有する。非シリサイド化部分は、例えば電界効果トランジスタ（ＦＥＴ）又はバイポーラトランジスタにおける半導体層を構成可能であり、シリサイド化されたシリコンのものと比較して非シリサイド化シリコンの比較的低い導電率により当該抵抗体の抵抗値を主として定めうる抵抗体の一部を構成可能である。
【０００４】
このようなＩＣを製造する方法の実施例は、国際特許出願に係る文献のＷＯ００／１０１９８に開示されている。窒化シリコンの層及び酸化シリコンの層は、後に、浅い溝（トレンチ）の絶縁及びポリシリコンの隆起を持つ結晶構造のシリコンボディに堆積される。窒化シリコンの層及び酸化シリコンの層は、シリサイド化されるべき部分を露出する一方でシリサイド化されるべきでない部分はこれらの層により被覆されるようにリソグラフィによりパターン化される。チタン層が堆積され熱処理されるので、当該露出されたシリコンにより、当該シリサイド化部分に珪化物を形成するような反応を呈するとともに、窒化シリコンの層及び酸化シリコンの層によりカバーされた部分は、当該シリコンに反応しない。窒化シリコンのパターン化された層及び酸化シリコンのパターン化された層は、いわゆるシリサイド化保護マスクを形成し、これはＳＩＰＲＯＴマスクとも称される。シリコンに反応しなかったチタンは、除去される。
【０００５】
この既知のＩＣには、この非シリサイド化領域を設けることに製造コストを増大させる専用のリソグラフィ工程が必要となるという不利な面がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、非シリサイド化領域を設けるための専用のリソグラフィ工程を伴うことなく製造することのできるＩＣを提供することである。
【課題を解決するための手段】
【０００７】
本発明によれば、この目的は、当該ＩＣがさらに、誘電体層厚さを有する誘電体層を持つ他の電気的装置を有し、当該電気的装置の非シリサイド化部分が当該誘電体層厚さを有する他の誘電体層によりカバーされる一方でシリサイド化された部分は当該他の誘電体層によりカバーされないものとして達成される。
【０００８】
当該他の電気的装置の誘電体層を形成しＳＩＰＲＯＴマスクを形成する通常のＩＣ技術においては、いずれも専用のリソグラフィステップを必要とする。本発明によれば、これら２つのリソグラフィステップに代えて単一のフォトグラフィステップを用いることができる。このため、誘電体材料の層を、単一のリソグラフィステップの後に他の電気的装置の誘電体層とＳＩＰＲＯＴマスクとして機能する当該電気的装置の他の誘電体層とを同時に形成するようにパターン化されるものとして設けることができる。この誘電体層及び他の誘電体層は、誘電性材料の同じ層から得られるので、同じ層厚さを有する。
【０００９】
本発明によれば、当該電気的装置及び他の電気的装置は相互の複製ではなく、例えば抵抗素子、ＦＥＴ、バイポーラトランジスタ、キャパシタ及び／又は不揮発性メモリセルなどの異なるデバイスである。
【００１０】
当該シリサイド化されたシリコン部分は、例えばチタン、コバルト又はチタン−コバルト（Ｐｔ，Ｎｉ）などの金属層を堆積し熱処理を行うことにより形成可能であり、これにより、当該金属は、当該金属層に接触するシリコンに反応する。本発明は、特定の金属に限定されるものではない。
【００１１】
多くのＩＣは、シリコンの層を部分的にシリサイド化することにより制御される抵抗値を持つ抵抗素子を有する。こうした部分的なシリサイド化は、本発明による方法により行うことができる。この場合、電気的装置が抵抗素子を有することが可能となる。かかる抵抗素子のシリサイド化された部分は、第１のコンタクト領域と第２のコンタクト領域とを有し、当該非シリサイド化部分は、当該第２のコンタクト領域から当該第１のコンタクト領域を分離する。
【００１２】
当該抵抗素子は、製造中に既成のＩＣの主面に設けることのできる専用のシリコン層に形成可能である。或いは、この抵抗素子は、シリコンウェーハ自体の一部に形成可能である。このシリコンウェーハは、当該抵抗素子の導電率を調整し当該抵抗素子の形状を規定するようにドープされることができる。この対応のドーピングは、例えばＦＥＴのソース及び／又はドレイン領域又はバイポーラトランジスタのコレクタ及び／又はベースなどの当該ＩＣの他の領域のドーピングと同時に行うことができる。
【００１３】
当該他の電気的装置は、少なくとも部分的に当該誘電体層を被覆する第２のシリコン層を有するものとしてもよい。この電気的装置の他の誘電体層は、第３のシリコン層により少なくとも部分的に被覆されるようにしてもよい。このため、シリコンの層は、単一のリソグラフィ工程の後に第２のシリコン層及び第３のシリコン層を同時に形成するようにパターン化される形で設けられるようにしてもよい。第２のシリコン層及び第３のシリコン層は、当該誘電体層及び他の誘電体層をそれぞれパターニングする際のハードマスクとして用いることができる。この製造方法の結果、第２のシリコン層及び第３のシリコン層は、同じ層厚さを有する。
【００１４】
第２のシリコン層及び第３のシリコン層は、例えば、第２のシリコン層及び／又は第３のシリコン層を電気的に接触させることを可能とするためにシリサイド化可能である。この第３のシリコン層は、接地電位に電気的に接続されてもよい。
【００１５】
第３のシリコン層は、絶縁性の側壁スペーサが設けられた側壁（サイドウォール）を有するものとしてもよい。この絶縁性側壁スペーサは、いわゆる珪化物の橋架け（ブリッジング）の発生を減らすことができる。珪化物ブリッジングは、第１のシリコン層のシリサイド化された部分と第３のシリコン層との間の電気的短絡回路が、当該珪化物を形成する金属膜を熱する間に形成される珪化物層により得られるプロセスである。
【００１６】
他の電気的装置は、キャパシタ誘電体層とキャパシタ電極層を有するキャパシタを有してもよく、当該誘電体層は、キャパシタ誘電体層を有し、第２のシリコン層は、キャパシタ電極層を有する。
【００１７】
他の電気的装置は、ゲート誘電体層及びゲート電極層を有するＦＥＴを有してもよく、当該誘電体層は、当該ゲート誘電体層を有し、当該第２のシリコン層は、当該ゲート電極層を有する。本発明によれば、ゲート誘電体層及び他の誘電体層は、単一のリソグラフィ工程により形成可能である。第２のシリコン層及び第３のシリコン層は、同じ工程において形成可能である。
【００１８】
他の電気的装置は、浮遊（フローティング）ゲート層、インターゲート（intergate）型誘電層及び制御ゲート層を有する不揮発性メモリセルを有してもよい。インターゲート型誘電層は、浮遊ゲートを制御ゲートから電気的に絶縁する。浮遊ゲート層はシリコンによって構成可能であり、誘電層はインターゲート誘電層を有してもよく、第２のシリコン層は制御ゲート層を有してもよい。メモリセルは、重ねられた（積層又は堆積）ゲートを有してもよい。すなわち、浮遊ゲート層、インターゲート誘電層及び制御ゲート層は、図１Ｃに描かれているように重ねられる。或いは、メモリセルは、インターゲート誘電層及び制御ゲート誘電層が重なり部分的に浮遊ゲートを囲むいわゆる重複（オーバレイ）構造を有するようにしてもよい。このようなＩＣを製造する方法においては、誘電性材料の層及びシリコン層を設ける前に、当該誘電性材料の層及び当該シリコン層が上部に設けられる他の層を設けてもよい。単一のリソグラフィ工程を用いて、第２のシリコン層及び第３のシリコン層を同時に形成するようにシリコンの層をパターン化してもよい。第２のシリコン層及び第３のシリコン層は、誘電層及びその他の誘電層を同時に形成するために誘電性材料の層をパターン化するためのハードマスクとして用いてもよい。第１のシリコン層は、第２のリソグラフィ工程及びエッチングステップなどの材料除去工程を用いてシリコンの他の層から形成可能である。浮遊ゲートは、シリコンの他の層からも形成可能であり、適用される層の数が比較的少数となるように設定される。この場合、第１のシリコン層及び浮遊ゲート層は、同じ厚さを有する。浮遊ゲート及び第１のシリコン層は、同時に形成可能である。浮遊ゲート及び第１のシリコン層は、誘電性材料の層及びシリコンの層がある場合にこれらを設ける前にパターン化することもできる。
【００１９】
他の電気的装置は、ベース領域とエミッタ−ベース接触領域においてベース領域と接触するエミッタ層とを有するバイポーラトランジスタを有してもよく、当該エミッタ層の一部は、当該誘電層における開口部により画定されるエミッタ−ベース接触領域を有し、当該エミッタ層は、第２のシリコン層によって構成される。この場合、この開口部を有する誘電体層は、他の誘電層と同時に形成可能である。このエミッタ層は、第２のシリコン層と同時に形成可能である。バイポーラトランジスタのベースは、当該製造の早期工程において既成のＩＣの主面に設けられうるシリコンの専用層において既に形成されたものとすることができる。
【００２０】
このＩＣはさらに、誘電層厚さを有し当該電気的装置又は他の電気的装置の単なる複製ではない付加的な誘電層を有する付加的な電気的装置を有するものとしてもよい。この場合、当該ＩＣは、同じ層厚さを有する誘電層を各々が有する少なくとも３つの異なるタイプの電気的装置を有する。
【００２１】
当該ＩＣはさらに、誘電層厚さを有し、当該電気的装置、他の電気的装置又は付加的電気的装置の単なる複製ではない第４の誘電層を有する第４の電気的装置を有するものとしてもよい。この場合、当該ＩＣは、同じ層厚さを有する誘電層を各々が有する少なくとも４つの異なるタイプの電気的装置を有する。
【００２２】
当該ＩＣはさらに、誘電層厚さを有し、当該電気的装置、他の電気的装置、付加的電気的装置又は第４の電気的装置の単なる複製ではない第５の誘電層を有する第５の電気的装置を有するものとしてもよい。この場合、当該ＩＣは、同じ層厚さを有する誘電層を各々が有する少なくとも５つの異なるタイプの電気的装置を有する。
【００２３】
かかる誘電層、他の誘電層、付加的誘電層、第４の誘電層（設けられている場合）及び第５の誘電層（設けられている場合）は、１つのリソグラフィ工程を用いて誘電性材料の同じ層から同時に形成可能である。電気的装置、他の電気的装置、付加的電気的装置、第４の電気的装置（設けられている場合）及び第５の電気的装置（設けられている場合）は、上述したように、例えば抵抗素子、キャパシタ、ＦＥＴ、メモリセル及び／又はバイポーラトランジスタから選択可能である。
【００２４】
本発明による集積回路を製造する方法は、第１のシリコン層を有する既成の集積回路を形成するステップと、誘電層厚さを有する誘電性材料の層を設けるステップと、誘電層及び他の誘電層を同時に形成するように当該誘電性材料の層をパターン化するステップと、シリサイド化された部分を形成するステップとを有する。
【００２５】
誘電層及び他の誘電層を同時に形成するように誘電性材料の層をパターン化するステップにより、単一のリソグラフィ工程で十分であるのに対し、従来技術では２つのリソグラフィ工程が必要とされていたのである。
【００２６】
本発明によれば、第１のシリコン層を有する形成された既成の集積回路は、第１のシリコン層をその最終形状にしたものとしてもよい。或いは、本発明の範囲内でも、第１のシリコン層は、第１のシリコン層を形成するようにパターン化可能とされた又は例えば当該シリコン基板の一部をドープ処理するなどの他の方法により規定可能とされたシリコンの層において形成可能である。
【００２７】
当該ＩＣが第２のシリコン層及び第３のシリコン層を有する場合、本発明による方法は、第２のシリコン層厚さを有するシリコンの層を設けるステップと、第２のシリコン層及び第３のシリコン層を同時に形成するよう当該シリコン層をパターン化するステップとをさらに有するようにしてもよい。
【００２８】
第２のシリコン層及び第３のシリコン層を同時に形成するように当該シリコン層をパターン化するステップにより、これら２つの層は、唯１つのリソグラフィ工程だけを用いて得ることができる。この工程は、誘電層及び他の誘電層を同時に形成するように誘電性材料の層をパターン化するために用いられる同じリソグラフィ工程とすることができる。
【００２９】
例えばシリサイド化された第２のシリコン層及び／又はシリサイド化された第３のシリコン層は、局部的相互接続層として用いることができる。この場合、当該局部的相互接続を形成する付加的な専用工程を省略することができる。
【００３０】
以下、本発明によるＩＣ及びこのようなＩＣを作る方法の上記態様及びその他の態様を、図面を参照して明瞭に説明する。
【００３１】
図は一律の縮尺に従わずに描かれている。概して同等の部分は同一の参照符号により指し示されている。
【発明を実施するための最良の形態】
【００３２】
図１Ａは、例えばシリコンウェーハとされうる基板１０を有する既成の集積回路１を示している。基板１０は、浅い溝の絶縁である電界絶縁ゾーン９を有する。或いは、この電界絶縁ゾーン９は、ＬＯＣＯＳによって得られるものとしてもよい。基板１０は、その主面に例えば酸化シリコン又は窒化シリコンの誘電層１１が設けられる。誘電層１１及び以下に説明するＩＣの他の全ての誘電層は、誘電層の重なり（積層）により構成可能である。誘電層１１は、層厚さＳを有するシリコン層１２を具備する。ここの説明でも、また以下の本願の残りの説明でも、厚さは、他に述べない限り、基板１０の主面に直角な方向の寸法を指す。シリコン層１２から、第１のシリコン層１２０が後に形成されることになる。
【００３３】
このようにして得られた既成の集積回路１には、誘電層厚さＤを有する誘電性材料の層１３が設けられ、その誘電層１３０及び他の誘電層１３１が後に形成されることになる。その後、第２のシリコン層厚さＳ´を有するシリコン層１４が設けられ、シリコン層１４のうち、第２のシリコン層１４０及び第３のシリコン層１４１が後で設けられることになる。層１４の上部には、例えば窒化シリコンの被覆層１５が形成され、これが後の処理工程においてハードマスクとして機能することになる。
【００３４】
その後、図１Ａに示されるマスク２０が、例えばフォトリソグラフィ、電子ビームリソグラフィ又はその他のリソグラフィ技術により形成される。マスク２０は、後に形成されるべき第２のシリコン層１４０、第３のシリコン層１４１、誘電層１３０及び他の誘電層１３１を有する層１１，１２，１３，１４及び１５を有する重なり（積層）の各部分をカバーする一方、その重なりの残りは露出される。エッチング工程などの材料除去工程においては、被覆層１５の露出部が除去される。このステップの後にマスク２０が除去可能となる。その後、これにより露出された層１４の部分が除去されて第２のシリコン層１４０及び第３のシリコン層１４１を同時に形成するように層１４をパターン化する。被覆層１５の残りの部分は、ハードマスクとして用いることができる。そして、他の材料除去工程において、これにより露出された層１３の部分が除去されて誘電層１３０及び他の誘電層１３１を同時に形成するように層１３がパターン化される。被覆層１５の残りの部分は、この材料除去工程においてもハードマスクとして用いることができる。
【００３５】
次の工程では、図１Ｂに示されるマスク２１が、例えばフォトリソグラフィ、電子ビームリソグラフィ又はその他のリソグラフィ技術によって形成される。マスク２１は、層１２の各部分を覆い、層１２のうちの第１のシリコン層１２０が後に形成されることになる一方で、当該既成ＩＣの残りの部分が露出される。他の材料除去工程において、この露出された層１２の部分が除去されて、第１のシリコン層１２０及び浮遊ゲート層１２１を同時に形成するように層１２がパターン化される。そして、これにより露出された層１１の部分が他の材料除去処理によって除去される。こうして得られる既成のＩＣは、図１Ｂに示される。これら工程の後、マスク２０が除去可能となる。或いは、マスク２１が層１２のパターニング後で層１１のパターニング前に除去されるようにしてもよい。
【００３６】
被覆層１５は、その後、材料除去処理によって除去可能となり、誘電性材料の層は、第１のシリコン層１２０の側壁に対して、他の誘電層１３１及び第３のシリコン層１４１により形成される重なり部（スタック）の側壁に対して、及び浮遊ゲート層１２１、誘電層１３０及び第２のシリコン層１４０を有するゲートスタック３に対して、絶縁性の側壁スペーサ１６を形成するためにその後エッチ処理される形で形成可能となる。
【００３７】
ゲートスタック３に対する側壁スペース１６の形成前及び／又は後において、ソース領域４及びドレイン領域５をイオン打ち込みにより形成可能である。このようにして得られる他の電気的装置は、浮遊ゲート層１２１、誘電層１３０により構成されるインターゲート型誘電層及び第２のシリコン層１４０により構成される制御ゲート層を有する不揮発性メモリセルである。
【００３８】
浮遊ゲート層１２１は、第１のシリコン層１２０と同じ層厚さＳを有するシリコンにより形成される。インターゲート誘電層は、他の誘電層１３１と同じ層厚さＤを有する。制御ゲート層は、第３のシリコン層１４１と同じ層厚さＳ´を有する。
【００３９】
引き続く工程において、例えばＴｉの金属層が図１Ｃの矢印により示されるように堆積され、こうして得られる既成のＩＣが熱せられて、シリコンに直接接触する金属層の各部が珪化物を形成するようになる。珪化物を形成するようにシリコンと反応しなかった当該金属層の各部は、後に除去される。
【００４０】
結果として、抵抗素子であり第１のシリコン層１２０により構成される電気的装置２は、シリサイド化部分１２２と非シリサイド化部分１２３とを有する。電気的装置２の非シリサイド化部分１２３は、誘電層厚さＤを有する他の誘電層１３１により被覆される。シリサイド化部分１２２は、他の誘電層１３１によって覆われない。
【００４１】
第２のシリコン層１４０及び第３のシリコン層１４１は、シリサイド化され、図示せぬ金属ラインとなるように接触されることが可能となる。第３のシリコン層１４１は、接地電位に接触するようにしてもよい。
【００４２】
当該抵抗素子のシリサイド化部分１２２は、第１の接触領域１２８及び第２の接触領域１２９を有してもよい。非シリサイド化部分１２３は、図２に示されるように、第２の接触領域１２９から第１の接触領域１２８を分離する。側壁スペーサ１６は、図２に示されるように非シリサイド化部分１２３の縁をカバーしてもよい。第１の接触領域１２８及び第２の接触領域１２９は、電気的入力ライン及び電気的出力ラインにより当該抵抗素子と電気的な接触なすように金属接触部が設けられるようにしてもよい。
【００４３】
図３に示される実施例では、集積回路１は、キャパシタ誘電層及びキャパシタ電極層を有するキャパシタである他の電気的装置３´を有する。電気的装置は、上述したものと同様の抵抗素子２である。この製造方法は、上述したものと同様であり、基板１０は、上述したものと同様の少なくとも２つの電界絶縁ゾーン９を有する。基板１０は、その主たる表面に、誘電層厚さＤを有する誘電性材料の層１３が上部に設けられる層厚さＳを有するシリコン層１２が設けられる。そして第２のシリコン層厚さＳ´を有するシリコンの層１４が設けられる。層１４の上部には、例えば窒化シリコンの被覆層１５が、後の処理工程においてハードマスクとして機能することになるような形で形成可能である。
【００４４】
その後、後に形成されるべき第２のシリコン層１４０、第３のシリコン層１４１、誘電層１３０及び他の誘電層１３１を有する層１２，１３，１４及び１５を有する重なりの各部をカバーするようにマスクがリソグラフ式に形成される一方、当該重なりの残りが露出させられる。一連の材料除去工程においては、被覆層１５がある場合これがパターン化され、層１４は、第２のシリコン層１４０及び第３のシリコン層１４１を同時に形成するようにパターン化され、層１３は、誘電層１３０及び他の誘電層１３１を同時に形成するようにパターン化される。
【００４５】
付加的なリソグラフィ工程においては、第１シリコン層１２０及び他のキャパシタ電極１２７が後に形成されることになる元の層１２の各部をカバーするようにマスクを形成し、当該既成ＩＣの残りが露出されるようにしてもよい。他の材料除去工程では、層１２の当該露出された部分は、第１シリコン層１２０及び他のキャパシタ電極１２７を同時に形成するように層１２をパターン化するように除去される。被覆層１５は、その後、材料除去処理により除去可能であり、誘電性材料の層は、図３に示される絶縁側壁スペーサ１６を形成するようにその後にエッチ処理されるような形に形成可能となる。
【００４６】
こうして得られる他の電気的装置は、誘電層１３０によって構成されるキャパシタ誘電層と第２のシリコン層１４１により構成されるキャパシタ電極層とを有するキャパシタとなる。他方のキャパシタ電極１２７は、第１のシリコン層１２０と同じ層厚さＳを有するシリコンにより構成される。このキャパシタ誘電層は、他の誘電層１３１と同じ層厚さＤを有する。キャパシタ電極層は、第３のシリコン層１４１と同じ層厚さＳ´を有する。
【００４７】
その後の工程では、例えばＴｉの金属層が堆積され、こうして得られる既成のＩＣが熱せられて、シリコンと直接接触する金属層の各部が珪化物を形成する。珪化物を形成するようにシリコンと反応しなかった金属膜の部分は、その後に除去される。
【００４８】
結果として、抵抗素子であって第１のシリコン層１２０により構成される電気的装置２は、シリサイド化部分１２２及び非シリサイド化部分１２３を有する。電気的装置２の非シリサイド化部分１２３は、誘電層厚さＤを有する他の誘電層１３１により被覆される。シリサイド化部分１２２は、他の誘電層１３１によりカバーされない。
【００４９】
第２シリコン層１４０、第３シリコン層１４１及び他のキャパシタ電極１２７の露出部は、シリサイド化され、図示せぬ金属線となるよう接触可能となる。第３シリコン層１４１は、接地電位に接触可能である。
【００５０】
図４に示される集積回路１において、電気的装置２は上述したものと同様の抵抗素子であり、他の電気的装置３´´は、誘電層１３０により構成されるゲート誘電層と、第２のシリコン層１４０により構成されるゲート電極層とを有する電界効果トランジスタ（ＦＥＴ）を有する。誘電層１３０及び他の誘電層１３１は、誘電材料の層１３を同時にパターニングすることにより得られ、第２シリコン層１４０及び第３シリコン層１４１は、上述した方法と同様にシリコンの層１４を同時にパターニングすることにより得られる。
【００５１】
図５に示される実施例では、他の電気的装置３は、ベース領域１５０と、エミッタ−ベース接触領域１５１においてベース領域１５０と接触するエミッタ層とを有するバイポーラトランジスタを有する。エミッタ−ベース接触領域１５１を有するエミッタ層の一部は、誘電層１３０における開口部により境界づけられる。エミッタ層は、第２のシリコン層１４０により構成される。図５に示されるＩＣ１は、次のようにして得ることができる。シリコン基板１０には、第１のシリコン層１２０を画定する打ち込み領域９９と、バイポーラトランジスタ３´´´のコレクタを画定する打ち込み領域１５２とが設けられる。この打ち込み領域は、ｐ型又はｎ型とすることができる。打ち込み領域１５２の内側では、他の打ち込みによりベースが形成される。このベースには、誘電性材料の層１３が設けられる。ベース領域１５０及び層１２０の上部において誘電性材料の層が設けられ、これがエミッタ−ベース接触領域の位置において開口部を規定するようにパターン化される。この開口部において、ベース領域１５０が露出される。この既成のＩＣにはその後、当該開口部の内側でベース層１５０と接触するシリコンの層が設けられる。このシリコンの層はその後、エミッタ層を構成する第２シリコン層１３０と第３のシリコン層１３１とを同時に形成するようにパターン化される。そして、誘電性材料の層は、シリサイド化されるべき第１シリコン層１２０の部分１２２を露出するようにパターン化される。その後、金属膜が設けられ、シリサイド化された領域１２２が形成される。エミッタ層も同じ工程でシリサイド化可能である。要約すると、この集積回路１は、シリサイド化部分１２２及び非シリサイド化部分１２３を有する第１のシリコン層１２０を有する抵抗素子などの電気的装置２と、例えばキャパシタ、電界効果トランジスタ又は不揮発性メモリゲートスタックなどの他の電気的装置３とを有する。他の電気的装置３は、誘電層厚さＤを有する誘電層１３０を有する。電気的装置２の非シリサイド化部分１２３は、誘電層厚さＤを有する他の誘電層１３１により被覆され、シリサイド化部１２２は、他の誘電層１３１によって被覆されない。このような集積回路１は、リソグラフィ工程数の少ない本発明による方法により形成されることができる。
【００５２】
ＩＣ１は、図１Ｃ，図２，図３，図４及び／又は図５のいずれかに示される抵抗素子、及び／又は例えば図１Ｃに示されるメモリセル、及び／又は図３に示されるキャパシタ、及び／又は例えば図４に示されるＦＥＴ、及び／又は例えば図５に示されるバイポーラトランジスタを有するようにしてもよい。
【００５３】
なお、上述した実施例は、本発明を限定するのではなく例証したものであり、当業者であれば、添付の請求項の範囲から逸脱することなく数多くの代替実施例を構成することができる。かかる請求項において、括弧内に付される参照符号のいずれも請求項を限定するものとして解釈してはならない。「有する」なる文言は、請求項に挙げたもの以外の要素又はステップ（工程）の存在を排除するものではない。要素の単数表現は、かかる要素の複数の存在を排除するものではない。
【図面の簡単な説明】
【００５４】
【図１Ａ】製造処理の種々の段階のうち或る一段階における集積回路の実施例の断面を示す図。
【図１Ｂ】製造処理の種々の段階のうち他の段階における集積回路の実施例の断面を示す図。
【図１Ｃ】製造処理の種々の段階のうちさらに他の段階における集積回路の実施例の断面を示す図。
【図２】図１Ｃの集積回路の一部分の上面図。
【図３】集積回路の他の実施例の断面を示す図。
【図４】集積回路のさらに他の実施例の断面を示す図。
【図５】集積回路のまた別の実施例の断面を示す図。
【技術分野】
【０００１】
本発明は、シリサイド化された部分及び非シリサイド化部分を有する第１のシリコン層を有する電気的装置を有する集積回路（ＩＣ）に関する。
【０００２】
本発明はまた、かかるＩＣを製造する方法に関する。
【背景技術】
【０００３】
最新技術のＩＣは、しばしば、例えば金属コンタクトにより当該シリコン層に電気的接触をなすシリサイド化部分と非シリサイド化部分とを持つシリコン層を有する。非シリサイド化部分は、例えば電界効果トランジスタ（ＦＥＴ）又はバイポーラトランジスタにおける半導体層を構成可能であり、シリサイド化されたシリコンのものと比較して非シリサイド化シリコンの比較的低い導電率により当該抵抗体の抵抗値を主として定めうる抵抗体の一部を構成可能である。
【０００４】
このようなＩＣを製造する方法の実施例は、国際特許出願に係る文献のＷＯ００／１０１９８に開示されている。窒化シリコンの層及び酸化シリコンの層は、後に、浅い溝（トレンチ）の絶縁及びポリシリコンの隆起を持つ結晶構造のシリコンボディに堆積される。窒化シリコンの層及び酸化シリコンの層は、シリサイド化されるべき部分を露出する一方でシリサイド化されるべきでない部分はこれらの層により被覆されるようにリソグラフィによりパターン化される。チタン層が堆積され熱処理されるので、当該露出されたシリコンにより、当該シリサイド化部分に珪化物を形成するような反応を呈するとともに、窒化シリコンの層及び酸化シリコンの層によりカバーされた部分は、当該シリコンに反応しない。窒化シリコンのパターン化された層及び酸化シリコンのパターン化された層は、いわゆるシリサイド化保護マスクを形成し、これはＳＩＰＲＯＴマスクとも称される。シリコンに反応しなかったチタンは、除去される。
【０００５】
この既知のＩＣには、この非シリサイド化領域を設けることに製造コストを増大させる専用のリソグラフィ工程が必要となるという不利な面がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、非シリサイド化領域を設けるための専用のリソグラフィ工程を伴うことなく製造することのできるＩＣを提供することである。
【課題を解決するための手段】
【０００７】
本発明によれば、この目的は、当該ＩＣがさらに、誘電体層厚さを有する誘電体層を持つ他の電気的装置を有し、当該電気的装置の非シリサイド化部分が当該誘電体層厚さを有する他の誘電体層によりカバーされる一方でシリサイド化された部分は当該他の誘電体層によりカバーされないものとして達成される。
【０００８】
当該他の電気的装置の誘電体層を形成しＳＩＰＲＯＴマスクを形成する通常のＩＣ技術においては、いずれも専用のリソグラフィステップを必要とする。本発明によれば、これら２つのリソグラフィステップに代えて単一のフォトグラフィステップを用いることができる。このため、誘電体材料の層を、単一のリソグラフィステップの後に他の電気的装置の誘電体層とＳＩＰＲＯＴマスクとして機能する当該電気的装置の他の誘電体層とを同時に形成するようにパターン化されるものとして設けることができる。この誘電体層及び他の誘電体層は、誘電性材料の同じ層から得られるので、同じ層厚さを有する。
【０００９】
本発明によれば、当該電気的装置及び他の電気的装置は相互の複製ではなく、例えば抵抗素子、ＦＥＴ、バイポーラトランジスタ、キャパシタ及び／又は不揮発性メモリセルなどの異なるデバイスである。
【００１０】
当該シリサイド化されたシリコン部分は、例えばチタン、コバルト又はチタン−コバルト（Ｐｔ，Ｎｉ）などの金属層を堆積し熱処理を行うことにより形成可能であり、これにより、当該金属は、当該金属層に接触するシリコンに反応する。本発明は、特定の金属に限定されるものではない。
【００１１】
多くのＩＣは、シリコンの層を部分的にシリサイド化することにより制御される抵抗値を持つ抵抗素子を有する。こうした部分的なシリサイド化は、本発明による方法により行うことができる。この場合、電気的装置が抵抗素子を有することが可能となる。かかる抵抗素子のシリサイド化された部分は、第１のコンタクト領域と第２のコンタクト領域とを有し、当該非シリサイド化部分は、当該第２のコンタクト領域から当該第１のコンタクト領域を分離する。
【００１２】
当該抵抗素子は、製造中に既成のＩＣの主面に設けることのできる専用のシリコン層に形成可能である。或いは、この抵抗素子は、シリコンウェーハ自体の一部に形成可能である。このシリコンウェーハは、当該抵抗素子の導電率を調整し当該抵抗素子の形状を規定するようにドープされることができる。この対応のドーピングは、例えばＦＥＴのソース及び／又はドレイン領域又はバイポーラトランジスタのコレクタ及び／又はベースなどの当該ＩＣの他の領域のドーピングと同時に行うことができる。
【００１３】
当該他の電気的装置は、少なくとも部分的に当該誘電体層を被覆する第２のシリコン層を有するものとしてもよい。この電気的装置の他の誘電体層は、第３のシリコン層により少なくとも部分的に被覆されるようにしてもよい。このため、シリコンの層は、単一のリソグラフィ工程の後に第２のシリコン層及び第３のシリコン層を同時に形成するようにパターン化される形で設けられるようにしてもよい。第２のシリコン層及び第３のシリコン層は、当該誘電体層及び他の誘電体層をそれぞれパターニングする際のハードマスクとして用いることができる。この製造方法の結果、第２のシリコン層及び第３のシリコン層は、同じ層厚さを有する。
【００１４】
第２のシリコン層及び第３のシリコン層は、例えば、第２のシリコン層及び／又は第３のシリコン層を電気的に接触させることを可能とするためにシリサイド化可能である。この第３のシリコン層は、接地電位に電気的に接続されてもよい。
【００１５】
第３のシリコン層は、絶縁性の側壁スペーサが設けられた側壁（サイドウォール）を有するものとしてもよい。この絶縁性側壁スペーサは、いわゆる珪化物の橋架け（ブリッジング）の発生を減らすことができる。珪化物ブリッジングは、第１のシリコン層のシリサイド化された部分と第３のシリコン層との間の電気的短絡回路が、当該珪化物を形成する金属膜を熱する間に形成される珪化物層により得られるプロセスである。
【００１６】
他の電気的装置は、キャパシタ誘電体層とキャパシタ電極層を有するキャパシタを有してもよく、当該誘電体層は、キャパシタ誘電体層を有し、第２のシリコン層は、キャパシタ電極層を有する。
【００１７】
他の電気的装置は、ゲート誘電体層及びゲート電極層を有するＦＥＴを有してもよく、当該誘電体層は、当該ゲート誘電体層を有し、当該第２のシリコン層は、当該ゲート電極層を有する。本発明によれば、ゲート誘電体層及び他の誘電体層は、単一のリソグラフィ工程により形成可能である。第２のシリコン層及び第３のシリコン層は、同じ工程において形成可能である。
【００１８】
他の電気的装置は、浮遊（フローティング）ゲート層、インターゲート（intergate）型誘電層及び制御ゲート層を有する不揮発性メモリセルを有してもよい。インターゲート型誘電層は、浮遊ゲートを制御ゲートから電気的に絶縁する。浮遊ゲート層はシリコンによって構成可能であり、誘電層はインターゲート誘電層を有してもよく、第２のシリコン層は制御ゲート層を有してもよい。メモリセルは、重ねられた（積層又は堆積）ゲートを有してもよい。すなわち、浮遊ゲート層、インターゲート誘電層及び制御ゲート層は、図１Ｃに描かれているように重ねられる。或いは、メモリセルは、インターゲート誘電層及び制御ゲート誘電層が重なり部分的に浮遊ゲートを囲むいわゆる重複（オーバレイ）構造を有するようにしてもよい。このようなＩＣを製造する方法においては、誘電性材料の層及びシリコン層を設ける前に、当該誘電性材料の層及び当該シリコン層が上部に設けられる他の層を設けてもよい。単一のリソグラフィ工程を用いて、第２のシリコン層及び第３のシリコン層を同時に形成するようにシリコンの層をパターン化してもよい。第２のシリコン層及び第３のシリコン層は、誘電層及びその他の誘電層を同時に形成するために誘電性材料の層をパターン化するためのハードマスクとして用いてもよい。第１のシリコン層は、第２のリソグラフィ工程及びエッチングステップなどの材料除去工程を用いてシリコンの他の層から形成可能である。浮遊ゲートは、シリコンの他の層からも形成可能であり、適用される層の数が比較的少数となるように設定される。この場合、第１のシリコン層及び浮遊ゲート層は、同じ厚さを有する。浮遊ゲート及び第１のシリコン層は、同時に形成可能である。浮遊ゲート及び第１のシリコン層は、誘電性材料の層及びシリコンの層がある場合にこれらを設ける前にパターン化することもできる。
【００１９】
他の電気的装置は、ベース領域とエミッタ−ベース接触領域においてベース領域と接触するエミッタ層とを有するバイポーラトランジスタを有してもよく、当該エミッタ層の一部は、当該誘電層における開口部により画定されるエミッタ−ベース接触領域を有し、当該エミッタ層は、第２のシリコン層によって構成される。この場合、この開口部を有する誘電体層は、他の誘電層と同時に形成可能である。このエミッタ層は、第２のシリコン層と同時に形成可能である。バイポーラトランジスタのベースは、当該製造の早期工程において既成のＩＣの主面に設けられうるシリコンの専用層において既に形成されたものとすることができる。
【００２０】
このＩＣはさらに、誘電層厚さを有し当該電気的装置又は他の電気的装置の単なる複製ではない付加的な誘電層を有する付加的な電気的装置を有するものとしてもよい。この場合、当該ＩＣは、同じ層厚さを有する誘電層を各々が有する少なくとも３つの異なるタイプの電気的装置を有する。
【００２１】
当該ＩＣはさらに、誘電層厚さを有し、当該電気的装置、他の電気的装置又は付加的電気的装置の単なる複製ではない第４の誘電層を有する第４の電気的装置を有するものとしてもよい。この場合、当該ＩＣは、同じ層厚さを有する誘電層を各々が有する少なくとも４つの異なるタイプの電気的装置を有する。
【００２２】
当該ＩＣはさらに、誘電層厚さを有し、当該電気的装置、他の電気的装置、付加的電気的装置又は第４の電気的装置の単なる複製ではない第５の誘電層を有する第５の電気的装置を有するものとしてもよい。この場合、当該ＩＣは、同じ層厚さを有する誘電層を各々が有する少なくとも５つの異なるタイプの電気的装置を有する。
【００２３】
かかる誘電層、他の誘電層、付加的誘電層、第４の誘電層（設けられている場合）及び第５の誘電層（設けられている場合）は、１つのリソグラフィ工程を用いて誘電性材料の同じ層から同時に形成可能である。電気的装置、他の電気的装置、付加的電気的装置、第４の電気的装置（設けられている場合）及び第５の電気的装置（設けられている場合）は、上述したように、例えば抵抗素子、キャパシタ、ＦＥＴ、メモリセル及び／又はバイポーラトランジスタから選択可能である。
【００２４】
本発明による集積回路を製造する方法は、第１のシリコン層を有する既成の集積回路を形成するステップと、誘電層厚さを有する誘電性材料の層を設けるステップと、誘電層及び他の誘電層を同時に形成するように当該誘電性材料の層をパターン化するステップと、シリサイド化された部分を形成するステップとを有する。
【００２５】
誘電層及び他の誘電層を同時に形成するように誘電性材料の層をパターン化するステップにより、単一のリソグラフィ工程で十分であるのに対し、従来技術では２つのリソグラフィ工程が必要とされていたのである。
【００２６】
本発明によれば、第１のシリコン層を有する形成された既成の集積回路は、第１のシリコン層をその最終形状にしたものとしてもよい。或いは、本発明の範囲内でも、第１のシリコン層は、第１のシリコン層を形成するようにパターン化可能とされた又は例えば当該シリコン基板の一部をドープ処理するなどの他の方法により規定可能とされたシリコンの層において形成可能である。
【００２７】
当該ＩＣが第２のシリコン層及び第３のシリコン層を有する場合、本発明による方法は、第２のシリコン層厚さを有するシリコンの層を設けるステップと、第２のシリコン層及び第３のシリコン層を同時に形成するよう当該シリコン層をパターン化するステップとをさらに有するようにしてもよい。
【００２８】
第２のシリコン層及び第３のシリコン層を同時に形成するように当該シリコン層をパターン化するステップにより、これら２つの層は、唯１つのリソグラフィ工程だけを用いて得ることができる。この工程は、誘電層及び他の誘電層を同時に形成するように誘電性材料の層をパターン化するために用いられる同じリソグラフィ工程とすることができる。
【００２９】
例えばシリサイド化された第２のシリコン層及び／又はシリサイド化された第３のシリコン層は、局部的相互接続層として用いることができる。この場合、当該局部的相互接続を形成する付加的な専用工程を省略することができる。
【００３０】
以下、本発明によるＩＣ及びこのようなＩＣを作る方法の上記態様及びその他の態様を、図面を参照して明瞭に説明する。
【００３１】
図は一律の縮尺に従わずに描かれている。概して同等の部分は同一の参照符号により指し示されている。
【発明を実施するための最良の形態】
【００３２】
図１Ａは、例えばシリコンウェーハとされうる基板１０を有する既成の集積回路１を示している。基板１０は、浅い溝の絶縁である電界絶縁ゾーン９を有する。或いは、この電界絶縁ゾーン９は、ＬＯＣＯＳによって得られるものとしてもよい。基板１０は、その主面に例えば酸化シリコン又は窒化シリコンの誘電層１１が設けられる。誘電層１１及び以下に説明するＩＣの他の全ての誘電層は、誘電層の重なり（積層）により構成可能である。誘電層１１は、層厚さＳを有するシリコン層１２を具備する。ここの説明でも、また以下の本願の残りの説明でも、厚さは、他に述べない限り、基板１０の主面に直角な方向の寸法を指す。シリコン層１２から、第１のシリコン層１２０が後に形成されることになる。
【００３３】
このようにして得られた既成の集積回路１には、誘電層厚さＤを有する誘電性材料の層１３が設けられ、その誘電層１３０及び他の誘電層１３１が後に形成されることになる。その後、第２のシリコン層厚さＳ´を有するシリコン層１４が設けられ、シリコン層１４のうち、第２のシリコン層１４０及び第３のシリコン層１４１が後で設けられることになる。層１４の上部には、例えば窒化シリコンの被覆層１５が形成され、これが後の処理工程においてハードマスクとして機能することになる。
【００３４】
その後、図１Ａに示されるマスク２０が、例えばフォトリソグラフィ、電子ビームリソグラフィ又はその他のリソグラフィ技術により形成される。マスク２０は、後に形成されるべき第２のシリコン層１４０、第３のシリコン層１４１、誘電層１３０及び他の誘電層１３１を有する層１１，１２，１３，１４及び１５を有する重なり（積層）の各部分をカバーする一方、その重なりの残りは露出される。エッチング工程などの材料除去工程においては、被覆層１５の露出部が除去される。このステップの後にマスク２０が除去可能となる。その後、これにより露出された層１４の部分が除去されて第２のシリコン層１４０及び第３のシリコン層１４１を同時に形成するように層１４をパターン化する。被覆層１５の残りの部分は、ハードマスクとして用いることができる。そして、他の材料除去工程において、これにより露出された層１３の部分が除去されて誘電層１３０及び他の誘電層１３１を同時に形成するように層１３がパターン化される。被覆層１５の残りの部分は、この材料除去工程においてもハードマスクとして用いることができる。
【００３５】
次の工程では、図１Ｂに示されるマスク２１が、例えばフォトリソグラフィ、電子ビームリソグラフィ又はその他のリソグラフィ技術によって形成される。マスク２１は、層１２の各部分を覆い、層１２のうちの第１のシリコン層１２０が後に形成されることになる一方で、当該既成ＩＣの残りの部分が露出される。他の材料除去工程において、この露出された層１２の部分が除去されて、第１のシリコン層１２０及び浮遊ゲート層１２１を同時に形成するように層１２がパターン化される。そして、これにより露出された層１１の部分が他の材料除去処理によって除去される。こうして得られる既成のＩＣは、図１Ｂに示される。これら工程の後、マスク２０が除去可能となる。或いは、マスク２１が層１２のパターニング後で層１１のパターニング前に除去されるようにしてもよい。
【００３６】
被覆層１５は、その後、材料除去処理によって除去可能となり、誘電性材料の層は、第１のシリコン層１２０の側壁に対して、他の誘電層１３１及び第３のシリコン層１４１により形成される重なり部（スタック）の側壁に対して、及び浮遊ゲート層１２１、誘電層１３０及び第２のシリコン層１４０を有するゲートスタック３に対して、絶縁性の側壁スペーサ１６を形成するためにその後エッチ処理される形で形成可能となる。
【００３７】
ゲートスタック３に対する側壁スペース１６の形成前及び／又は後において、ソース領域４及びドレイン領域５をイオン打ち込みにより形成可能である。このようにして得られる他の電気的装置は、浮遊ゲート層１２１、誘電層１３０により構成されるインターゲート型誘電層及び第２のシリコン層１４０により構成される制御ゲート層を有する不揮発性メモリセルである。
【００３８】
浮遊ゲート層１２１は、第１のシリコン層１２０と同じ層厚さＳを有するシリコンにより形成される。インターゲート誘電層は、他の誘電層１３１と同じ層厚さＤを有する。制御ゲート層は、第３のシリコン層１４１と同じ層厚さＳ´を有する。
【００３９】
引き続く工程において、例えばＴｉの金属層が図１Ｃの矢印により示されるように堆積され、こうして得られる既成のＩＣが熱せられて、シリコンに直接接触する金属層の各部が珪化物を形成するようになる。珪化物を形成するようにシリコンと反応しなかった当該金属層の各部は、後に除去される。
【００４０】
結果として、抵抗素子であり第１のシリコン層１２０により構成される電気的装置２は、シリサイド化部分１２２と非シリサイド化部分１２３とを有する。電気的装置２の非シリサイド化部分１２３は、誘電層厚さＤを有する他の誘電層１３１により被覆される。シリサイド化部分１２２は、他の誘電層１３１によって覆われない。
【００４１】
第２のシリコン層１４０及び第３のシリコン層１４１は、シリサイド化され、図示せぬ金属ラインとなるように接触されることが可能となる。第３のシリコン層１４１は、接地電位に接触するようにしてもよい。
【００４２】
当該抵抗素子のシリサイド化部分１２２は、第１の接触領域１２８及び第２の接触領域１２９を有してもよい。非シリサイド化部分１２３は、図２に示されるように、第２の接触領域１２９から第１の接触領域１２８を分離する。側壁スペーサ１６は、図２に示されるように非シリサイド化部分１２３の縁をカバーしてもよい。第１の接触領域１２８及び第２の接触領域１２９は、電気的入力ライン及び電気的出力ラインにより当該抵抗素子と電気的な接触なすように金属接触部が設けられるようにしてもよい。
【００４３】
図３に示される実施例では、集積回路１は、キャパシタ誘電層及びキャパシタ電極層を有するキャパシタである他の電気的装置３´を有する。電気的装置は、上述したものと同様の抵抗素子２である。この製造方法は、上述したものと同様であり、基板１０は、上述したものと同様の少なくとも２つの電界絶縁ゾーン９を有する。基板１０は、その主たる表面に、誘電層厚さＤを有する誘電性材料の層１３が上部に設けられる層厚さＳを有するシリコン層１２が設けられる。そして第２のシリコン層厚さＳ´を有するシリコンの層１４が設けられる。層１４の上部には、例えば窒化シリコンの被覆層１５が、後の処理工程においてハードマスクとして機能することになるような形で形成可能である。
【００４４】
その後、後に形成されるべき第２のシリコン層１４０、第３のシリコン層１４１、誘電層１３０及び他の誘電層１３１を有する層１２，１３，１４及び１５を有する重なりの各部をカバーするようにマスクがリソグラフ式に形成される一方、当該重なりの残りが露出させられる。一連の材料除去工程においては、被覆層１５がある場合これがパターン化され、層１４は、第２のシリコン層１４０及び第３のシリコン層１４１を同時に形成するようにパターン化され、層１３は、誘電層１３０及び他の誘電層１３１を同時に形成するようにパターン化される。
【００４５】
付加的なリソグラフィ工程においては、第１シリコン層１２０及び他のキャパシタ電極１２７が後に形成されることになる元の層１２の各部をカバーするようにマスクを形成し、当該既成ＩＣの残りが露出されるようにしてもよい。他の材料除去工程では、層１２の当該露出された部分は、第１シリコン層１２０及び他のキャパシタ電極１２７を同時に形成するように層１２をパターン化するように除去される。被覆層１５は、その後、材料除去処理により除去可能であり、誘電性材料の層は、図３に示される絶縁側壁スペーサ１６を形成するようにその後にエッチ処理されるような形に形成可能となる。
【００４６】
こうして得られる他の電気的装置は、誘電層１３０によって構成されるキャパシタ誘電層と第２のシリコン層１４１により構成されるキャパシタ電極層とを有するキャパシタとなる。他方のキャパシタ電極１２７は、第１のシリコン層１２０と同じ層厚さＳを有するシリコンにより構成される。このキャパシタ誘電層は、他の誘電層１３１と同じ層厚さＤを有する。キャパシタ電極層は、第３のシリコン層１４１と同じ層厚さＳ´を有する。
【００４７】
その後の工程では、例えばＴｉの金属層が堆積され、こうして得られる既成のＩＣが熱せられて、シリコンと直接接触する金属層の各部が珪化物を形成する。珪化物を形成するようにシリコンと反応しなかった金属膜の部分は、その後に除去される。
【００４８】
結果として、抵抗素子であって第１のシリコン層１２０により構成される電気的装置２は、シリサイド化部分１２２及び非シリサイド化部分１２３を有する。電気的装置２の非シリサイド化部分１２３は、誘電層厚さＤを有する他の誘電層１３１により被覆される。シリサイド化部分１２２は、他の誘電層１３１によりカバーされない。
【００４９】
第２シリコン層１４０、第３シリコン層１４１及び他のキャパシタ電極１２７の露出部は、シリサイド化され、図示せぬ金属線となるよう接触可能となる。第３シリコン層１４１は、接地電位に接触可能である。
【００５０】
図４に示される集積回路１において、電気的装置２は上述したものと同様の抵抗素子であり、他の電気的装置３´´は、誘電層１３０により構成されるゲート誘電層と、第２のシリコン層１４０により構成されるゲート電極層とを有する電界効果トランジスタ（ＦＥＴ）を有する。誘電層１３０及び他の誘電層１３１は、誘電材料の層１３を同時にパターニングすることにより得られ、第２シリコン層１４０及び第３シリコン層１４１は、上述した方法と同様にシリコンの層１４を同時にパターニングすることにより得られる。
【００５１】
図５に示される実施例では、他の電気的装置３は、ベース領域１５０と、エミッタ−ベース接触領域１５１においてベース領域１５０と接触するエミッタ層とを有するバイポーラトランジスタを有する。エミッタ−ベース接触領域１５１を有するエミッタ層の一部は、誘電層１３０における開口部により境界づけられる。エミッタ層は、第２のシリコン層１４０により構成される。図５に示されるＩＣ１は、次のようにして得ることができる。シリコン基板１０には、第１のシリコン層１２０を画定する打ち込み領域９９と、バイポーラトランジスタ３´´´のコレクタを画定する打ち込み領域１５２とが設けられる。この打ち込み領域は、ｐ型又はｎ型とすることができる。打ち込み領域１５２の内側では、他の打ち込みによりベースが形成される。このベースには、誘電性材料の層１３が設けられる。ベース領域１５０及び層１２０の上部において誘電性材料の層が設けられ、これがエミッタ−ベース接触領域の位置において開口部を規定するようにパターン化される。この開口部において、ベース領域１５０が露出される。この既成のＩＣにはその後、当該開口部の内側でベース層１５０と接触するシリコンの層が設けられる。このシリコンの層はその後、エミッタ層を構成する第２シリコン層１３０と第３のシリコン層１３１とを同時に形成するようにパターン化される。そして、誘電性材料の層は、シリサイド化されるべき第１シリコン層１２０の部分１２２を露出するようにパターン化される。その後、金属膜が設けられ、シリサイド化された領域１２２が形成される。エミッタ層も同じ工程でシリサイド化可能である。要約すると、この集積回路１は、シリサイド化部分１２２及び非シリサイド化部分１２３を有する第１のシリコン層１２０を有する抵抗素子などの電気的装置２と、例えばキャパシタ、電界効果トランジスタ又は不揮発性メモリゲートスタックなどの他の電気的装置３とを有する。他の電気的装置３は、誘電層厚さＤを有する誘電層１３０を有する。電気的装置２の非シリサイド化部分１２３は、誘電層厚さＤを有する他の誘電層１３１により被覆され、シリサイド化部１２２は、他の誘電層１３１によって被覆されない。このような集積回路１は、リソグラフィ工程数の少ない本発明による方法により形成されることができる。
【００５２】
ＩＣ１は、図１Ｃ，図２，図３，図４及び／又は図５のいずれかに示される抵抗素子、及び／又は例えば図１Ｃに示されるメモリセル、及び／又は図３に示されるキャパシタ、及び／又は例えば図４に示されるＦＥＴ、及び／又は例えば図５に示されるバイポーラトランジスタを有するようにしてもよい。
【００５３】
なお、上述した実施例は、本発明を限定するのではなく例証したものであり、当業者であれば、添付の請求項の範囲から逸脱することなく数多くの代替実施例を構成することができる。かかる請求項において、括弧内に付される参照符号のいずれも請求項を限定するものとして解釈してはならない。「有する」なる文言は、請求項に挙げたもの以外の要素又はステップ（工程）の存在を排除するものではない。要素の単数表現は、かかる要素の複数の存在を排除するものではない。
【図面の簡単な説明】
【００５４】
【図１Ａ】製造処理の種々の段階のうち或る一段階における集積回路の実施例の断面を示す図。
【図１Ｂ】製造処理の種々の段階のうち他の段階における集積回路の実施例の断面を示す図。
【図１Ｃ】製造処理の種々の段階のうちさらに他の段階における集積回路の実施例の断面を示す図。
【図２】図１Ｃの集積回路の一部分の上面図。
【図３】集積回路の他の実施例の断面を示す図。
【図４】集積回路のさらに他の実施例の断面を示す図。
【図５】集積回路のまた別の実施例の断面を示す図。
【特許請求の範囲】
【請求項１】
集積回路であって、
・シリサイド化部及び非シリサイド化部を有する第１のシリコン層を有する電気的装置と、
・誘電層厚さを有する誘電層を有する他の電気的装置と、
を有し、
前記電気的装置の非シリサイド化部は、前記誘電層厚さを有する他の誘電層により被覆され、前記シリサイド化部は、前記他の誘電層により被覆されない、
集積回路。
【請求項２】
請求項１に記載の集積回路であって、前記電気的装置は、抵抗素子を有する、回路。
【請求項３】
請求項２に記載の集積回路であって、前記抵抗素子のシリサイド化部は、第１の接触領域と第２の接触領域とを有し、前記非シリサイド化部は、前記第２の接触領域から前記第１の接触領域を分離する、回路。
【請求項４】
請求項１に記載の集積回路であって、前記他の電気的装置の誘電層は、第２のシリコン層厚さを有する第２のシリコン層により少なくとも一部が被覆され、前記電気的装置の他の誘電層は、前記第２のシリコン層厚さを有する第３のシリコン層により少なくとも一部が被覆されている、回路。
【請求項５】
請求項４に記載の集積回路であって、前記第２のシリコン層及び前記第３のシリコン層は、シリサイド化されている、回路。
【請求項６】
請求項４に記載の集積回路であって、前記第３のシリコン層は、絶縁側壁スペーサを具備する側壁部を有する、回路。
【請求項７】
請求項４に記載の集積回路であって、前記他の電気的装置は、キャパシタ誘電層及びキャパシタ電極層を有するキャパシタを有し、前記誘電層は、前記キャパシタ誘電層を有し、前記第２のシリコン層は、前記キャパシタ電極層を有する、回路。
【請求項８】
請求項４に記載の集積回路であって、前記他の電気的装置は、ゲート誘電層及びゲート電極層を有する電界効果トランジスタを有し、前記誘電層は、前記ゲート誘電層を有し、前記第２のシリコン層は、前記ゲート電極層を有する、回路。
【請求項９】
請求項４に記載の集積回路であって、前記他の電気的装置は、浮遊ゲート層、インターゲート型誘電層及び制御ゲート層を有するゲート堆積部を有する不揮発性メモリセルを有し、前記浮遊ゲート層は、シリコンにより構成され前記第１のシリコン層のものと同じ厚さを有し、前記誘電層は、前記インターゲート型誘電層を有し、前記第２のシリコン層は、前記制御ゲート層を有する、回路。
【請求項１０】
請求項４に記載の集積回路であって、前記他の電気的装置は、ベース領域とエミッタ・ベース接触領域において前記ベース領域に接触するエミッタ層とを有するバイポーラトランジスタを有し、前記エミッタ層の一部は、前記誘電層において開口部により画定されるエミッタ・ベース接触領域を有し、前記エミッタ層は、前記第２のシリコン層により構成される、回路。
【請求項１１】
請求項１に記載の集積回路を製造する方法であって、
前記第１のシリコン層を有する既成の集積回路を設けるステップと、
前記誘電層厚さを有する誘電性材料の層を設けるステップと、
前記誘電層及び前記他の誘電層を同時に形成するように前記誘電性材料の層をパターン化するステップと、
前記シリサイド化部を形成するステップと、
を有する方法。
【請求項１２】
請求項１１に記載の方法であって、前記他の電気的装置の誘電層は、第２のシリコン層厚さを有する第２のシリコン層により少なくとも一部が被覆され、前記電気的装置の他の誘電層は、前記第２のシリコン層厚さを有する第３のシリコン層により少なくとも一部が被覆され、
前記第２のシリコン層厚さを有するシリコンの層を設けるステップと、
前記第２のシリコン層及び前記第３のシリコン層を同時に形成するように当該シリコンの層をパターン化するステップと、
をさらに有する方法。
【請求項１３】
請求項１２に記載の方法であって、前記第３のシリコン層は、絶縁側壁スペーサが設けられた側壁を有し、この側壁スペーサを設けるステップをさらに有する方法。
【請求項１】
集積回路であって、
・シリサイド化部及び非シリサイド化部を有する第１のシリコン層を有する電気的装置と、
・誘電層厚さを有する誘電層を有する他の電気的装置と、
を有し、
前記電気的装置の非シリサイド化部は、前記誘電層厚さを有する他の誘電層により被覆され、前記シリサイド化部は、前記他の誘電層により被覆されない、
集積回路。
【請求項２】
請求項１に記載の集積回路であって、前記電気的装置は、抵抗素子を有する、回路。
【請求項３】
請求項２に記載の集積回路であって、前記抵抗素子のシリサイド化部は、第１の接触領域と第２の接触領域とを有し、前記非シリサイド化部は、前記第２の接触領域から前記第１の接触領域を分離する、回路。
【請求項４】
請求項１に記載の集積回路であって、前記他の電気的装置の誘電層は、第２のシリコン層厚さを有する第２のシリコン層により少なくとも一部が被覆され、前記電気的装置の他の誘電層は、前記第２のシリコン層厚さを有する第３のシリコン層により少なくとも一部が被覆されている、回路。
【請求項５】
請求項４に記載の集積回路であって、前記第２のシリコン層及び前記第３のシリコン層は、シリサイド化されている、回路。
【請求項６】
請求項４に記載の集積回路であって、前記第３のシリコン層は、絶縁側壁スペーサを具備する側壁部を有する、回路。
【請求項７】
請求項４に記載の集積回路であって、前記他の電気的装置は、キャパシタ誘電層及びキャパシタ電極層を有するキャパシタを有し、前記誘電層は、前記キャパシタ誘電層を有し、前記第２のシリコン層は、前記キャパシタ電極層を有する、回路。
【請求項８】
請求項４に記載の集積回路であって、前記他の電気的装置は、ゲート誘電層及びゲート電極層を有する電界効果トランジスタを有し、前記誘電層は、前記ゲート誘電層を有し、前記第２のシリコン層は、前記ゲート電極層を有する、回路。
【請求項９】
請求項４に記載の集積回路であって、前記他の電気的装置は、浮遊ゲート層、インターゲート型誘電層及び制御ゲート層を有するゲート堆積部を有する不揮発性メモリセルを有し、前記浮遊ゲート層は、シリコンにより構成され前記第１のシリコン層のものと同じ厚さを有し、前記誘電層は、前記インターゲート型誘電層を有し、前記第２のシリコン層は、前記制御ゲート層を有する、回路。
【請求項１０】
請求項４に記載の集積回路であって、前記他の電気的装置は、ベース領域とエミッタ・ベース接触領域において前記ベース領域に接触するエミッタ層とを有するバイポーラトランジスタを有し、前記エミッタ層の一部は、前記誘電層において開口部により画定されるエミッタ・ベース接触領域を有し、前記エミッタ層は、前記第２のシリコン層により構成される、回路。
【請求項１１】
請求項１に記載の集積回路を製造する方法であって、
前記第１のシリコン層を有する既成の集積回路を設けるステップと、
前記誘電層厚さを有する誘電性材料の層を設けるステップと、
前記誘電層及び前記他の誘電層を同時に形成するように前記誘電性材料の層をパターン化するステップと、
前記シリサイド化部を形成するステップと、
を有する方法。
【請求項１２】
請求項１１に記載の方法であって、前記他の電気的装置の誘電層は、第２のシリコン層厚さを有する第２のシリコン層により少なくとも一部が被覆され、前記電気的装置の他の誘電層は、前記第２のシリコン層厚さを有する第３のシリコン層により少なくとも一部が被覆され、
前記第２のシリコン層厚さを有するシリコンの層を設けるステップと、
前記第２のシリコン層及び前記第３のシリコン層を同時に形成するように当該シリコンの層をパターン化するステップと、
をさらに有する方法。
【請求項１３】
請求項１２に記載の方法であって、前記第３のシリコン層は、絶縁側壁スペーサが設けられた側壁を有し、この側壁スペーサを設けるステップをさらに有する方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【公表番号】特表２００７−５１２６８４（Ｐ２００７−５１２６８４Ａ）
【公表日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００６−５３７４９４（Ｐ２００６−５３７４９４）
【出願日】平成１６年１０月１４日（２００４．１０．１４）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５２０８５
【国際公開番号】ＷＯ２００５／０４３６０５
【国際公開日】平成１７年５月１２日（２００５．５．１２）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１６年１０月１４日（２００４．１０．１４）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５２０８５
【国際公開番号】ＷＯ２００５／０４３６０５
【国際公開日】平成１７年５月１２日（２００５．５．１２）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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