【課題】従来の半導体装置における静電容量素子の耐圧破壊保護は、保護素子を静電容量素子に並列に設けていた。この保護素子は印加する過大電圧の両極性ごとに２つの素子が必要だった。
【解決手段】本発明の半導体装置は、静電容量素子の片側電極に保護素子として動作するための電極を近接配置している。静電容量素子に正の過大電圧が印加する場合は、パンチスルー動作して低電圧にクランプするという第1の動作モ−ドで過大電圧から保護し、負の過大電圧が印加する場合は、保護素子として動作するための電極と半導体基板とが順方向動作して低電圧にクランプするという第２の導通モードで過大電圧から保護する。つまり、静電容量素子に保護能力を有し、両極性の過大電圧に対処できるものとした。 （もっと読む）

【課題】 キャパシター上部電極１１２を除いた他の構成要素がドーピングの間にドープ剤の影響を受けないようにし、キャパシター上部及び下部電極１１２、１０６ａが十分なドーピングレベルを持ち、互いに殆ど同一なドーピング濃度を持つキャパシターの製造方法を提供する。
【解決手段】 キャパシター上部電極１１２の上部表面がＣＭＰにポリシングされた後、キャパシター下部電極１０６ａと同一なドーピング工程によりドーピングされる。キャパシター下部電極１０６ａが形成された後、キャパシター下部電極１０６ａに注入された不純物イオンがキャパシター下部電極の上部表面に隔離させるために熱酸化工程を遂行する。これによって、キャパシター上部及び下部電極がキャパシター上部及び下部電極の界面で殆ど同じドーピング濃度を持つようになる。
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【課題】容量素子の配置設計の自由度に優れ、簡素な方法で製造可能な半導体装置を提供する。
【解決手段】半導体装置１００は、シリコン基板１０１、シリコン基板１０１上に設けられた層間膜１０３、層間膜１０３中に埋設された多層配線、多層配線中の最上層配線１０５の上面に対向して設けられ、外部接続用のハンダボール１１３が搭載されるＦ／ＣＰＡＤ１１１、および最上層配線１０５とＦ／ＣＰＡＤ１１１との間に設けられた容量膜１０９を含む。この半導体装置１００は、最上層配線１０５と、容量膜１０９と、Ｆ／ＣＰＡＤ１１１とから構成された容量素子１１０を備える。 （もっと読む）

【課題】ＳＯＩ基板のＳＯＩ層内に形成され、リークの影響を最小限に抑えた抵抗素子等を有する半導体装置を得る。
【解決手段】ＳＯＩ層３内にＮ⁺拡散領域１１が選択的に形成され、Ｎ⁺拡散領域１１の全周辺領域を覆って完全分離領域４が形成される。完全分離領域４はＳＯＩ層３を貫通して埋め込み酸化膜２に到達するため、Ｎ⁺拡散領域１１が完全分離領域４によって外部から電気的に完全に絶縁される。Ｎ⁺拡散領域１１は図中縦方向に延びて平面視縦長矩形状に形成される。そして、Ｎ⁺拡散領域１１の一端側の表面内にシリサイド膜６ａが形成され、他端側の表面内にシリサイド膜６ｂが形成され、シリサイド膜６ａ，６ｂ上に金属プラグ７，７がそれぞれ形成される。 （もっと読む）

【課題】スパッタリングをおこなう際に生じる半導体装置への電荷の蓄積を軽減する。
【解決手段】半導体装置の製造方法は、半導体ウエハ１４０を準備する工程と、半導体ウエハ上に、層間絶縁膜１４２を形成する工程と、層間絶縁膜上に、下部メタル層１４６及び中間絶縁膜１４８を順次形成する工程と、半導体ウエハの周辺のエッジ領域に対応する中間絶縁膜を、レジストパターンを用いたエッチングにより除去して、下部メタル層のエッジ表面領域１５０を露出する工程と、露出されたエッジ表面領域と残存している中間絶縁膜とを覆うように、スパッタリングにより上部メタル層１５２を形成する工程と、下部メタル層、中間絶縁膜及び上部メタル層をパターニングしてキャパシタを形成する工程とを具える。 （もっと読む）

【課題】オーミックコンタクト抵抗が低減できるようなオーミックコンタクト形成のためのアニール処理を施した、炭化ケイ素(000-1)面上に絶縁膜を有する半導体装置の製造方法および半導体装置を提供すること。
【解決手段】炭化ケイ素半導体の(000-1)面8上に、少なくとも酸素と水分を含むガス中で熱酸化し前記炭化ケイ素半導体の(000-1)面8上に接するように絶縁膜18を形成する工程と、絶縁膜18の一部を除去し開口部を形成する工程と、開口部の少なくとも一部にコンタクトメタル20を堆積する工程と、熱処理によりコンタクトメタル20と炭化ケイ素の反応層21を形成する工程とを有する炭化ケイ素半導体装置の製造方法において、前記熱処理を不活性ガスと水素の混合ガス中にて実施することを特徴とする炭化ケイ素半導体装置の製造方法である。 （もっと読む）

【課題】半導体装置の保護膜にクラックが入ることを防止した半導体装置を提供すること。
【解決手段】GaAs基板１１上にキャパシタを形成予定の場所に対して、約1μmの深さを持つ凹部１２を形成する。その上部にキャパシタ下部電極１３としてAl配線層を形成する。この下部電極層１３は凹部１２の側壁に対して接続するように形成し、その上部にキャパシタとして動作させるための誘電体１４としてSiNを形成する。その上部に上部電極１５を形成してキャパシタが形成できる。GaAs基板１１に凹部があるので、昇温降温を行うプロセスにおけるAlスライドによって誘電体１４にクラックが生じない。 （もっと読む）

【課題】信頼性の高いキャパシタの製造方法を提供する。
【解決手段】本発明に係るキャパシタ１００の製造方法は，基体１の上方にニッケル酸ランタン層４２を形成する工程と、ニッケル酸ランタン層４２の上方に誘電体層５を形成する工程と、誘電体層５の上方に導電層６０を形成する工程と、少なくとも誘電体層５をニッケル酸ランタン層４２が露出するまでエッチングするパターニング工程と，を含む。 （もっと読む）

【課題】電源配線間に十分なデカップリング容量を確保し得る半導体集積回路装置を提供する。
【解決手段】異なる配線層１，４に形成される高電位側電源配線２ａ，２ｂと低電位側電源配線３ａ，３ｂ間において、高電位側電源配線と低電位側電源配線の一方から他方に向かって形成される容量用コンタクト配線６ａ〜６ｅと、該容量用コンタクト配線の周囲に配設される配線との間で容量を形成した。 （もっと読む）

【課題】リーク電流の少ない層間絶縁膜を挟む配線層を電極層とする容量素子を、未使用領域の形状に応じて配置することが可能な容量セル、半導体装置、および容量素子の配置方法を提供すること。
【解決手段】容量セル２１は隣接する配線層Ｍａ、Ｍｂを１対の電極層Ｔ１、Ｔ２とし、平面方向を区画する横端面Ｘ１、Ｘ２、Ｙ１、Ｙ２のうち対向する横端面に直交して配線される。電極層Ｔ１、Ｔ２の横端面への接面が第２接続端子Ｔ１２、Ｔ２２である。縦方向経路は第１および第２ビアコンタクト層Ｖ１、Ｖ２が接続される。第１ビアコンタクト層Ｖ１は配線層Ｍａ、Ｍｂを接続する。第２ビアコンタクト層Ｖ２は上下端面Ｚ２、Ｚ１を越え外方にある配線層に接続される。第２ビアコンタクト層Ｖ２は上下端面Ｚ２、Ｚ１にある第１接続端子Ｔ１１、Ｔ２１に接続される。第１および第２接続端子を介して容量セル２１が連結され、自在な形状の容量素子が構成される。 （もっと読む）

【課題】多層配線部からAVAI層間絶縁膜に亘る領域にＭＩＭ素子およびヒューズを形成し易い構造の半導体装置を得ること。
【解決手段】半導体基板１０と、半導体基板に形成された回路素子２０，３０と、回路素子を覆うようにして半導体基板上に形成された多層配線部５０と、多層配線部における最も上の層間絶縁膜４５に形成されたヒューズ７５と、多層配線部上に形成されたＭＩＭ素子７０と、多層配線部を覆う最外層間絶縁膜６０とを備えた半導体装置１００を作製するにあたり、多層配線部における最も上の層間絶縁膜に形成された下部電極６２と、下部電極上に形成された電気絶縁膜６４と、電気絶縁膜上に形成された上部電極６６とによってＭＩＭ素子を構成する。 （もっと読む）

【課題】容量値の電圧依存性を低減しつつ、容量値の周波数特性を向上することが可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置１００は、共通に接続されたドレイン領域、ソース領域７、８、９とゲート電極１２、１３との間に静電容量を形成するＭＯＳキャパシタ４と、櫛歯状に延出した延出部１６ａを有する第１の櫛型配線１６、および、第１の櫛型配線１６と線間絶縁膜２１を介して配置され、ドレイン領域およびソース領域７、８、９に接続されるとともに櫛歯状に延出した延出部１７ａを有する第２の櫛型配線１７、を有する配線キャパシタ５と、を備える。第２の櫛型配線１７の延出部１７ａは、第１の櫛型配線１６の延出部１６ａと交互に並んで配置されているとともに、ＭＯＳキャパシタ４のドレイン領域７、９とソース領域８を結ぶチャネル方向に対して垂直に配置されている。 （もっと読む）

【課題】 分極による正及び負の両方の固定電荷により形成される半導体の分極接合を利用したコンデンサを提供すること。
【解決手段】 ２種類以上の半導体を、少なくとも２個以上の半導体のヘテロ接合を形成するように３層以上積層した積層構造１４を有し、上記ヘテロ接合の界面に分極により発生する正及び負の固定電荷により、第一の導電型のキャリア及び第二の導電型のキャリアを同時に発生させるようにした分極接合を有するコンデンサにおいて、該積層構造の一方の側端に上記第一の導電型のキャリアに対してオーミック特性を有する第一の電極１２と、他方の側端に上記第二の導電型のキャリアに対してオーミック特性を有する第二の電極１３とを備えたコンデンサである。 （もっと読む）

【課題】歩留まりと信頼性を向上できる集積回路を提供することにある。
【解決手段】
半絶縁性半導体基板１１と、半絶縁性半導体基板１１上に形成された絶縁膜１２と、絶縁膜１２上に形成された下部電極１４、下部電極１４上に形成された絶縁膜１５および絶縁膜１５上に形成された上部電極１６から構成される容量部品とを備えた集積回路１００において、下部電極１４を半絶縁性半導体基板１１と接触させるため、下部電極１４と半絶縁性半導体基板１１との接続部２０を形成した。 （もっと読む）

【課題】多層配線部上に形成されたＭＩＭ素子およびヒューズを具備し、所望性能のものを高い歩留りの下に作製し易い半導体装置を得ること。
【解決手段】半導体基板１０と、半導体基板に形成された回路素子２０，３０と、半導体基板上に形成されて回路素子を覆う多層配線部５０と、多層配線部上に形成された最外層間絶縁膜６０と、最外層間絶縁膜に形成されたＭＩＭ素子７０と、最外層間絶縁膜に形成されたヒューズ７５とを具備した半導体装置１００を作製するにあたり、最外層間絶縁膜に設けられた凹部に埋め込まれて最外層間絶縁膜の上面と共通の面を形成する下部電極６２と、下部電極上に形成された電気絶縁膜６４と、電気絶縁膜上に形成された上部電極６６とによってＭＩＭ素子を構成すると共に、最外層間絶縁膜に設けられた凹部に埋め込まれて最外層間絶縁膜の上面と共通の面を形成するようにして該最外層間絶縁膜にヒューズを埋め込み形成する。 （もっと読む）

【課題】同一基板上にＣＲ回路を有する半導体装置において、ＣＲ積の変動を抑える素子構造を提供する。
【解決手段】この半導体装置は、同一半導体基板６上に抵抗１と容量を有する半導体装置である。抵抗１と容量の第１電極２とは同一幅で一連に繋がった第１の導電体膜からなり、第１電極の横に配置された第２電極４は第１の導電体膜と同一物（同一組成、同一膜厚）の第２の導電体膜からなる。第１電極２と第２電極４との間に容量誘電膜３を備えている。抵抗１、容量の第１電極２および第２電極４を同一膜厚で形成することにより、抵抗１の膜厚と容量面積の一辺の長さとは同じ値に形成できる。そのため、抵抗１の膜厚と容量面積の一辺の長さの変動は、ＣＲ積としては相殺され、ＣＲ積の変動が小さい回路を提供することができる。 （もっと読む）

【課題】不揮発性メモリ素子と電界効果トランジスタとバイポーラトランジスタとを備えた所望特性の半導体装置を低コストの下に製造し易い半導体装置の製造方法を得ること。
【解決手段】不揮発性メモリ素子と、電界効果トランジスタと、バイポーラトランジスタとを備えた半導体装置を製造するにあたって、１つのポリシリコン膜をパターニングして、不揮発性メモリ素子での浮遊ゲート電極の元となる浮遊ゲート用ポリシリコン膜３３ａとバイポーラトランジスタのエミッタ電極６２とを一緒に形成し、その後、不揮発性メモリ素子での絶縁膜の元となる浮遊ゲート用積層膜を浮遊ゲート用ポリシリコン膜３３ａ上に形成してから、不揮発性メモリ素子の制御ゲート電極、絶縁膜、および浮遊ゲート電極、ならびに電界効果トランジスタのゲート電極を形成する。 （もっと読む）

【課題】長期の対策期間を必要とせず効率良く低コストでチャージアップによる誘電体の絶縁破壊を防止すること。
【解決手段】Ｐ型シリコン基板１１の上に、上部電極配線１５による金属と、誘電体膜１３による絶縁体と、Ｎ＋型領域１２による半導体との３層のＭＩＳ構造部１８を有するＭＩＳ型コンデンサ３０において、熱酸化膜１４の上に上下電極１５，１７を導電状態に接続するショート回路配線３１を設ける。この上面に絶縁膜を形成する際のプラズマ照射によって上部電極配線１５に電荷がチャージアップし、誘電体膜１３の直下に電荷が蓄積されても、この蓄積電荷が、Ｎ＋型領域１２を通って下部電極配線１７からショート回路配線３１を介して上部電極配線１５へ流れ、上下電極１５，１７間の電位差が略ゼロとなるようにする。 （もっと読む）

【課題】ＭＩＭ容量素子において、容量絶縁膜と上部金属電極の界面および下部金属電極と容量絶縁膜の界面の各膜の配向が不安定であり、十分な耐圧を満足できない。
【解決手段】半導体基板１上に層間絶縁膜２を形成し、層間絶縁膜２上に下部金属電極３を形成し、下部金属電極３の表面を酸化処理し、下部金属電極３上に容量絶縁膜４を形成し、容量絶縁膜４の表面を酸化処理し、容量絶縁膜４上に上部金属電極５を形成する。下部金属電極３と容量絶縁膜４の界面において、下部金属電極３の表面に薄い金属酸化膜層３ａが形成され、容量絶縁膜４と上部金属電極５の界面において、容量絶縁膜４の表面に薄い酸化膜層４ａが形成されている。金属酸化膜層３ａ、酸化膜層４ａを形成することにより、下部金属電極３と容量絶縁膜４の界面および容量絶縁膜４と上部金属電極５の界面の配向を安定化させる。 （もっと読む）

【課題】配線に使われる多結晶シリコン層を形成する際に、アモルファスシリコン層が相変化して基板が変形する。この変形を、相変化時の機械的ストレスの発生を回避することにより軽減する方法を提供する。
【解決手段】基板１上のキャパシタ電極、ゲート電極などの導電層２の上に中間層としてアモルファス状の抗ストレス層３を設け、その上にアモルファスシリコン層４を形成する。この後、シリコン層の結晶化温度に加熱し、アモルファスシリコン層を相変化させ多結晶シリコン層にする。抗ストレス層の存在により結晶化時の機械的ストレスの発生が回避される。抗ストレス層は、別の加熱により相変化させ低抵抗化し、導電層と多結晶シリコン層は電気的に接続される。 （もっと読む）