連続ウェルデカップリングコンデンサのためのシステムおよび方法
デカップリングコンデンサは、反対極性のウェル（１０２、１０４）内に形成された一対のＭＯＳコンデンサ（１０６，１０８）を含む。各ＭＯＳコンデンサは、１組のウェル接続部および高ドーズ注入部（１１０、１１２、１１４、１１６）を有し、これにより、蓄積バイアスまたは空乏バイアス下における高周波性能が可能となる。各ＭＯＳコンデンサの上側導体は、他方ＭＯＳコンデンサのウェル接続部へと電気的に接続され、論理トランジスタウェルによって連続してバイアスされる。前記ＭＯＳコンデンサのウェル接続部および／または高ドーズ注入部は、ドーパント極性について非対称性を示す。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に記載される内容の実施形態は、主に半導体部品に関し、より詳細には、このような部品と関連して用いられるデカップリングコンデンサに関する。
【背景技術】
【０００２】
半導体部品内においてデカップリングコンデンサ（または「デカップ」）を組み込むことで、論理トランジスタの一領域を別の同様の領域から電気的にデカップルすることが望ましい場合が頻繁にある。ほとんどの従来のデカップ設計の場合、接地ノードが低濃度ドープまたは中程度ドープのＮウェルに接続され、蓄積してバイアスされる。このようにして、所望のデカップリング特性を提供しつつ、低Ｎウェル抵抗によって部品の高周波応答が向上される。
【０００３】
しかし、公知のデカップ設計の場合、複数の局面において不満足な点がある。例えば、論理回路の場合、Ｎウェルを供給電圧へと電気的に結合する必要が多い。そのため、前記ウェル間の漏れ電流または極端な場合はラッチアップを回避するために、前記論理Ｎウェルと前記デカップＮウェルとの間に空間が必要となる。さらに、論理トランジスタがＮウェル縁部の近隣に有る場合、いわゆる「ウェル近接効果」（ＷＰＥ）による影響を受ける。ウェル近接効果は、回路内の他のトランジスタに対する変動の望ましくない原因となる。
【０００４】
さらに、デカップ構造を周囲論理の近隣に配置することが望ましいため、デカップは一般的に標準セル行内に設けられていることが多い。しかし、このような構成にした場合、Ｎウェル形状が変化し得、また、規則的なアレイパターンが干渉され得る。
【０００５】
よって、向上したデカップ設計を提供することが望まれている。このデカップ設計は、周囲の論理素子に発生するウェル近接効果の変動を低減しつつ、標準セル行内に組み込むことが可能である。
【発明の概要】
【０００６】
一般的に、多様な実施形態によるデカップリングコンデンサは、反対極性のウェル内に形成された、一対の金属酸化物半導体（ＭＯＳ）コンデンサを含む。各ＭＯＳコンデンサは、１組のウェル接続部および高ドーズ注入部を含む。いくつかの実施形態において、前記ＭＯＳコンデンサのうちの一方または両方に含まれる金属に加えてまたは前記金属の代わりに、第２の導電性材料（例えば、多結晶シリコンまたはケイ化物）が用いられ得る。前記ＭＯＳコンデンサのうちの一方または両方に含まれる酸化物に加えてまたは前記酸化物の代わりに、第２の絶縁材料（例えば、窒化ケイ素）が用いられ得る。一実施形態において、前記ＭＯＳコンデンサの絶縁材料の一部として、高誘電率酸化物が用いられる。各ＭＯＳコンデンサの上側導体は、他方のＭＯＳコンデンサのウェル接続部へと電気的にカップルされ、前記ＭＯＳコンデンサのウェル接続部および／または高ドーズ注入部は、そのドーパント極性について非対称である。
【０００７】
一実施形態によるデカップリングコンデンサの形成方法は、以下のステップを含む：第１のドーパント極性を有し、第１のウェル領域を規定する基板を提供するステップと、前記第１のウェル領域に隣接する第２のウェル領域を前記基板内に形成するステップであって、前記第２のウェル領域は、前記第１のドーパント極性と反対の第２のドーパント極性を有する、ステップと、前記第１のウェル領域内に第１の高ドーズ注入部を形成するステップと、前記第２のウェル領域内に第２の高ドーズ注入部を形成するステップと、前記第１のウェル内に第１の組のウェル接続部を形成するステップと、前記第２のウェル内に第２の組のウェル接続部を形成するステップと、前記第１の高ドーズ注入部および前記第２の高ドーズ注入部のうちの一方または両方上に１つ以上の酸化物層を形成するステップと、前記第１のウェル領域上に第１の導体を形成し、前記第２のウェル領域上に第２の導体を形成するステップと、前記第１の組のウェル接続部および前記第２の導体を相互接続して、第１の電気ノードを規定するステップと、前記第２の組のウェル接続部および前記第１の導体を相互接続して、第２の電気ノードを規定するステップであって、前記第１の高ドーズ注入部、前記第２の高ドーズ注入部、前記第１の組のウェル接続部および前記第２の組のウェル接続部のうち少なくとも１つは、ドーパント極性について非対称となるように形成される、ステップ。
【０００８】
本要旨は、選択されたコンセプトを簡単な形態で紹介するためのものである。これらのコンセプトについて、以下の詳細な説明において、さらに説明する。本要旨は、特許請求の範囲に記載の主要な特徴または本質的特徴特定することを意図しておらず、また、特許請求の範囲の決定の一助として用いられることも意図していない。
【０００９】
以下の詳細な説明および特許請求の範囲を以下の図面と共に参照すれば、本発明のより完全な理解が得られ得る。図面中、類似の参照符号は、類似の要素を指す。
【図面の簡単な説明】
【００１０】
【図１】一実施形態によるデカップリングコンデンサ（デカップ）設計の概念レイアウト図である。
【図２】図１の領域Ａ−Ａ’の概念断面図である。
【図３】図１の領域Ｂ−Ｂ’の概念断面図である。
【図４】別の実施形態による図１の領域Ａ−Ａ’の概念断面図である。
【図５】別の実施形態による図１の領域Ｂ−Ｂ’の概念断面図である。
【図６】別の実施形態による図１の領域Ａ−Ａ’の概念断面図である。
【図７】別の実施形態による図１の領域Ｂ−Ｂ’の概念断面図である。
【図８】多様な実施形態において用いられる複数の隣接するデカップリングコンデンサを示す概念レイアウト図である。
【図９】図１に示す実施形態の等価回路を示す回路図である。
【図１０】例示的なデカップ実施形態における、インピーダンスと周波数との間の関係を示すグラフである。
【図１１】例示的な実施形態における、電荷付与とドーパント濃度との間の関係を示すグラフである。
【発明を実施するための形態】
【００１１】
以下の詳細な説明は、本質的に例示的なものに過ぎず、本発明または本出願の実施形態ならびにこのような実施形態の利用を制限することを意図していない。本明細書中用いられるような「例示的な」という表現は、「一例または例示」を意味する。本明細書中において例示的なものとして記述されている実行様態は全て、他の実行様態に比して好適または有利であるとは限らない。さらに、上記の技術分野、背景、要旨または以下の詳細な説明中に記載される明示的または暗示的な原理による拘束は全く意図されない。簡潔さのため、半導体処理（特に、ＣＭＯＳ処理）に関連する従来の技術については、本明細書中において詳述を控える。
【００１２】
ここで、図１に示すレイアウト図を図２および３中に示す断面図と共に参照して、例示的なデカップリングコンデンサ（または「デカップ」）１００は、ＣＭＯＳ構造の文脈において、１つ以上の近隣の論理領域１０１の近傍において一般的に形成される。論理領域１０１は、任意の数の従来の半導体論理部品を含み得る。
【００１３】
デカップ１００は、複数の領域１０１を相互にデカップルする機能を提供する。デカップ１００は、２つの導体（典型的には、ポリシリコン導体）１０６および１０８を含む。これら２つの導体１０６および１０８は、対応するウェル１０２および１０４上に配置される。図示の実施形態において、ウェル１０４は、Ｐ基板ウェル（すなわち、Ｐ基板の一部から形成されたウェル）である。ウェル１０２は、Ｎウェル（すなわち、前記Ｐ基板内に形成されたＮ型ウェル）である。図示の実施形態に示すＰ領域は基板（例えば、ケイ素、ＧａＡｓ、または他の適切な半導体基板）に対応するが、この構造は、拡散領域（例えば、ウェル接続部）を形成する目的のための「ウェル」としても機能する。よって、当該分野においてこの構造を「基板／ウェル」または「基板ウェル」と呼ぶことが多い点に留意されたい。
【００１４】
図示のように、導体１０６は、２つの側部上（またはその周囲に沿った任意の他の適切な位置）で、Ｎウェル１０２内に形成された２つのＮ＋拡散領域１１０および１１２により境界づけられている。同様に、導体１０８は、Ｐ＋拡散領域１１４およびＮ＋拡散領域１１６により境界づけられている。この実施形態において、拡散領域１１０、１１２、１１４および１１６は矩形であり、実質的に同一の面積、形状および方向を有する。概略的に描かれているように、Ｎ＋拡散領域１１０、Ｎ＋拡散領域１１２および導体１０８は、供給電圧ノード（または「ＶＤＤ」）１５０へと接続され、Ｐ＋拡散領域１１４、Ｎ＋拡散領域１１６および導体１０６は、接地ノード（または「接地」）１５２へと接続される。よって、ＭＯＳコンデンサ３００（図３に示す）は蓄積してバイアスされ、ＭＯＳコンデンサ２００（図２に示す）は空乏バイアスされる。明確さのため、これらの構造間の電気接続性を得るために用いられる多様な導電性配線、電極および／または他の接点は図示していない。
【００１５】
図２および図３を示すように、導体１０６に近接するＮ＋拡散領域１１０および１１２間のＮウェル１０２内に、注入領域２０２（この場合、高ドーズ、低エネルギー注入）を形成する。同様に、注入領域２０４を、Ｐ基板ウェル１０４内のＰ＋拡散領域１１４とＮ＋拡散領域１１６との間にかつ導体１０８に隣接して形成する。注入領域２０２および２０４は、同一の高ドーズ注入部から形成してもよいしあるいは異なる高ドーズ注入部から形成してもよく、所望の挙動に応じたＮ型またはＰ型の化学種注入であり得る。一実施形態において、表面濃度が約３Ｅ１９／ｃｍ３であるＮ型注入が用いられる。一般的に、注入条件の選択の際、活性表面ドーパント濃度が少なくとも１Ｅ１９／ｃｍ３となるように、注入条件が選択される。高活性表面ドーパント濃度により、ＭＯＳコンデンサが空乏バイアスされた際、空乏領域のサイズが低減され、これにより、高周波キャパシタンスが増加する。また、高ドーズ注入部の存在により直列抵抗も低下し、これにより、前記デカップの高周波デカップリングがさらに向上する。
【００１６】
よって、拡散領域１１０、１１２、１１４および１１６は、ウェル接続部として（すなわち、各ウェルをＶＤＤ１５０または接地１５２のいずれかへと接続する接続部として）機能する。一方、非対称Ｐ＋拡散領域１１４は、デカップのラッチアップおよび近隣論理１０１に対して有効に保護する。さらに、模式的に示すように、Ｎウェル１０２と、Ｐ基板ウェル１０４との間にウェルキャパシタンス２１０が形成される。このキャパシタンス２１０は、前記回路のデカップリングとして寄与する。
【００１７】
その後、一般的に、デカップ１００は、ウェル内に形成された２つのＭＯＳコンデンサとして特徴付けられ得る。これらのウェルは、反対の極性を有し、かつ、少なくとも一対の非対称ウェル接続部を有する（かまたは他の点において非対称である）。すなわち、１つのＭＯＳコンデンサ２００は、導体１０６、酸化物２０３およびＮウェル１０２によって形成されるのに対し、別のＭＯＳコンデンサ３００は、導体１０８、酸化物２０３（または酸化物２０３とは別の酸化物層）およびＰ基板ウェル１０４によって形成される。ウェル接続部領域１１０、１１２、１１４および１１６は、ＭＯＳコンデンサ２００は同一極性の拡散部（１１０および１１２）を有する一方、ＭＯＳコンデンサ３００が反対の極性の拡散部（１１４および１１６）を有する点において非対称である。
【００１８】
図４および図５は、ＭＯＳコンデンサ２００および３００それぞれの別の実施形態を示す。この実施形態において、Ｎウェル１０２内の注入部はＰ＋注入４０４であり、ウェル接続部の非対称性は、Ｎウェル１０２内のＰ＋注入４０２によって提供される。この実施形態において、ＭＯＳコンデンサ３００は、２つのＰ＋ウェル接続部１１４および５０２を含む。よって、この実施形態において、ＭＯＳコンデンサ２００は蓄積的にバイアスされ、ＭＯＳコンデンサ３００は空乏バイアスされる。
【００１９】
図６および図７に示すさらに別の実施形態において、別個の注入部２０２および５０４が各ＭＯＳコンデンサのために用いられる（すなわち、注入部２０２が空乏状態、Ｎ型注入状態となり得、注入部５０４はＰ型注入部である）。このような実施形態において、ＭＯＳコンデンサ２００および３００はどちらとも、空乏モードにおいてバイアスされる。
【００２０】
用いられる実施形態に関係無く、図示の設計は、近隣論理領域１０１内の全てまたは実質的に全ての標準セルトランジスタが同一の一次元ウェル近接効果を経験する点において、有利である。さらに、デカップ１００は領域１０１に比較的に近接して設けることができるため、設計全体の密度およびデカップリング有効性が、従来のデカップ方法と比較して向上する。
【００２１】
さらに、特定のデカップ１００そのものは、ｘ軸またはｙ軸のいずれかに沿って反射されたミラードインスタンスとして構成され得る。これを図８に示す。図８は、例示的なデカップ１００を標準セル行内において任意の位置および標準セル高さで配置している様子を示す。領域８０２は、例えば、１組の３つの隣接するデカップ１００を、それらの長手方向軸が互いに平行でかつ（ｙ軸に対して）平行に向いた状態となるように配置している様子を示す。逆に、領域８０４は、２つの隣接するデカップ１００が共線状の長手方向軸と共に（かつｙ軸に対して平行に）方向付けられている様子を示す。
【００２２】
ウェル１０２および１０４の縁部は連続的であり、かつ、実質的に複数のトランジスタを越える距離（例えば、数百ナノメートルまたはミクロン以上の距離）にわたって直線状に延び、これにより、レイアウト依存型のＷＰＥが最小化されることが明らかである。デカップ１００は、ウェル１０２および１０４を周囲の論理回路１０１のためにＶＤＤおよび接地ノードへとそれぞれ電気的にカップルさせるため、論理回路１０１のための専用ウェル接点は不要である。そのため、ウェルキャパシタンス２１０は、論理回路１０１の領域内のウェル１０２および１０４からの寄与を含み、その結果、ウェル１０２および１０４のサイズに応じて、極めて低波キャパシタンス（例えば、０．１〜１００ｆＦ）に繋がり得る。フィラーセル８０６および８０８は、隣接列のために設けられ、同一極性のデカップ１００の隣接するＭＯＳコンデンサを共に延ばさせることにより、面積毎のデカップリングキャパシタンス密度を増加させる。
【００２３】
上記に示した多様な実施形態は、多様な様態（例えば、当該分野において公知の標準的ＣＭＯＳ処理ステップおよびフォトリソグラフィー）で製造することができる。一実施形態において、高ドーズ、低エネルギー注入部２０２および２０４は、ゲート処理の前に行われ得る。その場合、これらのドーパントは、ソースおよびドレインのアニール時において活性化させてもよいし、あるいは、別個のアニールステップにおいて活性化させてもよい。
【００２４】
図９は、図１〜図３に示す実施形態の等価回路９００を示す。図示のように、回路９００は、ＭＯＳコンデンサ２００に対応するキャパシタンスＣＮと、Ｎウェル１０２とＰ基板ウェル１０４との間の接合キャパシタンスに対応するキャパシタンスＣＪ（すなわち、コンデンサ２１０）と、ＭＯＳコンデンサ３００に対応するキャパシタンスＣＰとを含む。回路９００はまた、Ｎウェル１０２の抵抗に対応する抵抗ＲＮＮと、ケイ素（ＣＡＢ）に対する複数の金属接点と、ＣＡＢ抵抗に対応する抵抗ＲＮＰと、注入領域２０４の抵抗と、ＣＡＢに対応する抵抗ＲＰＰと、Ｐ基板ウェル１０４抵抗とを含む。
【００２５】
表面濃度が３Ｅ１９／ｃｍ３である場合の、特定の推定パラメータ（すなわち、ＲＮＮ＝４４．５Ω、ＲＰＰ＝１８７９．４Ω、ＲＮＰ＝９８．８Ω、ＣＮ＝０．８ｆＦ、ＣＰ＝２．８ｆＦ、およびＣＪ＝０．２２ｆＦ）についての等価回路９００の挙動を図１０および図１１に示す。図１０は、回路（曲線１００３）のインピーダンスと従来のデカップ回路（曲線１００１）のインピーダンスとの間の関係を周波数の関数として示す。従来のデカップは、従来のプロセスによって蓄積バイアスされたｎウェル内の単一のＭＯＳコンデンサである。従来のデカップの場合、図１〜図３に示す実施形態と同じレイアウト占有面積を有するが、論理回路１０１までの空間をより大きくとる必要があり、また、隣接トランジスタへのＷＰＥ変動も発生する。理解されるように、広範囲の周波数にわたって、インピーダンスは従来のデカップのものに匹敵する。およそ４００ＧＨｚを越えると、インピーダンスは、従来のプロセスと比較して大幅に低下する。図１１は、従来のデカップの電荷付与に対して正規化した（１００ＧＨｚにおける）電荷付与の変化と、デカップ注入領域（すなわち、領域２０２および２０４）における表面ドーパント濃度とを示す。曲線１１０２は、上記したモデルパラメータを示し、曲線１１０３は、より肉厚の酸化物およびパラメータＣＮ＝０．５９およびＣＰ＝１．２７ｆＦを用いたモデルを示す。
【００２６】
上記した多様な構造および方法は、例えば、データおよび命令（例えば、当該分野において公知のＶｅｒｉｌｏｇ、ＨＤＬ、ＧＤＳデータなど）を記憶する、コンピュータによる読み出しが可能な媒体（例えば、ＲＯＭ、ＲＡＭ、または他の記憶装置）と共に達成することができる。その後、（例えば、マスク合成プロセスを通じて）これらの命令を利用することが可能となり、これにより、適切なマスクを生成するか、または、他の場合に、上記した方法および構造のうち多様なものを用いたデバイスを生成するための製造施設を構成することができる。
【００２７】
上記記載において、少なくとも１つ例示的な実施形態を示してきたが、多数の変更が存在することが理解される。また、例示的な実施形態または本明細書中に記載の実施形態は、特許請求の範囲に記載の内容の範囲、適用可能性または構成をいかようにも制限しないことも理解される。すなわち、上記の記載は、上記の実施形態（単数または複数）を実行するための簡便かつ啓発的ロードマップを当業者に提供する。特許請求の範囲によって規定される範囲から逸脱することなく、要素の機能および配置において多様な変更が可能であることが理解される。特許請求の範囲は、公知の均等物と、本特許出願の出願時において予測可能であった均等物とを含む。
【技術分野】
【０００１】
本明細書中に記載される内容の実施形態は、主に半導体部品に関し、より詳細には、このような部品と関連して用いられるデカップリングコンデンサに関する。
【背景技術】
【０００２】
半導体部品内においてデカップリングコンデンサ（または「デカップ」）を組み込むことで、論理トランジスタの一領域を別の同様の領域から電気的にデカップルすることが望ましい場合が頻繁にある。ほとんどの従来のデカップ設計の場合、接地ノードが低濃度ドープまたは中程度ドープのＮウェルに接続され、蓄積してバイアスされる。このようにして、所望のデカップリング特性を提供しつつ、低Ｎウェル抵抗によって部品の高周波応答が向上される。
【０００３】
しかし、公知のデカップ設計の場合、複数の局面において不満足な点がある。例えば、論理回路の場合、Ｎウェルを供給電圧へと電気的に結合する必要が多い。そのため、前記ウェル間の漏れ電流または極端な場合はラッチアップを回避するために、前記論理Ｎウェルと前記デカップＮウェルとの間に空間が必要となる。さらに、論理トランジスタがＮウェル縁部の近隣に有る場合、いわゆる「ウェル近接効果」（ＷＰＥ）による影響を受ける。ウェル近接効果は、回路内の他のトランジスタに対する変動の望ましくない原因となる。
【０００４】
さらに、デカップ構造を周囲論理の近隣に配置することが望ましいため、デカップは一般的に標準セル行内に設けられていることが多い。しかし、このような構成にした場合、Ｎウェル形状が変化し得、また、規則的なアレイパターンが干渉され得る。
【０００５】
よって、向上したデカップ設計を提供することが望まれている。このデカップ設計は、周囲の論理素子に発生するウェル近接効果の変動を低減しつつ、標準セル行内に組み込むことが可能である。
【発明の概要】
【０００６】
一般的に、多様な実施形態によるデカップリングコンデンサは、反対極性のウェル内に形成された、一対の金属酸化物半導体（ＭＯＳ）コンデンサを含む。各ＭＯＳコンデンサは、１組のウェル接続部および高ドーズ注入部を含む。いくつかの実施形態において、前記ＭＯＳコンデンサのうちの一方または両方に含まれる金属に加えてまたは前記金属の代わりに、第２の導電性材料（例えば、多結晶シリコンまたはケイ化物）が用いられ得る。前記ＭＯＳコンデンサのうちの一方または両方に含まれる酸化物に加えてまたは前記酸化物の代わりに、第２の絶縁材料（例えば、窒化ケイ素）が用いられ得る。一実施形態において、前記ＭＯＳコンデンサの絶縁材料の一部として、高誘電率酸化物が用いられる。各ＭＯＳコンデンサの上側導体は、他方のＭＯＳコンデンサのウェル接続部へと電気的にカップルされ、前記ＭＯＳコンデンサのウェル接続部および／または高ドーズ注入部は、そのドーパント極性について非対称である。
【０００７】
一実施形態によるデカップリングコンデンサの形成方法は、以下のステップを含む：第１のドーパント極性を有し、第１のウェル領域を規定する基板を提供するステップと、前記第１のウェル領域に隣接する第２のウェル領域を前記基板内に形成するステップであって、前記第２のウェル領域は、前記第１のドーパント極性と反対の第２のドーパント極性を有する、ステップと、前記第１のウェル領域内に第１の高ドーズ注入部を形成するステップと、前記第２のウェル領域内に第２の高ドーズ注入部を形成するステップと、前記第１のウェル内に第１の組のウェル接続部を形成するステップと、前記第２のウェル内に第２の組のウェル接続部を形成するステップと、前記第１の高ドーズ注入部および前記第２の高ドーズ注入部のうちの一方または両方上に１つ以上の酸化物層を形成するステップと、前記第１のウェル領域上に第１の導体を形成し、前記第２のウェル領域上に第２の導体を形成するステップと、前記第１の組のウェル接続部および前記第２の導体を相互接続して、第１の電気ノードを規定するステップと、前記第２の組のウェル接続部および前記第１の導体を相互接続して、第２の電気ノードを規定するステップであって、前記第１の高ドーズ注入部、前記第２の高ドーズ注入部、前記第１の組のウェル接続部および前記第２の組のウェル接続部のうち少なくとも１つは、ドーパント極性について非対称となるように形成される、ステップ。
【０００８】
本要旨は、選択されたコンセプトを簡単な形態で紹介するためのものである。これらのコンセプトについて、以下の詳細な説明において、さらに説明する。本要旨は、特許請求の範囲に記載の主要な特徴または本質的特徴特定することを意図しておらず、また、特許請求の範囲の決定の一助として用いられることも意図していない。
【０００９】
以下の詳細な説明および特許請求の範囲を以下の図面と共に参照すれば、本発明のより完全な理解が得られ得る。図面中、類似の参照符号は、類似の要素を指す。
【図面の簡単な説明】
【００１０】
【図１】一実施形態によるデカップリングコンデンサ（デカップ）設計の概念レイアウト図である。
【図２】図１の領域Ａ−Ａ’の概念断面図である。
【図３】図１の領域Ｂ−Ｂ’の概念断面図である。
【図４】別の実施形態による図１の領域Ａ−Ａ’の概念断面図である。
【図５】別の実施形態による図１の領域Ｂ−Ｂ’の概念断面図である。
【図６】別の実施形態による図１の領域Ａ−Ａ’の概念断面図である。
【図７】別の実施形態による図１の領域Ｂ−Ｂ’の概念断面図である。
【図８】多様な実施形態において用いられる複数の隣接するデカップリングコンデンサを示す概念レイアウト図である。
【図９】図１に示す実施形態の等価回路を示す回路図である。
【図１０】例示的なデカップ実施形態における、インピーダンスと周波数との間の関係を示すグラフである。
【図１１】例示的な実施形態における、電荷付与とドーパント濃度との間の関係を示すグラフである。
【発明を実施するための形態】
【００１１】
以下の詳細な説明は、本質的に例示的なものに過ぎず、本発明または本出願の実施形態ならびにこのような実施形態の利用を制限することを意図していない。本明細書中用いられるような「例示的な」という表現は、「一例または例示」を意味する。本明細書中において例示的なものとして記述されている実行様態は全て、他の実行様態に比して好適または有利であるとは限らない。さらに、上記の技術分野、背景、要旨または以下の詳細な説明中に記載される明示的または暗示的な原理による拘束は全く意図されない。簡潔さのため、半導体処理（特に、ＣＭＯＳ処理）に関連する従来の技術については、本明細書中において詳述を控える。
【００１２】
ここで、図１に示すレイアウト図を図２および３中に示す断面図と共に参照して、例示的なデカップリングコンデンサ（または「デカップ」）１００は、ＣＭＯＳ構造の文脈において、１つ以上の近隣の論理領域１０１の近傍において一般的に形成される。論理領域１０１は、任意の数の従来の半導体論理部品を含み得る。
【００１３】
デカップ１００は、複数の領域１０１を相互にデカップルする機能を提供する。デカップ１００は、２つの導体（典型的には、ポリシリコン導体）１０６および１０８を含む。これら２つの導体１０６および１０８は、対応するウェル１０２および１０４上に配置される。図示の実施形態において、ウェル１０４は、Ｐ基板ウェル（すなわち、Ｐ基板の一部から形成されたウェル）である。ウェル１０２は、Ｎウェル（すなわち、前記Ｐ基板内に形成されたＮ型ウェル）である。図示の実施形態に示すＰ領域は基板（例えば、ケイ素、ＧａＡｓ、または他の適切な半導体基板）に対応するが、この構造は、拡散領域（例えば、ウェル接続部）を形成する目的のための「ウェル」としても機能する。よって、当該分野においてこの構造を「基板／ウェル」または「基板ウェル」と呼ぶことが多い点に留意されたい。
【００１４】
図示のように、導体１０６は、２つの側部上（またはその周囲に沿った任意の他の適切な位置）で、Ｎウェル１０２内に形成された２つのＮ＋拡散領域１１０および１１２により境界づけられている。同様に、導体１０８は、Ｐ＋拡散領域１１４およびＮ＋拡散領域１１６により境界づけられている。この実施形態において、拡散領域１１０、１１２、１１４および１１６は矩形であり、実質的に同一の面積、形状および方向を有する。概略的に描かれているように、Ｎ＋拡散領域１１０、Ｎ＋拡散領域１１２および導体１０８は、供給電圧ノード（または「ＶＤＤ」）１５０へと接続され、Ｐ＋拡散領域１１４、Ｎ＋拡散領域１１６および導体１０６は、接地ノード（または「接地」）１５２へと接続される。よって、ＭＯＳコンデンサ３００（図３に示す）は蓄積してバイアスされ、ＭＯＳコンデンサ２００（図２に示す）は空乏バイアスされる。明確さのため、これらの構造間の電気接続性を得るために用いられる多様な導電性配線、電極および／または他の接点は図示していない。
【００１５】
図２および図３を示すように、導体１０６に近接するＮ＋拡散領域１１０および１１２間のＮウェル１０２内に、注入領域２０２（この場合、高ドーズ、低エネルギー注入）を形成する。同様に、注入領域２０４を、Ｐ基板ウェル１０４内のＰ＋拡散領域１１４とＮ＋拡散領域１１６との間にかつ導体１０８に隣接して形成する。注入領域２０２および２０４は、同一の高ドーズ注入部から形成してもよいしあるいは異なる高ドーズ注入部から形成してもよく、所望の挙動に応じたＮ型またはＰ型の化学種注入であり得る。一実施形態において、表面濃度が約３Ｅ１９／ｃｍ３であるＮ型注入が用いられる。一般的に、注入条件の選択の際、活性表面ドーパント濃度が少なくとも１Ｅ１９／ｃｍ３となるように、注入条件が選択される。高活性表面ドーパント濃度により、ＭＯＳコンデンサが空乏バイアスされた際、空乏領域のサイズが低減され、これにより、高周波キャパシタンスが増加する。また、高ドーズ注入部の存在により直列抵抗も低下し、これにより、前記デカップの高周波デカップリングがさらに向上する。
【００１６】
よって、拡散領域１１０、１１２、１１４および１１６は、ウェル接続部として（すなわち、各ウェルをＶＤＤ１５０または接地１５２のいずれかへと接続する接続部として）機能する。一方、非対称Ｐ＋拡散領域１１４は、デカップのラッチアップおよび近隣論理１０１に対して有効に保護する。さらに、模式的に示すように、Ｎウェル１０２と、Ｐ基板ウェル１０４との間にウェルキャパシタンス２１０が形成される。このキャパシタンス２１０は、前記回路のデカップリングとして寄与する。
【００１７】
その後、一般的に、デカップ１００は、ウェル内に形成された２つのＭＯＳコンデンサとして特徴付けられ得る。これらのウェルは、反対の極性を有し、かつ、少なくとも一対の非対称ウェル接続部を有する（かまたは他の点において非対称である）。すなわち、１つのＭＯＳコンデンサ２００は、導体１０６、酸化物２０３およびＮウェル１０２によって形成されるのに対し、別のＭＯＳコンデンサ３００は、導体１０８、酸化物２０３（または酸化物２０３とは別の酸化物層）およびＰ基板ウェル１０４によって形成される。ウェル接続部領域１１０、１１２、１１４および１１６は、ＭＯＳコンデンサ２００は同一極性の拡散部（１１０および１１２）を有する一方、ＭＯＳコンデンサ３００が反対の極性の拡散部（１１４および１１６）を有する点において非対称である。
【００１８】
図４および図５は、ＭＯＳコンデンサ２００および３００それぞれの別の実施形態を示す。この実施形態において、Ｎウェル１０２内の注入部はＰ＋注入４０４であり、ウェル接続部の非対称性は、Ｎウェル１０２内のＰ＋注入４０２によって提供される。この実施形態において、ＭＯＳコンデンサ３００は、２つのＰ＋ウェル接続部１１４および５０２を含む。よって、この実施形態において、ＭＯＳコンデンサ２００は蓄積的にバイアスされ、ＭＯＳコンデンサ３００は空乏バイアスされる。
【００１９】
図６および図７に示すさらに別の実施形態において、別個の注入部２０２および５０４が各ＭＯＳコンデンサのために用いられる（すなわち、注入部２０２が空乏状態、Ｎ型注入状態となり得、注入部５０４はＰ型注入部である）。このような実施形態において、ＭＯＳコンデンサ２００および３００はどちらとも、空乏モードにおいてバイアスされる。
【００２０】
用いられる実施形態に関係無く、図示の設計は、近隣論理領域１０１内の全てまたは実質的に全ての標準セルトランジスタが同一の一次元ウェル近接効果を経験する点において、有利である。さらに、デカップ１００は領域１０１に比較的に近接して設けることができるため、設計全体の密度およびデカップリング有効性が、従来のデカップ方法と比較して向上する。
【００２１】
さらに、特定のデカップ１００そのものは、ｘ軸またはｙ軸のいずれかに沿って反射されたミラードインスタンスとして構成され得る。これを図８に示す。図８は、例示的なデカップ１００を標準セル行内において任意の位置および標準セル高さで配置している様子を示す。領域８０２は、例えば、１組の３つの隣接するデカップ１００を、それらの長手方向軸が互いに平行でかつ（ｙ軸に対して）平行に向いた状態となるように配置している様子を示す。逆に、領域８０４は、２つの隣接するデカップ１００が共線状の長手方向軸と共に（かつｙ軸に対して平行に）方向付けられている様子を示す。
【００２２】
ウェル１０２および１０４の縁部は連続的であり、かつ、実質的に複数のトランジスタを越える距離（例えば、数百ナノメートルまたはミクロン以上の距離）にわたって直線状に延び、これにより、レイアウト依存型のＷＰＥが最小化されることが明らかである。デカップ１００は、ウェル１０２および１０４を周囲の論理回路１０１のためにＶＤＤおよび接地ノードへとそれぞれ電気的にカップルさせるため、論理回路１０１のための専用ウェル接点は不要である。そのため、ウェルキャパシタンス２１０は、論理回路１０１の領域内のウェル１０２および１０４からの寄与を含み、その結果、ウェル１０２および１０４のサイズに応じて、極めて低波キャパシタンス（例えば、０．１〜１００ｆＦ）に繋がり得る。フィラーセル８０６および８０８は、隣接列のために設けられ、同一極性のデカップ１００の隣接するＭＯＳコンデンサを共に延ばさせることにより、面積毎のデカップリングキャパシタンス密度を増加させる。
【００２３】
上記に示した多様な実施形態は、多様な様態（例えば、当該分野において公知の標準的ＣＭＯＳ処理ステップおよびフォトリソグラフィー）で製造することができる。一実施形態において、高ドーズ、低エネルギー注入部２０２および２０４は、ゲート処理の前に行われ得る。その場合、これらのドーパントは、ソースおよびドレインのアニール時において活性化させてもよいし、あるいは、別個のアニールステップにおいて活性化させてもよい。
【００２４】
図９は、図１〜図３に示す実施形態の等価回路９００を示す。図示のように、回路９００は、ＭＯＳコンデンサ２００に対応するキャパシタンスＣＮと、Ｎウェル１０２とＰ基板ウェル１０４との間の接合キャパシタンスに対応するキャパシタンスＣＪ（すなわち、コンデンサ２１０）と、ＭＯＳコンデンサ３００に対応するキャパシタンスＣＰとを含む。回路９００はまた、Ｎウェル１０２の抵抗に対応する抵抗ＲＮＮと、ケイ素（ＣＡＢ）に対する複数の金属接点と、ＣＡＢ抵抗に対応する抵抗ＲＮＰと、注入領域２０４の抵抗と、ＣＡＢに対応する抵抗ＲＰＰと、Ｐ基板ウェル１０４抵抗とを含む。
【００２５】
表面濃度が３Ｅ１９／ｃｍ３である場合の、特定の推定パラメータ（すなわち、ＲＮＮ＝４４．５Ω、ＲＰＰ＝１８７９．４Ω、ＲＮＰ＝９８．８Ω、ＣＮ＝０．８ｆＦ、ＣＰ＝２．８ｆＦ、およびＣＪ＝０．２２ｆＦ）についての等価回路９００の挙動を図１０および図１１に示す。図１０は、回路（曲線１００３）のインピーダンスと従来のデカップ回路（曲線１００１）のインピーダンスとの間の関係を周波数の関数として示す。従来のデカップは、従来のプロセスによって蓄積バイアスされたｎウェル内の単一のＭＯＳコンデンサである。従来のデカップの場合、図１〜図３に示す実施形態と同じレイアウト占有面積を有するが、論理回路１０１までの空間をより大きくとる必要があり、また、隣接トランジスタへのＷＰＥ変動も発生する。理解されるように、広範囲の周波数にわたって、インピーダンスは従来のデカップのものに匹敵する。およそ４００ＧＨｚを越えると、インピーダンスは、従来のプロセスと比較して大幅に低下する。図１１は、従来のデカップの電荷付与に対して正規化した（１００ＧＨｚにおける）電荷付与の変化と、デカップ注入領域（すなわち、領域２０２および２０４）における表面ドーパント濃度とを示す。曲線１１０２は、上記したモデルパラメータを示し、曲線１１０３は、より肉厚の酸化物およびパラメータＣＮ＝０．５９およびＣＰ＝１．２７ｆＦを用いたモデルを示す。
【００２６】
上記した多様な構造および方法は、例えば、データおよび命令（例えば、当該分野において公知のＶｅｒｉｌｏｇ、ＨＤＬ、ＧＤＳデータなど）を記憶する、コンピュータによる読み出しが可能な媒体（例えば、ＲＯＭ、ＲＡＭ、または他の記憶装置）と共に達成することができる。その後、（例えば、マスク合成プロセスを通じて）これらの命令を利用することが可能となり、これにより、適切なマスクを生成するか、または、他の場合に、上記した方法および構造のうち多様なものを用いたデバイスを生成するための製造施設を構成することができる。
【００２７】
上記記載において、少なくとも１つ例示的な実施形態を示してきたが、多数の変更が存在することが理解される。また、例示的な実施形態または本明細書中に記載の実施形態は、特許請求の範囲に記載の内容の範囲、適用可能性または構成をいかようにも制限しないことも理解される。すなわち、上記の記載は、上記の実施形態（単数または複数）を実行するための簡便かつ啓発的ロードマップを当業者に提供する。特許請求の範囲によって規定される範囲から逸脱することなく、要素の機能および配置において多様な変更が可能であることが理解される。特許請求の範囲は、公知の均等物と、本特許出願の出願時において予測可能であった均等物とを含む。
【特許請求の範囲】
【請求項１】
デカップリングコンデンサ構造であって、
第１のドーパント極性を有する第１のウェルであって、第１の高ドーズ注入部が形成された第１のウェルと、
前記第１のウェルに隣接する第２のウェルであって、前記第１のドーパント極性と反対の第２のドーパント極性を有し、第２の高ドーズ注入部が形成されている、第２のウェルと、
前記第１の高ドーズ注入部および前記第２の高ドーズ注入部の上に形成された少なくとも１つの絶縁層と、
前記第１のウェル内に形成された第１の組のウェル接続部と、
前記第２のウェル内に形成された第２の組のウェル接続部と、
前記第１の高ドーズ注入部に隣接する前記第１のウェル上に形成された第１の導体と、
前記第２の高ドーズ注入部に隣接する前記第２のウェル上に形成された第２の導体と、
を含み、
前記第１の組のウェル接続部および前記第２の導体は第１の電気ノードに共通に接続され、前記第２の組のウェル接続部および前記第１の導体は第２の電気ノードに共通に接続され、
前記第１の組のウェル接続部、前記第２の組のウェル接続部および前記高ドーズ注入部のうち少なくとも１つは、ドーパント極性について非対称である、
デカップリングコンデンサ構造。
【請求項２】
前記第１の電気ノードは供給電圧ノードに対応し、前記第２の電気ノードは接地ノードに対応する、請求項１に記載のデカップリングコンデンサ構造。
【請求項３】
前記第２のウェルはＰ材料を含み、前記第１のウェルは、前記Ｐ基板材料内に形成されたＮ型領域を含む、請求項１に記載のデカップリングコンデンサ構造。
【請求項４】
前記第２の組のウェル接続部は、Ｐ＋ドーパント極性を有する第１のウェル接続部と、Ｎ＋ドーパント極性を有する第２のウェル接続部とを含む、請求項３に記載のデカップリングコンデンサ構造。
【請求項５】
前記第１のウェルおよび前記第２のウェルは、１組の論理トランジスタの第１のウェルおよび第２のウェルそれぞれに対応する、請求項１に記載のデカップリングコンデンサ構造。
【請求項６】
デカップリングコンデンサの形成方法であって、
第１のドーパント極性を有し、第１のウェル領域を規定する基板を提供するステップと、
前記第１のウェル領域に隣接する第２のウェル領域を前記基板内に形成するステップであって、前記第２のウェル領域は、前記第１のドーパント極性と反対の第２のドーパント極性を有する、ステップと、
前記第１のウェル領域内に第１の高ドーズ注入部を形成するステップと、
前記第２のウェル領域内に第２の高ドーズ注入部を形成するステップと、
前記第１のウェル内に第１の組のウェル接続部を形成するステップと、
前記第２のウェル内に第２の組のウェル接続部を形成するステップと、
前記第１の高ドーズ注入部および前記第２の高ドーズ注入部上に少なくとも１つ絶縁層を形成するステップと、
前記第１のウェル領域上に第１の導体をおよび前記第２のウェル領域上に第２の導体を形成するステップと、
前記第１の組のウェル接続部および前記第２の導体を相互接続して、第１の電気ノードを規定するステップと、
前記第２の組のウェル接続部および前記第１の導体を相互接続して、第２の電気ノードを規定するステップと、
を含み、
前記第１の高ドーズ注入部、前記第２の高ドーズ注入部、前記第１の組のウェル接続部および前記第２の組のウェル接続部のうち少なくとも１つは、ドーパント極性について非対称となるように、形成される、
方法。
【請求項７】
前記第１の電気ノードは供給電圧ノードに対応し、前記第２の電気ノードは接地ノードに対応する、請求項６に記載の方法。
【請求項８】
前記第２のウェルはＰ材料を含み、前記第１のウェルは、前記Ｐ基板材料内に形成されたＮ型領域を含む、請求項６に記載の方法。
【請求項９】
前記第２の組のウェル接続部は、Ｐ＋ドーパント極性を有する第１のウェル接続部と、Ｎ＋ドーパント極性を有する第２のウェル接続部とを含む、請求項８に記載の方法。
【請求項１０】
前記第１のウェルおよび前記第２のウェルは、少なくとも１組の論理トランジスタによって共有されるように、形成される、請求項８に記載の方法。
【請求項１１】
半導体デバイスであって、
第１のウェルおよび第２のウェル内に規則的パターンで配置された複数の論理素子であって、前記第１のウェルは、第１のドーパント極性を有し、前記第２のウェルは、前記第１のドーパント極性とは反対の第２のドーパント極性を有する、論理素子と、
前記規則的パターンに従って、前記第１のウェルおよび前記第２のウェル内に配置されたデカップリングコンデンサであって、前記デカップリングコンデンサは、前記第１のウェル内の第１の組のウェル接続部と、前記第２のウェル内の第２の組のウェル接続部と、前記第１のウェル内の第１の高ドーズ注入部上に形成された第１の導体と、前記第２のウェル内の第２の高ドーズ注入部上に形成された第２の導体とを含む、デカップリングコンデンサと、
を含み、
前記第１の組のウェル接続部および前記第２の導体は、第１の電気ノードに共通に接続され、前記第２の組のウェル接続部および前記第１の導体は、第２の電気ノードに共通に接続され、
前記第１の組のウェル接続部、前記第２の組のウェル接続部および前記高ドーズ注入部のうち少なくとも１つは、ドーパント極性について非対称であり、第１の高ドーズ注入部が内部に形成される、
半導体デバイス。
【請求項１２】
前記第１の電気ノードは供給電圧ノードに対応し、前記第２の電気ノードは接地ノードに対応する、請求項１１に記載の半導体。
【請求項１３】
前記第２のウェルはＰ材料を含み、前記第１のウェルは、前記Ｐ基板材料内に形成されたＮ型領域を含む、請求項１１に記載の半導体。
【請求項１４】
前記第２の組のウェル接続部は、Ｐ＋ドーパント極性を有する第１のウェル接続部と、Ｎ＋ドーパント極性を有する第２のウェル接続部とを含む、請求項１３に記載の半導体。
【請求項１５】
コンピュータによる読み出しが可能な命令を含むコンピュータによる読み出しが可能な媒体であって、前記コンピュータによる読み出しが可能な命令は、実行されると、デカップリングコンデンサを形成するための製造施設を構成するように適合され、
第１のウェル内の第１のＭＯＳコンデンサと、
第２のウェル内の第２のＭＯＳコンデンサであって、前記第１のＭＯＳコンデンサの極性とは反対の極性を有する、第２のＭＯＳコンデンサと、
前記第１のＭＯＳコンデンサおよび第２のＭＯＳコンデンサにカップルされた、少なくとも一対の非対称ウェル接続部と、
を含む、コンピュータによる読み出しが可能な媒体。
【請求項１６】
前記少なくとも一対の非対称ウェル接続部は、反対極性の拡散領域を有する前記第１のＭＯＳコンデンサと、同一極性の拡散領域を有する前記第２のＭＯＳコンデンサとを含む、請求項１５に記載の半導体。
【請求項１７】
前記第１のウェルおよび第２のウェルはそれぞれ、少なくとも１組の論理トランジスタによって共有される、請求項１５に記載のコンピュータによる読み出しが可能な媒体。
【請求項１】
デカップリングコンデンサ構造であって、
第１のドーパント極性を有する第１のウェルであって、第１の高ドーズ注入部が形成された第１のウェルと、
前記第１のウェルに隣接する第２のウェルであって、前記第１のドーパント極性と反対の第２のドーパント極性を有し、第２の高ドーズ注入部が形成されている、第２のウェルと、
前記第１の高ドーズ注入部および前記第２の高ドーズ注入部の上に形成された少なくとも１つの絶縁層と、
前記第１のウェル内に形成された第１の組のウェル接続部と、
前記第２のウェル内に形成された第２の組のウェル接続部と、
前記第１の高ドーズ注入部に隣接する前記第１のウェル上に形成された第１の導体と、
前記第２の高ドーズ注入部に隣接する前記第２のウェル上に形成された第２の導体と、
を含み、
前記第１の組のウェル接続部および前記第２の導体は第１の電気ノードに共通に接続され、前記第２の組のウェル接続部および前記第１の導体は第２の電気ノードに共通に接続され、
前記第１の組のウェル接続部、前記第２の組のウェル接続部および前記高ドーズ注入部のうち少なくとも１つは、ドーパント極性について非対称である、
デカップリングコンデンサ構造。
【請求項２】
前記第１の電気ノードは供給電圧ノードに対応し、前記第２の電気ノードは接地ノードに対応する、請求項１に記載のデカップリングコンデンサ構造。
【請求項３】
前記第２のウェルはＰ材料を含み、前記第１のウェルは、前記Ｐ基板材料内に形成されたＮ型領域を含む、請求項１に記載のデカップリングコンデンサ構造。
【請求項４】
前記第２の組のウェル接続部は、Ｐ＋ドーパント極性を有する第１のウェル接続部と、Ｎ＋ドーパント極性を有する第２のウェル接続部とを含む、請求項３に記載のデカップリングコンデンサ構造。
【請求項５】
前記第１のウェルおよび前記第２のウェルは、１組の論理トランジスタの第１のウェルおよび第２のウェルそれぞれに対応する、請求項１に記載のデカップリングコンデンサ構造。
【請求項６】
デカップリングコンデンサの形成方法であって、
第１のドーパント極性を有し、第１のウェル領域を規定する基板を提供するステップと、
前記第１のウェル領域に隣接する第２のウェル領域を前記基板内に形成するステップであって、前記第２のウェル領域は、前記第１のドーパント極性と反対の第２のドーパント極性を有する、ステップと、
前記第１のウェル領域内に第１の高ドーズ注入部を形成するステップと、
前記第２のウェル領域内に第２の高ドーズ注入部を形成するステップと、
前記第１のウェル内に第１の組のウェル接続部を形成するステップと、
前記第２のウェル内に第２の組のウェル接続部を形成するステップと、
前記第１の高ドーズ注入部および前記第２の高ドーズ注入部上に少なくとも１つ絶縁層を形成するステップと、
前記第１のウェル領域上に第１の導体をおよび前記第２のウェル領域上に第２の導体を形成するステップと、
前記第１の組のウェル接続部および前記第２の導体を相互接続して、第１の電気ノードを規定するステップと、
前記第２の組のウェル接続部および前記第１の導体を相互接続して、第２の電気ノードを規定するステップと、
を含み、
前記第１の高ドーズ注入部、前記第２の高ドーズ注入部、前記第１の組のウェル接続部および前記第２の組のウェル接続部のうち少なくとも１つは、ドーパント極性について非対称となるように、形成される、
方法。
【請求項７】
前記第１の電気ノードは供給電圧ノードに対応し、前記第２の電気ノードは接地ノードに対応する、請求項６に記載の方法。
【請求項８】
前記第２のウェルはＰ材料を含み、前記第１のウェルは、前記Ｐ基板材料内に形成されたＮ型領域を含む、請求項６に記載の方法。
【請求項９】
前記第２の組のウェル接続部は、Ｐ＋ドーパント極性を有する第１のウェル接続部と、Ｎ＋ドーパント極性を有する第２のウェル接続部とを含む、請求項８に記載の方法。
【請求項１０】
前記第１のウェルおよび前記第２のウェルは、少なくとも１組の論理トランジスタによって共有されるように、形成される、請求項８に記載の方法。
【請求項１１】
半導体デバイスであって、
第１のウェルおよび第２のウェル内に規則的パターンで配置された複数の論理素子であって、前記第１のウェルは、第１のドーパント極性を有し、前記第２のウェルは、前記第１のドーパント極性とは反対の第２のドーパント極性を有する、論理素子と、
前記規則的パターンに従って、前記第１のウェルおよび前記第２のウェル内に配置されたデカップリングコンデンサであって、前記デカップリングコンデンサは、前記第１のウェル内の第１の組のウェル接続部と、前記第２のウェル内の第２の組のウェル接続部と、前記第１のウェル内の第１の高ドーズ注入部上に形成された第１の導体と、前記第２のウェル内の第２の高ドーズ注入部上に形成された第２の導体とを含む、デカップリングコンデンサと、
を含み、
前記第１の組のウェル接続部および前記第２の導体は、第１の電気ノードに共通に接続され、前記第２の組のウェル接続部および前記第１の導体は、第２の電気ノードに共通に接続され、
前記第１の組のウェル接続部、前記第２の組のウェル接続部および前記高ドーズ注入部のうち少なくとも１つは、ドーパント極性について非対称であり、第１の高ドーズ注入部が内部に形成される、
半導体デバイス。
【請求項１２】
前記第１の電気ノードは供給電圧ノードに対応し、前記第２の電気ノードは接地ノードに対応する、請求項１１に記載の半導体。
【請求項１３】
前記第２のウェルはＰ材料を含み、前記第１のウェルは、前記Ｐ基板材料内に形成されたＮ型領域を含む、請求項１１に記載の半導体。
【請求項１４】
前記第２の組のウェル接続部は、Ｐ＋ドーパント極性を有する第１のウェル接続部と、Ｎ＋ドーパント極性を有する第２のウェル接続部とを含む、請求項１３に記載の半導体。
【請求項１５】
コンピュータによる読み出しが可能な命令を含むコンピュータによる読み出しが可能な媒体であって、前記コンピュータによる読み出しが可能な命令は、実行されると、デカップリングコンデンサを形成するための製造施設を構成するように適合され、
第１のウェル内の第１のＭＯＳコンデンサと、
第２のウェル内の第２のＭＯＳコンデンサであって、前記第１のＭＯＳコンデンサの極性とは反対の極性を有する、第２のＭＯＳコンデンサと、
前記第１のＭＯＳコンデンサおよび第２のＭＯＳコンデンサにカップルされた、少なくとも一対の非対称ウェル接続部と、
を含む、コンピュータによる読み出しが可能な媒体。
【請求項１６】
前記少なくとも一対の非対称ウェル接続部は、反対極性の拡散領域を有する前記第１のＭＯＳコンデンサと、同一極性の拡散領域を有する前記第２のＭＯＳコンデンサとを含む、請求項１５に記載の半導体。
【請求項１７】
前記第１のウェルおよび第２のウェルはそれぞれ、少なくとも１組の論理トランジスタによって共有される、請求項１５に記載のコンピュータによる読み出しが可能な媒体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２０１３−５２００１６（Ｐ２０１３−５２００１６Ａ）
【公表日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１２−５５３０３２（Ｐ２０１２−５５３０３２）
【出願日】平成２３年２月１１日（２０１１．２．１１）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２４５２２
【国際公開番号】ＷＯ２０１１／１０６１７６
【国際公開日】平成２３年９月１日（２０１１．９．１）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年２月１１日（２０１１．２．１１）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２４５２２
【国際公開番号】ＷＯ２０１１／１０６１７６
【国際公開日】平成２３年９月１日（２０１１．９．１）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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