【課題】抵抗素子と抵抗値変化のばらつきが大きい配線部との境界の数を最小限に抑え、更に、レイアウト上の総抵抗素子の長さを短くする。
【解決手段】半導体装置は、ポリＳｉ膜１３に複数の抵抗素子１３ａ−１，１３ａ−２が電気的に直列接続された状態で形成された抵抗素子部１３ａと、この抵抗素子部１３ａを通る電流の流れる方向に対して分岐する方向に所定箇所延設されたポリＳｉ膜からなる複数の突出部１３−１〜１３−４に、金属イオンがそれぞれ打ち込まれて形成された複数の配線部１３ｂと、この各配線部１３ｂにそれぞれ電気的に接続された複数のコンタクト部１６−１〜１６−４とを有している。 （もっと読む）

【課題】半導体装置の製造方法に関し、段差部側壁に在る酸化膜を異方性エッチングのみで除去することを可能にして、素子分離領域に沈み込みが発生することを抑止し、また、酸化膜マスクのアンダーカットに依る寸法制度の劣化を抑止できるようにする。
【解決手段】段差をもつシリコン基板１上に段差被覆性（カバレッジ）が悪い酸化膜１１を形成する工程と、酸化膜１１上にマスクパターンを形成する為のレジスト膜６を形成する工程と、ドライエッチング法を適用することに依り、レジスト膜６をマスクとして酸化膜１１の異方性エッチングを行なってマスクパターンを形成する工程とが含まれる。 （もっと読む）

【課題】同一基板上にＣＲ回路を有する半導体装置において、ＣＲ積の変動を抑える素子構造を提供する。
【解決手段】この半導体装置は、同一半導体基板６上に抵抗１と容量を有する半導体装置である。抵抗１と容量の第１電極２とは同一幅で一連に繋がった第１の導電体膜からなり、第１電極の横に配置された第２電極４は第１の導電体膜と同一物（同一組成、同一膜厚）の第２の導電体膜からなる。第１電極２と第２電極４との間に容量誘電膜３を備えている。抵抗１、容量の第１電極２および第２電極４を同一膜厚で形成することにより、抵抗１の膜厚と容量面積の一辺の長さとは同じ値に形成できる。そのため、抵抗１の膜厚と容量面積の一辺の長さの変動は、ＣＲ積としては相殺され、ＣＲ積の変動が小さい回路を提供することができる。 （もっと読む）

【課題】半導体装置中の抵抗素子のばらつきを抑制すること。
【解決手段】本発明に係る抵抗素子の製造方法は、（Ａ）基板１０上に最上層がポリシリコン層３２であるポリシリコン構造５０を形成する工程と、（Ｂ）そのポリシリコン層３２上に金属層７０を形成する工程と、（Ｃ）金属層７０上に上部バリア層４２を形成する工程と、（Ｄ）上記（Ｃ）工程の後に、ポリシリコン層３２と金属層７０との間のシリサイド反応によって、上面が上部バリア層４２に覆われたシリサイド層８０を形成する工程とを有する。 （もっと読む）

【課題】所望の温度係数に容易に設定できる薄膜抵抗素子を提供する。
【課題の解決手段】薄膜抵抗素子１は、中央部分を分断し間隔をおいて配置して電極６に接続する、例えば負の温度係数を有するクロムシリコンからなる第１の抵抗体層２ａ，２ｂと、この第１の抵抗体層２ａ，２ｂの間隔部分の下面側に対応位置して両端がそれぞれ部分的に重なるようにして第１の抵抗体層２ａ，２ｂと直列に接続するとともに、第１の抵抗体層２ａ，２ｂの電極接続部分６ａの直下にも対応位置するよう分断して配置した、例えば正の温度係数を有するニッケルクロムからなる第２の抵抗体層３ａ，３ｂ，３ｃとからなる。 （もっと読む）

【課題】 ＥＭＩフィルタの挿入損出を小さく、且つＥＳＤ耐量を大きくする。
【解決手段】 ＥＭＩフィルタ２０は、ポリシリコン抵抗Ｒｐｏｌｙとリング抵抗Ｒｒｉｎｇ１とリング抵抗Ｒｒｉｎｇ２からなる抵抗Ｒ１、ダイオードＤ１、及びダイオードＤ２から構成されている。ポリシリコン抵抗Ｒｐｏｌｙは、一端がダイオードＤ１のカソード電極８に接続され、他端がダイオードＤ２のカソード電極８に接続され、入力端子ＶＩＮから入力される信号を出力端子ＶＯＵＴに伝える抵抗である。リング抵抗Ｒｒｉｎｇ１及びリング抵抗Ｒｒｉｎｇ２は、矩形ループ形状を有し、ポリシリコン抵抗Ｒｐｏｌｙの両側に並列して所定の距離離間し、それぞれ設けられている。入力端子ＶＩＮに高周波信号が入力されると、ポリシリコン抵抗Ｒｐｏｌｙ周辺に磁界が発生しリング抵抗Ｒｒｉｎｇ１及びリング抵抗Ｒｒｉｎｇ２に誘導電流が生成される。 （もっと読む）

【課題】ゲート長が異なる複数のゲート電極に、ゲート長に依存することなく均一な組成を持つＦＵＳＩ構造を得られるようにする。
【解決手段】半導体装置は、それぞれが金属によりフルシリサイド化され、ゲート長が互いに異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２を有している。第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２の少なくとも一方の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されている。凹状溝は、ゲート電極１４Ｔ１、１４Ｔ２のゲート長に依存した幅寸法を有している。 （もっと読む）

【課題】 高精度の抵抗部を容易に形成する。
【解決手段】 配線パターン２１を有する基板上に、開口部２２ａを有するマスクを設ける工程と、開口部２２ａを介して配線パターン２１を所定の大きさで加工する工程とを有する。基板とマスクとの位置合わせ誤差に基づく大きさＬＸ、ＬＹで開口部２２ａを形成する。 （もっと読む）

【課題】歩留りがトリミングにより高められているようにする。
【解決手段】膜抵抗が、低オームの給電領域と、該給電領域に電気的に接続された高オームの抵抗領域２３とを有しており、当該方法が、以下のステップ：すなわち、オフセット電圧の温度係数を変化させるために、第１のレーザ切断法を抵抗領域２３に実施し；第２のレーザ切断法を実施し、膜抵抗の抵抗値を、設定された目標値に関連してトリミングする；を備えているようにした。 （もっと読む）

【課題】薄膜抵抗素子の半導体基板上におけるレイアウト面積を小さくし、高集積化による基板の小型化を図ることが可能な半導体装置を低コストに提供する。
【解決手段】半導体装置１０では、第２配線層１５と複数個の第１配線層１３とがビアホール１６を介して接続され、ビアホール１６に対応した凹凸から成る段差が第２配線層１５の表面に生じているため、第２配線層１５の表面積が大きくなっている。そして、各配線層１３，１５によって薄膜抵抗素子１９が形成されているため、凹凸から成る段差による第２配線層１５の表面積の増大分だけ、薄膜抵抗素子１９に流れる制御電流Ｉｏの電流経路の長さが所定間隔Ｌ（各接続配線１７，１８の接続箇所１７ａ，１８ａの間隔）よりも大きくなっている。 （もっと読む）

【課題】 製造に多くの工数を必要とせず、回路特性変動を抑制することが可能である半導体装置を提供する。
【解決手段】 シリコン基板１に形成されたＮＰＮトランジスタＱ１と、シリコン基板１に形成された複数の抵抗領域８から構成され、ＮＰＮトランジスタＱ１にＮＰＮトランジスタＱ１のｈＦＥに対応したバイアス電圧を与えるための抵抗素子と、複数の抵抗領域８のうちの、抵抗素子の抵抗として機能する抵抗領域８とＮＰＮトランジスタＱ１とを接続する配線２３ａとを備える。 （もっと読む）

【課題】相異なる抵抗温度係数を有する抵抗素子の直列抵抗が温度に影響を受けずに、均一な抵抗値を有する抵抗素子及びそれを用いた半導体素子を提供する。
【解決手段】第１抵抗素子と直列に連結されて温度の上昇によって抵抗が増加する第２抵抗素子を備え、第２抵抗素子は、下記の式を満足する相異なる大きさの第２の幅と第２の長さとを有する抵抗素子及び半導体素子である。
ｘ＝−（Ｔｐ×Ｒｐ）／（Ｔａ×Ｒａ）、
ここで、Ｔｐ、Ｔａは、第１抵抗素子及び第２抵抗素子それぞれの抵抗温度係数であり、Ｒｐ、Ｒａは、各々第１抵抗素子及び第２抵抗素子のシート抵抗である。 （もっと読む）

【課題】抵抗素子の特性を正確に反映できると共に、それぞれ異なる長さ（Ｌ）および幅（Ｗ）を有する多様な抵抗素子に共通に適用でき、かつ正確度が高くなるようにする。
【解決手段】多様な長さ（Ｌ）と幅（Ｗ）を有するそれぞれの抵抗素子に対して印加される電圧を変化させながら抵抗値を測定する段階と、測定された抵抗値を電圧に対する線形関数で表すことで、抵抗素子の電圧による抵抗変化係数（ＶＣＲ：Voltage Coefficient Resist）を算出する段階と、ＶＣＲを用いて特定の長さと幅を有する抵抗素子の抵抗値を算出する段階とを備える。 （もっと読む）

【課題】フューズ素子に接続されたトランジスタの酸化膜や拡散層が破壊されるのを防止する。
【解決手段】半導体記憶装置は、第１及び第２端子を有し、且つ前記第１端子と前記第２端子との間がレーザーにより電気的に切断されたか否かにより情報を記憶するフューズ素子１と、前記フューズ素子の情報が転送されるノードと、前記フューズ素子１と前記ノードとの間に設けられ、且つ前記フューズ素子１の情報を前記ノードにセットするＮ型トランジスタ２と、前記第１端子に接続されたアノードとカソードとを含み、且つ前記フューズ素子１が前記レーザーにより切断される際に発生する電荷を逃がすダイオード９とを含む。 （もっと読む）

【課題】ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく同一基板上に高抵抗体素子を形成する。
【解決手段】シリコン基板１にＮウェル領域３、素子分離酸化膜５、ゲート酸化膜７、ポリサイドゲート電極９、低濃度拡散領域１７，２１を形成した後、シリコン基板１上全面にＣＶＤ酸化膜を形成し、さらにその上に抵抗値制御のための不純物としてＢＦ₂を導入した高抵抗体素子パターン２５を形成し、ＣＶＤ酸化膜のエッチバックを行なってサイドウォールスペーサ１５ａ及びＣＶＤ酸化膜パターン１５ｂを形成し、高抵抗体素子パターン２５の両端側に低抵抗領域２９を形成して抵抗体領域２７を形成する。 （もっと読む）

【課題】 樹脂パッケージを分解したり、ワイヤ線を剥離させたりして破壊しなくてもクラック検査を行える構造の半導体装置を提供する。
【解決手段】 １ｓｔＴＥＯＳ膜４と２ｎｄＴＥＯＳ膜６という層間絶縁膜の間にクラック検査用の薄膜抵抗膜５を備える。このような構成によれば、薄膜抵抗膜５の抵抗値を調べることにより、半導体装置の製造プロセス中の様々な段階においてクラック検査を行うことができる。したがって、樹脂パッケージを分解したり、ワイヤ線を剥離させたりして破壊しなくてもクラック検査を行える構造の半導体装置とすることができる。このため、製造された半導体装置の一部のみに対してクラック検査を行う場合だけでなく、全数検査を行うような場合にも対応することが可能となり、半導体装置の品質保証の観点からも有効な構造とすることができる。 （もっと読む）

本発明の伝送線路は、信号配線（３）と、誘電体層（２）を挟んで信号配線に対向する抵抗層（４）と、抵抗層に電気的に接続された接地用導体（１１）とを備え、信号配線を所定周波数の高周波信号が伝送される際に、誘電体層によって信号配線と抵抗層との間に形成された容量を介して抵抗層に誘起される高周波電流が、抵抗層、及び抵抗層と接地用導体との間を流れる際に発生する単位長さあたりの抵抗を付加抵抗と定義し、前記高周波電流が接地用導体を流れる際に発生する単位長さあたりの抵抗を接地抵抗とした定義した場合に、付加抵抗が接地抵抗よりも大きい。
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【課題】 高抵抗素子を、半導体基板内の不純物拡散層を用いて形成することにより、サリサイドプロセスにおいても、構造的に、高抵抗素子部におけるシリサイド膜の形成を防止し、工程数を増大させることなく、高抵抗素子の形成を可能とする。
【解決手段】 シリコン基板１１ａの上の素子領域にゲート絶縁膜１２ａを介してポリシリコン配線１２層を形成し、このポリシリコン配線１２層の上から、不純物を拡散してポリシリコン配線１２層の抵抗値を調整すると共に、このポリシリコン配線１２層をマスクとしてシリコン基板１１ａ上の素子領域内において、ポリシリコン配線１２層に隣接する領域に不純物を拡散させＮ型不純物層１１ｃを形成してこれを高抵抗素子とし、この高抵抗素子つまりＮ型不純物層１１ｃの上にＳｉＮ膜１４からなる絶縁膜を配置して、この上から、サリサイドを施して、ポリシリコン配線１２の上にシリサイド膜１７を形成することにより得られる。 （もっと読む）