【課題】軽微な割れ欠けおよび内在する割れ欠けを検出する半導体集積回路および半導体集積回路の検査方法を提供する。
【解決手段】本発明の半導体集積回路は、導電体パターン２が外縁に沿って配置されている半導体集積回路１であって、抵抗成分を有する発熱部１４，１５，１６，１７が設けられている。この発熱部１４，１５，１６，１７が発熱させることにより、半導体集積回路１における、軽微な割れ欠けおよび内在する割れ欠けを検出することができる。 （もっと読む）

【課題】非破壊で迅速にトレンチ形状の仕上がりを検査することができる、半導体装置製造用基板、半導体装置、および半導体装置の製造方法を提供する
【解決手段】ウエハは、有効領域と、無効領域とを備えている。有効領域は、第１溝部を有する半導体素子を含んでいる。無効領域は、有効領域の周りに設けられ、ダイシングにより切断される位置を含んでいる。この無効領域は、不純物層６０と、第１半導体層５１と、第２溝部Ｔ２とを含んでいる。不純物層６０は第１導電型を有している。第１半導体層５１は、不純物層６０上に設けられ、第１導電型と異なる第２導電型を有している。第２溝部Ｔ２は、第１溝部と同時に形成され、厚み方向に第１半導体層５１を貫通し、平面パターンにおいて第１半導体層５１に囲まれている。 （もっと読む）

【目的】デバイスサイズを小型化し、通電能力を大きくしたゲート保護用のツェナーダイオードを有するＭＯＳ半導体装置を提供する。
【解決手段】ゲート電極５をツェナーダイオードとなるｎ⁺ポリシリコン７とｐ⁺ポリシリコン８で形成し、厚い絶縁膜６上にｐ⁺ポリシリコン８を形成し、このｐ⁺ポリシリコン８をソース電極１３と接続することで、ツェナーダイオードをゲート端子Ｇとソース端子Ｓの間に挿入することができる。このツェナーダイオードは活性領域に形成されるため、ちチップサイズを小型化しつつ、通電能力を大きくできる。 （もっと読む）

【課題】本発明は、上記問題点を解決するためになされたものであって、その目的は、より低電圧および小電流で確実に溶断することができるとともに、設計の自由度を向上することができるポリシリコンヒューズを提供することである。
【解決手段】２つの端子部５と、２つの前記端子部５間をつなぐポリシリコンからなる抵抗部４とで構成される抵抗体２、３を２対備え、２対の前記抵抗体２，３は、前記抵抗部４が互いに直角に交差するように配置される交差部７を有し、前記交差部７は、電流が印加された際に溶断される溶断部８が設けられて、前記溶断部８の不純物濃度は、前記抵抗部４の不純物濃度よりも低くなるように構成されており、一方の前記抵抗体３の前記端子部５に電流を印加することにより、前記溶断部８を溶断することを特徴とする。 （もっと読む）

【課題】デューティ比を調整する際の設計工数を短縮する。
【解決手段】ＧＮＤ配線１１とＶＤＤ配線１２の一部を２辺とする略矩形の領域にそれぞれ設けられた基本バッファ回路１４と、トランジスタ抵抗領域１３とを備える。基本バッファ回路１４は、Ｐウェル２１と、Ｎウェル２２と、Ｐウェル２１の中に設けられたＮｃｈトランジスタＭＮ１と、Ｎウェル２２の中に設けられたＰｃｈトランジスタＭＰ１と、を含む。トランジスタ抵抗領域１３が、Ｐウェル２１の中に設けられたＮｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６を含む。Ｎｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６のうち、任意の数のトランジスタ抵抗がＰｃｈトランジスタＭＰ１とＮｃｈトランジスタＭＮ１のドレイン間に直列、並列、あるいは直列並列組み合わせた形態で接続可能とされる。 （もっと読む）

【課題】半導体装置の耐電圧を高めることにより、信頼性の高い半導体装置を提供する。
【解決手段】
シリコン層上に誘電体分離膜１２２、１３２を閉ループ状に形成することによりシリコン層上の第一の半導体層領域１２３、１３３を絶縁分離し、その内側に拡散抵抗１２４、１３４を形成する。第一の誘電体分離膜１２２、１３２の閉ループの外側には第二の半導体層領域１４３が形成されている。この第二の半導体層領域１４３は、第二の誘電体分離膜１４２により閉ループ状に囲まれて、配線１５１の電位を与えられている。サージ電圧が印加されたとしても、第二の半導体層１４３は二つの拡散抵抗１２４、１３４の中点電位に固定されているため、第一の半導体層１２３、１３３と第二の半導体層１４３との間の電位差が半減し、誘電体分離膜１２２、１３２の破壊を防ぐことができる。 （もっと読む）

【課題】画素を備える基板上に形成される抵抗素子を信頼性よく形成できる表示装置の提供。
【解決手段】基板上に少なくとも薄膜トランジスタと抵抗素子を備える表示装置であって、
前記基板上に、順次積層された、ゲート電極、絶縁膜、半導体層、および導電体層を有し、
前記抵抗素子は、前記導電体層からなる配線の端部間に形成された前記半導体層を抵抗体として形成され、
前記配線の端部間であって、前記半導体層の上に、当該端部から離間された少なくとも１つの前記導電体層が形成されている。 （もっと読む）

【課題】ダマシンゲートプロセスを用いて抵抗素子を形成する場合、精度のよい抵抗素子を形成すされた半導体装置意およびその製造方法を提供する。
【解決手段】基板１０に絶縁膜１５が形成され、絶縁膜１５に抵抗素子用溝１５ｂが形成され、抵抗素子用溝１５ｂ内において抵抗素子用溝１５ｂの全ての側壁面から少なくとも所定の距離Ａ離間して抵抗素子１７ｂが形成されている構成とする。 （もっと読む）

【課題】装置全体における耐圧を向上させることができる、半導体装置を提供する。
【解決手段】半導体装置１は、たとえば、ＳＯＩ基板３１を基体とする半導体チップ２を備えている。ＳＯＩ基板３１の表層部には、たとえば、ｐＭＯＳおよびｎＭＯＳが形成されている。半導体装置１では、ＳＯＩ基板３１の裏面の電位（基板電位）がグランド電位と高圧電源電位との間の中間電位に制御される。これにより、基板電位をグランド電位にしたときと比較して、ｐＭＯＳを高耐圧化することができる。また、基板電位を電源電位にしたときと比較して、ｎＭＯＳを高耐圧化することができる。その結果、従来の半導体装置と比較して、装置全体における耐圧を向上させることができる。 （もっと読む）

【課題】高耐圧高抵抗素子を有するスイッチング電源装置の部品コストや組み立てコストの低減と、小型化を図ること。
【解決手段】拡散層を用いた耐圧構造の上に抵抗体を配置して高耐圧高抵抗素子を実現する。または、ゲート領域１０２、ソース領域１０４、ドレイン領域１０５およびドリフト領域１０３上の層間絶縁膜に、渦巻き状の高耐圧高抵抗素子１２１を埋め込む。高耐圧高抵抗素子１２１の一端をドレイン電極配線１１０に接続し、他端を第１の抵抗接続配線１２２を介して接地する。この抵抗素子１２１の中間点を第２の抵抗接続配線１２３を介して制御ＩＣの電圧比較器に接続する。高耐圧高抵抗素子１２１において、ドレイン電極配線１１０との接続点から第２の抵抗接続配線１２３との接続点までの部分、および第２の抵抗接続配線１２３との接続点から第１の抵抗接続配線１２２との接続点までの部分が、それぞれ、１次側電圧が印加される側の抵抗、および接地される側の抵抗となる。 （もっと読む）

【課題】チップ面積を減少させることができる半導体装置を得る。
【解決手段】本発明に係る半導体装置は、半導体基板と、半導体基板の表面の一部に形成された動作層と、動作層上に形成されたゲート電極と動作層にオーミックコンタクトされたソース電極及びドレイン電極と、ソース電極と接地との間に並列接続された第１の容量及び第１の抵抗とを備え、第１の容量は、ソース電極と、ソース電極上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、接地された第１の上部電極とから構成される。 （もっと読む）

【課題】トリミング時のレーザショットの回数を減らすとともに、従来よりも高精度な補正ができ、しかもレーザパワーに対するマージンが改善されるようした抵抗体のトリミング方法を提供する。
【解決手段】抵抗体１の幅方向の両側であってトリミングの開始位置と対応する位置にそれぞれ切込み５２を形成するとともに、長さ方向の一端の切込みをＬ字状のパターンとしてアライメントパターンを兼用するようにし、さらに抵抗体１の下側に反射層５４を形成する。 （もっと読む）

【課題】本発明は、半導体集積回路において容量素子を用いることのない電圧検出回路を提供することを目的とする。
【解決手段】半導体集積回路は、半導体基板と、半導体基板に形成される１つ又は複数のウェルと、１つ又は複数のウェル内に形成される１つ又は複数の拡散層と、配線層に形成される複数の配線と、１つ又は複数の拡散層と複数の配線との直列接続により第１の電位と第２の電位との間を接続する構成において、第１の電位と第２の電位との間にある第３の電位に設定される配線に接続され、第３の電位と基準電位とを比較する比較回路を含み、複数の配線のうちで第１の電位に設定される第１の配線は、少なくとも１つ又は複数のウェルのうちの第１のウェルと１つ又は複数の拡散層のうちで第１のウェルに形成される第１の拡散層とに接続されることを特徴とする。 （もっと読む）

【課題】抵抗値の精度を保つことが可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置１によれば、半導体基板２と、半導体基板２の表面上に選択的に形成された分離用酸化膜６ｂと、分離用酸化膜６ｂの表面上に形成され、多結晶シリコンからなる第１の多結晶シリコン層７ａと、第１の多結晶シリコン層７ａの表面上に形成され、誘電体からなる誘電体層８ａと、第１の多結晶シリコン層７ａ及び誘電体層８ａの表面を被覆するように形成され、多結晶シリコンからなる第２の多結晶シリコン層１０ｂを含む抵抗体４とを具備している。 （もっと読む）

【課題】小型化を実現しつつ所望の抵抗値を得ることができる半導体装置を提供する。
【解決手段】半導体装置は、半導体チップ２と、半導体チップ２の一方の面側に合成樹脂によって形成された凸部材６，７と、少なくとも一部が凸部材上に形成された膜状の抵抗素子８とを備えている。上記構成により、膜状の抵抗素子８を半導体チップ２の第１面２Ａから離れる方向に引き延ばすことができ、少ない占有面積で所望の抵抗値を持った薄膜抵抗８を実現できる。 （もっと読む）

【課題】内部回路に接続された入出力端子に入力される静電気から内部回路を保護する保護回路を有する半導体集積回路に関し、簡単な構成で、保護回路の静電耐量を向上させることができる半導体集積回路を提供することを目的とする。
【解決手段】本発明は、内部回路（１１１）に接続された入出力端子（Ｔ11）に入力される静電気から内部回路（１１１）を保護する保護回路（１１３）を有する半導体集積回路において、保護回路（１１３）はドレイン−ソースが入出力端子（Ｔ11）と接地端子（Ｔ13）との間に接続され、ゲート及びバックゲートがソースに接続されたトランジスタ（ＴＲ11）から構成され、トランジスタ（ＴＲ11）のドレインとバックゲートとの間にインピーダンス（Ｒ11）を持たせたことを特徴とする。 （もっと読む）

【課題】抵抗素子においてパターン加工ばらつきが完全に相殺し、さらに膜厚ばらつきによる抵抗値ばらつきも低減する。
【解決手段】半導体基板１００上に形成された第１のシリコン酸化膜１０１上に、パターニングされた第１の多結晶シリコン１０２が形成され、表面を第２のシリコン酸化膜１０３により覆われている。第１の多結晶シリコン１０２に第２のシリコン酸化膜１０３を介して挟まれた領域に、自己整合的に第２の多結晶シリコン１０４が形成されている。隣接する第１の多結晶シリコン１０２と第２の多結晶シリコン１０４はそれぞれコンタクトホール１０５を介して並列接続となるように配線層１０６に接続されている。並列接続されている組をひとつの抵抗素子として用いることにより、パターン加工ばらつきが完全に相殺し、さらに膜厚ばらつきによる抵抗値ばらつきも低減できる。 （もっと読む）

【課題】素子としてポリシリコン抵抗が搭載された半導体装置に関し、正確な抵抗値の抵抗を確実に得られる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】本発明の半導体装置は、ポリシリコン抵抗が搭載された半導体装置においてポリシリコン抵抗は、所望の形状に成形されたポリシリコン層（１１３）と、ポリシリコン層（１１３）に、ポリシリコン層（１１３）の形状よりも内側に不純物を拡散することにより形成された不純物拡散層（１１４）とから構成されていることを特徴とする。 （もっと読む）

【課題】信頼性の高い抵抗を提供することを目的とする。また、ＭＯＳトランジスタと抵抗素子を同一半導体基板上に混載する半導体装置の小型化を図ることを目的とする。
【解決手段】Ｐ型の半導体基板１０の表面にＮ型のウェル領域１１を形成し、当該ウェル領域１１の表面上にＰ−型の抵抗層２０を形成する。そして、ウェル領域１１上であって、抵抗層２０を環状に囲むように導電層３０を形成する。通常動作中において、導電層３０に所定の電圧を印加し、導電層３０下部にチャネルが形成されないようにすることでプルダウン抵抗２と他の素子（例えばＰチャネル型ＭＯＳトランジスタ１）を分離する。抵抗層２０と素子分離絶縁膜とは接触しない。素子分離絶縁膜で囲まれた一つの領域内にＰＭＯＳ１とプルダウン抵抗２の両者を形成する。 （もっと読む）

【課題】増幅回路内の寄生抵抗を、補正抵抗を設置することで調整し、増幅回路を安定に動作させる。
【解決手段】カレントミラー回路において、カレントミラー回路内の寄生抵抗に対して、寄生抵抗を補正する補正抵抗が設置されている半導体装置であり、カレントミラー回路は、少なくとも２つの薄膜トランジスタを有するものである。薄膜トランジスタのそれぞれは、チャネル形成領域、ソース領域またはドレイン領域を有する島状半導体膜、ゲート絶縁膜、ゲート電極、ソース電極またはドレイン電極を有しており、補正抵抗は、ゲート電極、ソース電極、もしくはドレイン電極のいずれか１つの寄生抵抗を補正するものである。また補正抵抗はそれぞれ、ゲート電極、ソース電極またはドレイン電極、もしくはソース領域またはドレイン領域と同じ材料を含む導電層を有するものである。 （もっと読む）