【課題】半導体基板上にインダクタを形成した半導体装置の基板面積縮小とその半導体装置をフリップチップ実装した時の特性変動を低減することを目的とする。
【解決手段】半導体基板上のインダクタと半導体基板間に金属層を複数の個片にして形成し、その複数の金属層個片とＧＮＤの間にそれぞれに金属層個片と半導体ＧＮＤを接続と切断の選択が可能なスイッチを挿入する、またはその複数の金属層個片とインダクタの間に金属層個片とインダクタの接続と切断の選択がそれぞれの金属個片において可能なスイッチを挿入し、さらにそのインダクタと金属層個片の間に異なる金属層で複数の金属層個片を２つの層の金属層個片が対向する形で形成しその金属層個片をＧＮＤへ接続し、更にインダクタと半導体基板間に異なる２つの金属層に対向する形で形成した金属層個片の間に誘電体層を形成する。
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【課題】 スパイラルインダクタのインダクタンス低下を低減することができるシールド層を備える半導体装置を提供する。
【解決手段】 半導体素子による電子回路が形成された半導体基板と、半導体基板上に形成されるスパイラルインダクタと、半導体基板とスパイラルインダクタとの間に形成され、中心から外縁に向かって放射状に形成される複数の開口部を有するシールド層と、を備えることを特徴とする半導体装置。 （もっと読む）

【課題】 ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置を安価に提供すること。
【解決手段】 ブリーダ抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成し、それぞれのブリーダ抵抗の上面には、高速ＭＯＳトランジスタのゲート絶縁膜及びゲート電極により抵抗値固定用電極を形成し、下部に位置するブリーダ抵抗と同電位になるようにした。
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【課題】 本発明は、チップ面積の増大を防ぎながら、回路動作時のノイズを抑制し、優れた性能を有する半導体装置を提供することを目的とする。
【解決手段】 高周波動作する回路２２の電源線２３及びグランド線２４だけにダミーパターンを接続して容量電極２６とすることにより、チップ面積の増大を防ぎながら、回路動作時のノイズを抑制し、優れた性能を有する半導体装置を提供できる。 （もっと読む）

電子装置（ＩＣＤ）は、集積回路（ＡＩＣ）とキャパシタンス素子（ＰＩＣ）とを備えている。集積回路（ＡＩＣ）には、複数の回路接点対（ＣＩ）が設けられている。キャパシタンス素子（ＰＩＣ）には、複数のキャパシタンス接点対（ＣＣ）が設けられている。キャパシタンス接点対（ＣＣ）の少なくとも一部のそれぞれの間にはキャパシタンスが存在する。複数のキャパシタンス接点対（ＣＣ）は、複数の回路接点対（ＣＩ）と対向する。キャパシタンス接点対（ＣＣ）の少なくとも一部は、回路接点対（ＣＩ）の少なくとも一部に対して、対ごとに電気的に結合される。
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電子素子（ＥＢ）は第１絶縁層（１）を備え、第１絶縁層（１）の上には第１金属層（５）が形成されている。第１絶縁層（１）の中には、導電性構造（２）が集積されている。この導電性構造（２）は、素子（ＥＢ）をボンディングおよび／または実装する際に第１絶縁層（１）を機械的に安定させるものであり、受動電子素子として形成されている。
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【課題】高速のオンチップ配線を介して信号を受信するように構成された分散型レシーバを備えるように構成された集積回路等において、ワイヤ密度を高めることなく、タイミング問題を緩和するシステムを提供する。
【解決手段】例示的なシステム100は、分散したレシーバに配線を介して信号１２０を送る事に関連したセットアップ時間、およびホールド時間のタイミング問題を緩和するように構成されたシステムであり、信号を受信し、受信した前記信号を複製し、その複製信号にタイミング遅延を導入するように構成された遅延回路110を含む事を特徴とする。 （もっと読む）

【課題】 隣接する素子構造間の熱絶縁を改良した半導体ヒータを提供する。
【解決手段】 加熱素子（１６）とベース（１１）との間に可密閉エア・ギャップ（１４）を形成することにより、半導体ヒータ（１０）の熱絶縁を改善する。加熱素子（１６）上に最上層（１７）を形成し、エア・ギャップ（１４）を密閉することにより、可密閉エア・ギャップ（１４）を大気圧または真空のいずれかにすることができる。半導体ヒータ（１０）は、それを覆う抵抗層（１８）の抵抗率を調節するための熱源としての用途を含む、様々な用途において使用することができる。半導体ヒータ（１０）の実施例は、化学センサ（２０）も含む。加熱素子（２６）からの熱を用いて、上に配された化学物質検出物層（２８）を最適な温度に維持する。本発明の実施例は、インク・ジェット・プリンタにおけるように、ウエル（５５）内の流体を加熱する変換器（４０）も含む。
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【課題】封止性が改善され、単体の半導体デバイスや、ＩＣ内部の特定領域のみでのシールドや封止を可能とし、十分な耐湿性、耐サージ性を有する電子部品を提供する。
【解決手段】この発明における電子部品は、基板１上に複数の回路素子２が設けられた電子部品において、上記基板上の特定の所望の部位に、金属ナノ微粒子を含む導電性インクを例えばインクジェット方式によって塗布した後、焼成して金属薄層からなるシールド部材１１を設けるようにして、上記課題を解消したものである。 （もっと読む）

【課題】 バイポーラトランジスタにおける高利得化および低雑音化を同時に実現できる技術を提供する。
【解決手段】 ベースパッド３１およびコレクタパッド３２の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２４が設けられた基板シールド構造とすることにより、ベースパッド３１およびコレクタパッド３２と配線２４との間では容量が設けられた構造として電力消費をなくし、基板１からの熱雑音は、配線２４を介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにする。 （もっと読む）

【課題】 ボンディングパッドの下面にも電子部品を配置することができる構造を備えた半導体装置を提供する。
【解決手段】 外部接続端子を構成するボンディングパッド２４と、ボンディングパッド２４の下面に、少なくとも二層の銅膜４４，１６と、前記隣接する銅膜４４，１６同士を接続するように設けられる接続ビア１８から形成されるボンディングパッド下部領域４８と、ボンディングパッド下部領域４８を取り囲むように銅膜および隣接する銅膜同士を接続する環状導体より構成されるシールリング４２と、シールリング４２の外側においてボンディングパッド２４に接続される配線２６と、を含む。 （もっと読む）

集積回路に使用する金属メッシュ構造が説明される。一実施形態では、半導体集積回路は、例えば１つまたは複数の能動半導体デバイスを有するデバイス層を含む第１領域を備える。回路は回路配線を含む金属化層含むことがある第２領域も備える。回路は更に第１領域と第２領域の間に挿入された金属メッシュ層を含み、金属メッシュ層は、別の金属化層の少なくとも一部分の上に実装されることがある。
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半導体材料の基板の第１の面上に少なくとも１つの薄膜キャパシタ及び少なくとも１つのインダクタの回路網を含む電子装置。前記基板は、前記インダクタの電気的損失を制限するのに十分に高い抵抗を有し、前記第１の面上の電気絶縁表面層を備える。 第１及び第２の横型ＰＩＮダイオードは前記基板に画定され、前記ＰＩＮダイオードが互いにｐ導電型領域、ｎ導電型領域、及び中間真性領域を有する。前記第１のＰＩＮダイオードの前記真性領域は前記第２のＰＩＮダイオードの真性領域よりも大きい。
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【課題】第１の回路基板と第２の回路基板に配線された差動伝送路が、第１の基板の少なくとも一方の面に設けられたパッドと、それに対向する第２の回路基板の面に設けられたパッドと、そのパッド間に挿入された導体バンプによって接続する回路基板の実装構造において、半導体装置と回路基板、或いは回路基板同士で高周波信号の差動伝送をする際に生じる反射を低減し、高密度接続の容易性を損なうことなく、信号信頼度の高い回路基板の実装構造を提供する。
【解決手段】第１の回路基板の信号用の前記パッドに対面する位置における第１の回路基板のグランドプレーンは排除され、信号用の前記パッドに近接するグランドプレーンの排除された輪郭の一部が、対応するパッド形状の相似形であることを特徴とする回路基板の実装構造。 （もっと読む）

【課題】 ＧＨｚ帯伝送を行う場合に、伝送線路の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することができる。
【解決手段】 １つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられたドライバ回路とレシーバ回路とを接続するツイストペア線路７１は、特性インピーダンスが１００Ωから１３５Ωの範囲でＴＥＭ波を維持する１対のペア線路７３と、ペア線路７３を覆いペア線路７３から空中に放射されるエバーネッセント波を封じ込める金属からなるシールド部７９とを有することで、特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送する。 （もっと読む）

改善されたパワーデバイスに対するさまざまな実施例と同様に、その製造方法，多種多様のパワーエレクトロニックアプリケーションにおける使用に対して、当該パワーデバイスを組み込んだパッケージングおよび回路が開示されている。本発明の１つのアスペクトは、多くの電荷調整法および寄生容量を低減する他の方法を組み合わせることによって、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスに対する異なる実施例に至る。本発明の別のアスペクトは、低電圧，中程度の電圧および高電圧のデバイスに対する、改善された終端構造を与える。パワーデバイス製造の改善された方法は、本発明の他のアスペクトによって与えられている。例えば、トレンチの形成，トレンチ内部の誘電体層の形成，メサ構造の形成および基板厚さを低減する工程のような、特定の処理ステップに対する改善が示されている。本発明の他のアスペクトによると、電荷調整パワーデバイスは、例えば同じチップ上のダイオードのような、温度および電流の検出部を組み込んでいる。本発明の他のアスペクトは、パワーデバイスに対する等価直列抵抗（ＥＳＲ）を改善し、パワーデバイスと同じチップ上にさらなる回路を組み込み、電荷調整パワーデバイスのパッケージングに対する改善を与える。
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高性能ミックスド・シグナル集積回路の応用に用いるための金属基板を有する集積回路ラミネート。金属基板は、大幅に改善されたクロストークアイソレーション、機能強化されたヒート・シンキング及び正確な低インピーダンス接地に対する容易なアクセスを提供する。一実施例では、金属ラガーは、チャネル又は空間に充填されている絶縁体及び金属基板とシリコン集積回路ラガーの間に配置されている非酸化多孔性シリコンのような絶縁体のラガーを伴う領域を有している。ラミネートもまた、金属基板に取り付けられていて、シリコン及び絶縁層を横断することによって、チップ上の雑音を生産する素子から雑音感応素子を分離する複数の金属壁又はトレンチを有している。他の実施例では、ラミネートは、チップの湾曲を制限する可撓性ベースに取り付けられている。
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【課題】半導体チップ上に絶縁膜を介して外部端子と再配線とが形成される半導体装置において、従来は外部端子、若しくは再配線からのノイズの影響から電子回路を保護する為、接地電位層を設けていたが、この接地電位層の為に工程が大幅に増加し、さらに、半導体装置の厚さが厚くなってしまう可能性があった。
【解決手段】本発明では、基板上の多層配線、即ち、それぞれが層間絶縁膜を介して積層された複数の層と、それぞれの層内に形成された配線とを有する多層配線の最上位の層内において、配線が配置された領域以外の領域に、定電位が与えられるノードに電気的に接続するメタル部材が形成される。これにより、工程を大幅に増加することなく、かつ、半導体装置の厚さを厚くすることなく、電子回路がノイズの影響を受けてしまう可能性を低減することができる。 （もっと読む）

【課題】 ハードマクロブロックの周辺のようにバッファセル等を挿入することが困難なセル混雑部分や、隣接配線の間隔を広げることが困難な配線混雑部分での、隣接配線間容量値を削減してクロストークノイズを低減させる。
【解決手段】 外部インタフェースを有する複数種類のクロストークノイズ改善用セルをハードマクロブロックの内部の隙間部分に埋め込み、そのクロストークノイズ改善用セルを選択して半導体集積回路の配線に挿入する。隣接する配線の信号遷移期間が重なる場合、改善用セルを遷移期間の長い方の配線に挿入する。または、隣接する配線のうち一方の配線を他の配線層に移動させ、それにより空いた領域にシールド線を配線する。 （もっと読む）

【課題】 アナログ・デジタル混載集積回路を形成した半導体装置において、クロストークの発生を防止する。
【解決手段】 Ｎ型シリコン基板１０１の表面にＰ型エピタキシャル薄膜１０２を形成する。このエピタキシャル薄膜１０２の領域１０３にはデジタル集積回路を、領域１０４にはアナログ集積回路領域を、それぞれ形成する。これらの領域１０３，１０４を、トレンチ構造の素子分離膜１０５で完全に分離することにより、ゲート電極１０７から導入されたノイズの大部分は、エピタキシャル薄膜１０２の領域１０３から基板１０１を介して領域１０４に伝搬し、Ｎ⁺ 拡散領域１０９に達する。ここで、Ｎ型シリコン基板１０１とＰ型エピタキシャル薄膜１０２との界面（すなわちＰＮ接合面）には、空乏層が形成されるので、この界面付近の寄生容量Ｃ₈ ，Ｃ₉ は非常に小さくなり、このためノイズ伝搬経路全体の合成容量も小さくなる。したがって、ノイズの伝搬を抑え、クロストークの発生を抑制することができる。 （もっと読む）