【課題】出力バッファの駆動能力を変えることで、同時スイッチングノイズを効果的に低減する。
【解決手段】内部データバス１２のデータを、内部クロック１３から遅延回路１４ａ〜１４ｃを経てフリップフロップ１５ａ〜１５ｃに取り込み、それぞれ異なるタイミングで出力バッファ１６ａ〜１６ｃにより外部へ出力して、同時スイッチングノイズを低減する。出力タイミングの早いフリップフロップ１５ａの出力バッファ１６ａより、出力タイミングの遅いフリップフロップ１５ｂの出力バッファ１６ｂの駆動能力を大きくすることで、セットアップ側マージンを確保し、タイミングエラーを防ぐ。 （もっと読む）

【課題】加工精度による抵抗値のバラツキが低く、抵抗素子全体の形状に自由度のある半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１に抵抗素子を備える。抵抗素子は、導電膜４と拡散層５を含む２種類以上の導電層と、導電膜と同一材料により構成され、半導体基板１に領域を規定する位置規定部４ａとを備える。拡散層５は、位置規定部４ａにより規定された領域の半導体基板１の表面上に形成されて形状が規定され、導電膜４と拡散層５が直列に接続される。 （もっと読む）

【課題】基準電圧を発生するＢＧＲ部および電源検出抵抗をレーザトリミング調整することなく、温度特性に依存しない高精度の電源を出力する。
【解決手段】マイコンチップ１０は、補正パラメータが記憶されたＥＰＲＯＭ１１と、ＢＩＰチップ２０の温度に応じて一定電圧ＶＯＵＴの温度特性を補正する補正値を取得する補正値演算部１３と、を備えている。また、ＢＩＰチップ２０は、ＢＩＰチップ２０の温度に依存した基準電圧を生成するＢＧＲ部２２と、ＢＩＰチップ２０の温度に相当する電圧を発生する温度検出回路部２１と、補正値に相当する電圧とＢＧＲ部２２から入力される基準電圧とを加算して補正基準電圧を求める加算部２３と、を備えている。そして、ＢＩＰチップ２０は、加算部２３で得られた補正基準電圧（ＶＢＧ＋β）により電源検出抵抗の抵抗比に応じた一定電圧ＶＯＵＴを取得する。 （もっと読む）

【課題】ＬＶＤＳ等におけるクロック信号とデータ信号のスキューマージンをセルフテストすることが可能な半導体集積回路を提供する。
【解決手段】クロック信号ＣＫＢ１は、検査クロック信号Ａ１に同期してフリップフロップ回路１０５に保持され、検査パターン信号ＰＡＴ＿Ａは、検査クロック信号Ａ２に同期してフリップフロップ回路１０４に保持される。クロック信号ＣＫＡ＿ＩＮとデータ信号ＤＡ＿ＩＮとのスキューマージンを検査する場合、フリップフロップ回路１０５の検査信号ＴＣＫＡがクロック信号ＣＫＡ＿ＩＮの代わりに入力され、フリップフロップ回路１０４の検査信号ＴＤＡがクロック信号ＤＡ＿ＩＮの代わりに入力される。タイミング制御回路１０９では、クロック信号ＣＫＢ７と検査タイミング信号Ａ１とのタイミング関係、並びに、クロック信号ＣＫＢ７と検査タイミング信号Ａ２とのタイミング関係が独立に制御される。 （もっと読む）

【課題】半導体装置をより小型化するための、より安定した通信を行う通信用半導体チップを提供することができるようにする。
【解決手段】コントロール部１５０１より出力された信号TB０８は、送信モジュールTXB０８、受信モジュールRXT０８、コントロール部１０５３UR、送信モジュールTXT０８、および受信モジュールRXB０８を経由して、信号RB０８としてコントロール部１５０１に戻される。同様に、コントロール部１５０１より出力された信号TB１５は、送信モジュールTXB１５受信モジュールRXT１５、コントロール部１０５３UR、送信モジュールTXT１５、および受信モジュールRXB１５を経由して、信号RB１５としてコントロール部１５０１に戻される。本発明は、半導体装置に適用することができる。 （もっと読む）

【課題】半導体装置に過電圧が印加された場合に、その履歴を残すことが可能な半導体装置の過電圧印加監視回路を提供すること。
【解決手段】半導体装置１００の入力電圧線１１にツェナダイオード１３で構成される過電圧検出回路１２を接続する。その過電圧検出回路１２と直列に、電流が流れたときにその痕跡が残る溶断素子１４を接続する。これにより、半導体装置１００に過電圧が印加されると、ツェナダイオード１３にツェナ電流が流れ、それに伴い溶断素子１４にも電流が流れる。従って、その溶断素子１４の状態から、半導体装置１００に過電圧が印加されたことを確認することができる。 （もっと読む）

【課題】半導体集積回路の高速動作の実現とゲートリークの抑制とを両立できる半導体集積回路を提案する。
【解決手段】 この半導体集積回路１は、動作速度が比較的遅い第１の回路部分１６と、動作速度が比較的速い第２の回路部分１５とを備え、第１の回路部分１６は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有する第１のトランジスタを含み、第２の回路部分１５は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含む様に構成される。 （もっと読む）

【課題】複数の論理ゲートからなる論理回路において、論理ゲート間の接続配線の抵抗を低減する基本セル設計方法を提供する。
【解決手段】入力配線および出力配線のパターンを長手方向に伸ばし、伸ばしたパターンの端部に所定の寸法幅で長手方向に対して垂直方向に伸びる第１の延長パターンを形成し、長手方向のセルの中央で入力配線および出力配線から所定の寸法幅で伸びる第２の延長パターンを形成する延長パターン形成ステップと、延長パターン形成ステップの後、セル内の空き領域にダミーパターンを配置するダミーパターン形成ステップとを有する。 （もっと読む）

【課題】本発明は、パワーＯＮリセット入力端子の隣りにノンコネクション端子又はプラス側電源端子を設け、短絡によるＩＣのリセットを防止することを目的とする。
【解決手段】本発明によるＩＣの端子構造は、ＩＣ(1)の電源投入時のパワーＯＮリセット信号が入力されるパワーＯＮリセット入力端子(3)の隣りの端子(4,5)をノンコネクション端子又はプラス側電源端子とする構成である。 （もっと読む）

【課題】半導体素子に使用する絶縁膜の電気伝導機構を短時間で評価する。
【解決手段】本発明の例に関わる半導体素子の評価方法では、絶縁膜２２に電界を印加した状態で絶縁膜２２に流れる電流又は絶縁膜２２にかかる電圧の経時変化を測定し、その経時変化に基づいて過渡応答の特性時間と電流又は電圧の定常値とを抽出し、特性時間と定常値とに基づいて絶縁膜２２を流れる電流の電気伝導機構を評価する。 （もっと読む）

【課題】クロック信号配線が電源配線によってシールドされるように設計することを容易にすることが可能なセルを記録した記録媒体等を提供する。
【解決手段】セルライブラリ記録部５に記録されているセル１０は、クロック信号端子を配置するための第１クロック信号端子配置領域１１と、第１クロック信号端子配置領域１１の第１の方向における隣に位置し、電源端子を配置するための第１の電源端子配置領域１２と、第１の電源端子配置領域１２の第１の方向における隣に位置し、データ信号端子を配置するためのデータ信号端子配置領域１３と、データ信号端子配置領域１３の第１の方向における隣に位置し、電源端子を配置するための第２電源端子配置領域１４と、第２電源端子配置領域１４の第１の方向における隣に位置し、クロック信号端子を配置するための第２クロック信号端子配置領域１５とを具備する。 （もっと読む）

【課題】より少ない観測ポイントで効率よく故障解析を容易化することができる回路設計システムを提供する。
【解決手段】記憶部と、故障候補抽出部と、判断部と、観測ポイント挿入部とを備える。記憶部には、ネットリストＮＥＴが格納される。故障候補抽出部は、そのネットリストＮＥＴから等価故障群Ｇ_１〜Ｇ_Ｉ（Ｉは、１以上の整数）を抽出し、その等価故障群Ｇ_ｉ（ｉは１以上Ｉ以下の整数）を示す故障候補データＣＡＮを生成する。等価故障群Ｇ_ｉには、複数のノードＮ_ｉ１〜Ｎ_ｉＪｉ（Ｊ_ｉは等価故障群Ｇ_ｉに含まれるノード数）が含まれる。判断部１１１は、複数のノードＮ_ｉ１〜Ｎ_ｉＪｉから、故障解析に用いられる観測ポイントが挿入される対象ノードを決定する。ここで、判断部は、ノード数Ｊ_ｉに基づいて対象ノードを決定する。観測ポイント挿入部は、その対象ノードに１つ以上の観測ポイントを挿入することによって、ネットリストＮＥＴを更新する。 （もっと読む）

【課題】半導体集積回路内部の発振回路を利用して検査を行う。
【解決手段】半導体集積回路として、組合せ回路を有する組合せ回路部と、スキャンイネーブル信号に従って、クロック信号に同期して前記組合せ回路部との間で値を入出力するスキャンパス回路と、出力指令信号を受けた時刻から所定の期間経過後に、所定の数のパルスを生成して前記クロック信号として出力するクロック制御部とを備える。前記クロック制御部は、前記パルスを生成して出力する発振回路を有し、かつ、前記所定の数のパルスのうち、最後のパルスを、前記スキャンパス回路が値を入出力するためのアクティブエッジの直後の論理値を保って出力するように構成されている。 （もっと読む）

【課題】複数のＬＳＩチップを搭載するマルチチップパッケージＬＳＩのテストにおいて、すべてのＬＳＩチップに専用のテスト回路を設けることなく、複数のＬＳＩチップのスキャンテストの同時実行を可能にする。
【解決手段】複数のＬＳＩチップ２２０、２６０の各入出力セルが外部端子にそれぞれ接続されるマルチチップパッケージＬＳＩ２００において、少なくとも１つのＬＳＩチップ２２０には、スキャンパスの入力および出力を含む複数のパスを切り替えて入出力セルに接続し、かつ入出力セルの複数の状態を制御するマルチチップパッケージＬＳＩ用テスト回路４２０を備える。これにより、ＬＳＩチップ２２０、２６０を接続する入出力セルが信号のやりとりを行わないように制御し、スキャンテストの同時実行を可能なようにスキャンパスと入出力セルの接続を切り替える。 （もっと読む）

【課題】増幅利得の向上（高出力動作）と熱暴走抑制効果の向上（安定動作）とを両立させた、半導体電力増幅器及びその製造方法を提供する。
【解決手段】各ＨＢＴ４０のエミッタは、並列接続された第１のエミッタバラスト抵抗体４１及び第２のエミッタバラスト抵抗体４２を介して、エミッタ（接地）端子３にそれぞれ接続される。第１のエミッタバラスト抵抗体４１と第２のエミッタバラスト抵抗体４２とは、温度変化に伴う抵抗値の変化傾向が相反する温度特性を有した材料で形成される。これにより、第１のエミッタバラスト抵抗体４１が有する温度上昇に従って抵抗値が減少（又は増加）する欠点を、第２のエミッタバラスト抵抗体４２が有する温度上昇に従って抵抗値が増加（又は減少）する欠点で緩和させることが可能となる。 （もっと読む）

【課題】システムＬＳＩにおいて、Ｉ／Ｏ電源を電源として用いる回路を、太い電源配線を形成することなく、低インピーダンスで、Ｉ／Ｏ電源と接続可能にする。
【解決手段】入出力部１２は、Ｉ／Ｏ電源セルとしての２．５Ｖ電源セル１３と、複数のＩ／Ｏセル１４とを備えている。ロジック回路部１１に設けられた電気ヒューズ回路１５は、プログラム電源として２．５Ｖ電源セル１３を用いる。電気ヒューズ回路１５は、Ｉ／Ｏセル１４におけるＩ／Ｏ電源配線から引き出された、２．５Ｖ電源配線１６と接続されている。 （もっと読む）

【課題】各入力回路の位置に応じた適切な到達遅延時間を有する複数のクロックツリーを備えたことにより、動作周波数等の設計マージンが小さく、歩留まりの高い大規模半導体集積回路装置を提供することを目的とする。
【解決手段】同期回路を動作させるための基本クロックを発生させる原発振器と、ＣＰＵやメモリや特定用途用に構成されたロジック等を指す機能ブロックと、原発振器１０で生成されるクロックを入力し、機能ブロックを駆動するクロックツリーと、機能ブロック間で情報の授受を行う非同期ＦＩＦＯ等で構成されるブロックである非同期Ｉ／Ｆブロック１５と、を備えて構成し、各機能ブロックのＬＳＩ上の位置に応じて、クロックツリーの到達遅延時間を適切に設定する。 （もっと読む）

【課題】集積回路１に入力する外部電源の電位が急激に低下したときに、一定期間内部回路の動作の動作を持続させて、処理中のデータや記憶データの破壊を防止する。
【解決手段】外部電圧監視回路により、外部電力の電位が所定の電位よりも低下したことを検出してＭＯＳトランジスタに制御信号を出力し、外部電力の供給側と内部回路への出力側の導通を遮断し、内部回路へ供給する電力を外部電力から蓄電手段に充電された内部電力へ切替えるようにした集積回路。 （もっと読む）

【課題】金属薄膜抵抗体を含む集積回路を備えた半導体装置において、金属薄膜抵抗体のレイアウト面積を増大させることなく、設計値どおりの抵抗値を得る。
【解決手段】下層側絶縁膜５と、下層側絶縁膜５上に形成された配線パターン７と、下層側絶縁膜５上及び配線パターン７上に形成された下地絶縁膜９と、下地絶縁膜９上に形成された複数本の金属薄膜抵抗体１３を備えている。配線パターン７上の下地絶縁膜９に接続孔１１が形成されている。接続孔１１を介して配線パターン７と金属薄膜抵抗体１３が電気的に接続されている。金属薄膜抵抗体１３は、接続孔１１とは離間して配置された帯状部１３ａと、帯状部１３ａに連続して形成され、かつ接続孔１１を介して配線パターン７に接続される接続部１３ｂを備えている。１つの接続孔１１に２本の金属薄膜抵抗体１３の接続部１３ｂが互いに間隔をもって形成されている。 （もっと読む）

【課題】ユーザによるテスト回路の追加を抑制することが可能であり、クロックドメイン毎にスキャンクロックを供給可能な配線構造及び配線方法を提供すること。
【解決手段】
本発明にかかる半導体集積回路の配線構造は、ユーザ回路に依存しない共通の配線が形成された固定層と、固定層の上層に位置し、ユーザ回路に依存する配線が形成されたカスタマイズ層とを備えている。固定層には、スキャンテストを行なうためのスキャンクロックを選択回路４に対して供給するスキャンクロック配線１１と、選択回路４の出力をスキャンパス上のフリップフロップ５１に対して供給するクロック配線とを形成している。カスタマイズ層には、ユーザクロックを選択回路４に対して供給するユーザクロック配線１２を形成している。 （もっと読む）