【課題】回路装置に検査用のパッドや専用の付加回路を設けることなく、回路装置に含まれた複数のモジュールに欠陥があるか否かを判定できる検査装置とその検査方法を提供する。また、上記の検査方法を用いることによって回路サイズの増大を抑制しつつ欠陥を救済できる回路装置の製造方法を提供する。
【解決手段】半導体集積回路は、互いに機能を代替可能な複数のモジュールを含んでいる。複数のモジュールの全体に割り当てる機能を同一に保ちつつ、その少なくとも一部において個々のモジュールに割り当てる機能を変更するように、半導体集積回路を制御する。そして、モジュール機能の割り当ての変更に応じた半導体集積回路の機能の変化を検出し、当該検出結果に応じて、上記少なくとも一部のモジュールに欠陥のあるモジュールが含まれるか否かを判定する。 （もっと読む）

【課題】半導体デバイスの閾値電圧の制御を実現しつつ、より小さな回路面積の半導体デバイスを提供する。
【解決手段】印加される基板バイアス（Ｖｎｗ）（Ｖｐｗ）に応答してＭＯＳトランジスタ（１４）（１５）の閾値電圧を決定する半導体デバイス（１）において、前記半導体デバイス（１）は、基板バイアス（Ｖｎｗ）（Ｖｐｗ）を生成する基板バイアス生成部を具備する。また、前記半導体デバイス（１）は、クロック信号線（３）と他の配線とをシールドするシールド配線（４）（５）を具備する。そして、その基板バイアス生成部は、前記シールド配線（４）（５）を介して前記基板バイアス（Ｖｎｗ）（Ｖｐｗ）を半導体基板（１２）（１３）に印加する。 （もっと読む）

【課題】占有面積の増大を抑制しつつ、高性能のテスト回路を備えた半導体集積回路装置を提供する。
【解決手段】テスト対象回路を構成しているセルおよびテスト回路を構成するために準備された未接続セルの配置位置を決定した後に、それらの配置情報に基づいて、テスト回路を構成するために準備された未接続セルの接続関係を決定し、テスト回路を構成することによりテスト回路を備えた半導体集積回路を提供する。 （もっと読む）

【課題】基板電圧制御技術を実装したスタンダードセルにおいて、設計自由度を高めながら設計工数を少なくする。
【解決手段】スタンダードセル３００は、通常電源配線１６０、１６１が予め設定した位置に配置されている。従って、このような通常電源配線１６０、１６１を持つ他のスタンダードセルが隣接して配置された場合には、これ等の通常電源配線１６０、１６１は互いに結線される。更に、スタンダードセル３００には、前記他のスタンダードセルを隣接して並べたとき、互いに接続されない基板用電源端子１２０が配置される。従って、複数のスタンダードセル３００を並べて半導体集積回路を構成する場合には、セル間基板電源配線の配線経路などを自由に設定でき、設計自由度が向上する。 （もっと読む）

【課題】給電経路に挿入される半導体スイッチの特性が全体の動作に及ぼす影響とのバランスを図りながら、リーク電流を効果的に削減できる半導体装置を提供する。
【解決手段】回路ブロック１の動作状態に応じて、その給電経路に挿入される半導体スイッチＳＷ１，ＳＷ２のリーク電流に係わる特性が制御される。例えば、スリープモードにおいて半導体スイッチＳＷ１，ＳＷ２のリーク電流が小さくなり、アクティブモードにおいて半導体スイッチＳＷ１，ＳＷ２の導通抵抗が低くなるように基板バイアス電圧Ｖｎ＿ｗｅｌｌ，Ｖｐ＿ｗｅｌｌを制御する。これにより、半導体スイッチＳＷ１，ＳＷ２の導通抵抗に起因するアクティブモード時の電源電圧変動を抑制しつつ、スリープモード時のリーク電流を効果的に低減することができる。 （もっと読む）

【課題】スイッチト・キャパシタ回路における寄生容量の影響を抑制する。
【解決手段】 キャパシタＣの第１の端子に入力信号を供給し、第２の端子を基準電位に維持させることによってキャパシタＣに入力信号の強度に応じた電荷を蓄積させる第１のモードと、キャパシタＣの第１の端子をオペアンプ５０ｂの出力端子Ｔｂ_ＯＵＴに接続し、第２の端子をオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続する第２のモードとを選択可能とするスイッチング素子Ｔｏａ，Ｔｉａ，Ｔｏｂ，Ｔｉｂとを含むメモリ単位５２を少なくとも１つ備え、メモリ単位５２に含まれるキャパシタＣは、半導体基板の表面のウェル、ウェル上に形成された絶縁膜及び電極層とによって構成され、電極層をキャパシタの第１の端子とし、ウェルをキャパシタの第２の端子とすることによって上記課題を解決することができる。 （もっと読む）

【課題】
アンテナ基準を満足するＭＯＳＦＥＴとダミーのＭＯＳ容量素子を形成することにより、アンテナ効果による素子破壊を防止する半導体集積回路の設計方法および半導体集積回路に関する。
【解決手段】
半導体基板４上に形成されたゲート配線層２と、トランジスタ形成領域上の前記ゲート配線層２下部に形成されたゲート酸化膜５と、半導体基板４上の前記ゲート配線層２下部に形成されたダミーゲート酸化膜１３とを有し、前記ゲート酸化膜５と前記ダミーゲート酸化膜１３を合わせた電荷許容量が、予め設定された値以上であることを特徴とする半導体集積回路である。 （もっと読む）

【課題】レイアウトの小面積化を実現する標準ＣＭＯＳプロセスのＬＳＩに混載可能な昇圧回路を提供する。
【解決手段】各段がＭＯＳトランジスタ（Ｍ０４、Ｍ１４、Ｍ２４、Ｍ３４）と、前記ＭＯＳトランジスタのドレイン又はソースの一方に一端が接続されたキャパシタ（Ｃ１４、Ｃ２４ａ、Ｃ２４ｂ、Ｃ３４ａ、Ｃ３４ｂ、Ｃ３４ｃ）とからなり、前記ＭＯＳトランジスタが縦列接続されることによって各段が接続され、各段における前記ＭＯＳトランジスタのゲートとドレイン又はソースの一方とが互いに電気的に接続されるとともに、少なくとも１組の隣接するＭＯＳトランジスタの基板がその一方のドレイン又はソースの一方と電気的に接続される。バックバイアス効果が抑制され、かつレイアウト面積を縮小することができる。また、後段の昇圧キャパシタを複数の直列キャパシタで構成することにより、各キャパシタの耐圧劣化を抑制することができる。 （もっと読む）

【課題】ボルテージコントラスト検査を行う場合における検査パターンを有効に利用してコンタクトチェーンの不良を検出する。
【解決手段】基板検査方法は、基板の第１層に配置された複数の第１導電素子と、基板の第２層に配置された複数の第２導電素子と、第１導電素子と第２導電素子とを第１層と第２層との間で接続するコンタクトホールとの組み合わせによる導電路を検査領域の周辺部から中央部に至る経路に形成し、検査領域に電子線を照射することによって検査領域から放出される電子を検出する。 （もっと読む）

【課題】ヒューズ素子を備えた半導体装置において静電ノイズの影響を抑制する。
【解決手段】スイッチング素子２６と、第１及び第２のヒューズ素子２２，２４とを備え、第１のヒューズ素子２２とスイッチング素子２６とは直列接続され、その直列回路の両端は共に基準電位（接地電位ＧＮＤ）に保持された基準ラインに接続され、第１のヒューズ素子２２とスイッチング素子２６との接続点に第２のヒューズ素子２４の一端が接続され、第２のヒューズ素子２４の他端に制御電圧を印加することによって第１のヒューズ素子２２を溶断することができる半導体装置によって上記課題を解決することができる。 （もっと読む）

【課題】デバイスチップ領域及びスクライブラインの幅を広げることなく、アライメントマークを配置する。
【解決手段】半導体ウェハに、デバイスチップ領域２を２つ以上含む複合チップ領域４がＸ軸方向及びＹ軸方向に複数配置されている。デバイスチップ領域２を分離するための複数のスクライブライン６がＸ軸及びＹ軸に平行に形成されている。複合チップ領域４に、半導体ウェハの位置合わせを行なうためのアライメントセル８が、複合チップ領域４内において隣り合うデバイスチップ領域２の間のスクライブライン６に複合チップ領域４内のデバイスチップ領域数よりも少ない個数で形成されている。 （もっと読む）

【課題】 Ｉ／Ｏ部からのノイズの侵出を低減することができる半導体集積回路を提供する。
【解決手段】 この半導体集積回路１は、半導体基板２の外周に沿って環状に形成されたＮ型のレトログレードウェル８と、レトログレードウェル８の上層に形成されたＰウェル１５と、Ｐウェル１５の周囲を囲うようにレトログレードウェルの上層に形成されたＮウェル１３、２１と、半導体基板２に形成されたＮウェル２３と、ＮＭＯＳトランジスタ３１がＰウェル１５の中に形成され、ＰＭＯＳトランジスタ３２がＮウェル２３の中に形成されたＩ／Ｏセル７とを具備する。 （もっと読む）

【課題】ヒューズ素子を備えた半導体装置において静電ノイズの影響を抑制する。
【解決手段】第１から第３のヒューズ素子２２，２４，２６を備え、第１のヒューズ素子２２の第１端子は所定の基準電位Ｖｃｃに保持された基準ラインに接続され、第１のヒューズ素子２２の第２端子は第２のヒューズ素子２４の第１端子及び第３のヒューズ素子２６の第１端子と接続され、第２のヒューズ素子２４の第２端子は第１の電極２８に接続され、第３のヒューズ素子２６の第２端子は第２の電極３０に接続される。これによって、上記課題を解決することができる。 （もっと読む）

【課題】 複数の半導体チップの実装状態の管理が可能なマルチチップパッケージ型半導体装置を提供する。
【解決手段】 本発明のマルチチップパッケージ型半導体装置は、モジュール基板１０、第１の半導体チップ１５、第２の半導体チップ２５、およびこのモジュール基板１０上に実装され、書き込み可能で電気的に読み出し可能な不揮発性メモリチップ３５とを備え、この不揮発性メモリチップ３５に、第１の半導体チップ１５および第２の半導体チップ２５の実装状態を示す実装管理データ、製造履歴を示す製造管理データ、および購入履歴を示す購入管理データを記憶させている。 （もっと読む）

【課題】ヒューズ素子の未切断か切断かを精度良く判定し、信頼性の向上と低消費電力化を図る。
【解決手段】NMOS３４−１，３４−２のソース抵抗の大小関係で決まるそれらドレイン電流Ids34-1,Ids34-2の大小関係によって、ヒューズ素子３５−２の未切断か切断かをヒューズ状態判定回路３０Ａで判定して、結果をラッチ回路３０Ｂに保持し、その判定動作後は、ペアNMOS３４−１，３４−２のゲートに印加するバイアス電圧Bias0を発生させるバイアス回路２０を停止させ、バイアス電圧Bias0をGNDレベルにしてドレイン電流Ids34-1,Ids34-2が流れない構成にしている。これにより、ヒューズ素子３５−２に切り残しがあって未切断状態の場合でも、（抵抗素子３５−１の抵抗R35-1＜ヒューズ素子未切断抵抗R34-2）であれば、未切断か切断かを的確に判定できる。 （もっと読む）

【課題】ヒューズ素子を備えた半導体装置において静電ノイズの影響を抑制する。
【解決手段】スイッチング素子２４と、スイッチング素子２４と直列に接続され、スイッチング素子２４が導通状態となることによって流れる電流によって溶断するヒューズ素子２２と、を備え、スイッチング素子２４を制御する制御信号を印加するための制御ライン２８に静電破壊を防止するための静電破壊防止回路３０を接続することによって上記課題を解決することができる。 （もっと読む）

【課題】 従来より少ない占有面積及び測定端子数で多種の配線評価を可能とする。
【解決手段】 配線のオープン不良とショート不良とを評価するために複数のスネークアンドコム回路３を設ける。複数のスネークアンドコム回路３の各スネーク回路部の一端に電圧印加用端子４Ａを共通に接続し、各コム回路部の一端に電圧印加用端子４Ｂを共通に接続し、各スネーク回路部および各コム回路部の共通の他端にそれぞれ複数の抵抗７の一端を接続し、複数の抵抗７の他端に電流測定用端子５を共通に接続する。電圧印加用端子４Ａと各スネーク回路部の一端との間に第１の逆流阻止ダイオードを個別に挿入する。複数の抵抗の各々は、複数の評価素子の各々と複数の抵抗の各々とからなる直列回路の何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値と直列回路の残りの何れか一つの抵抗値または何れか二つ以上の並列合成抵抗値とが一致しないように、抵抗値が設定されている。 （もっと読む）

【課題】波形品質の劣化、電源バウンス、及び電磁波放射を抑制して、高速動作を実現すると共に、使用ピンの数の増大及び回路規模の拡大を抑制することができるようにする。
【解決手段】バス回路１０は、伝送線路１２と、伝送線路１２の送信端に接続されたオープンドレインのＰＭＯＳ素子からなる駆動スイッチング回路１４と、一端が伝送線路１２の受信端に接続された終端抵抗１６と、インダクタンス成分を有する接続回路２０を介して、終端抵抗１６の他端に接続され、終端電位となっている電源２２と、終端抵抗１６の一端に接続され、かつ、信号を受信するためのレシーバ素子１８とを備える。バス回路１０は、ドレインが、終端抵抗１６を迂回するように接続回路２０を介して電源２２に接続され、ソースが接地されているＮＭＯＳ素子からなる迂回スイッチング回路２４を備え、迂回スイッチング回路２４のゲートは伝送線路１２の受信端に接続されている。 （もっと読む）

【課題】 回路の変更または追加に柔軟に対応することを可能としつつ、スタンダードセルとゲートアレイとを混在させる。
【解決手段】 半導体チップには、Ｉ／Ｏ部１、ＩＰマクロ部２〜５およびランダムロジック部６が配置され、ランダムロジック部６には、スタンダードセルおよびゲートアレイを混在させて配置するとともに、スタンダードセルとゲートアレイが配置されたランダムロジック領域６の残りのスペースには、ゲートアレイからなる基本セルを敷き詰めて配置する （もっと読む）

【課題】半導体装置の実装後にＡＣ信号のタイミングの最適な自動調整を可能にする。
【解決手段】外部と送受信するＡＣ信号を監視し予め選定されたＡＣパラメータの値を測定するＡＣパラメータ抽出手段１０２と、測定されたＡＣパラメータの値を所定の基準と比較しＡＣパラメータの判定情報を出力するＡＣタイミング判定手段１０３と、ＡＣ信号に対して可変に遅延を付与することができる遅延調整手段１０５と、遅延調整手段１０５を構成する遅延素子の遅延時間を測定する遅延素子測定手段１０６と、ＡＣパラメータの判定情報および測定された遅延素子の遅延時間に基づきＡＣ信号に対する遅延付与方法を指定する遅延制御情報を出力するＡＣタイミング制御手段１０４とを備え、遅延調整手段１０５はＡＣタイミング制御手段１０４が出力する遅延制御情報に従いＡＣ信号に対して可変に遅延を付与する。 （もっと読む）