半導体集積回路の設計方法および半導体集積回路
【課題】
アンテナ基準を満足するＭＯＳＦＥＴとダミーのＭＯＳ容量素子を形成することにより、アンテナ効果による素子破壊を防止する半導体集積回路の設計方法および半導体集積回路に関する。
【解決手段】
半導体基板４上に形成されたゲート配線層２と、トランジスタ形成領域上の前記ゲート配線層２下部に形成されたゲート酸化膜５と、半導体基板４上の前記ゲート配線層２下部に形成されたダミーゲート酸化膜１３とを有し、前記ゲート酸化膜５と前記ダミーゲート酸化膜１３を合わせた電荷許容量が、予め設定された値以上であることを特徴とする半導体集積回路である。
アンテナ基準を満足するＭＯＳＦＥＴとダミーのＭＯＳ容量素子を形成することにより、アンテナ効果による素子破壊を防止する半導体集積回路の設計方法および半導体集積回路に関する。
【解決手段】
半導体基板４上に形成されたゲート配線層２と、トランジスタ形成領域上の前記ゲート配線層２下部に形成されたゲート酸化膜５と、半導体基板４上の前記ゲート配線層２下部に形成されたダミーゲート酸化膜１３とを有し、前記ゲート酸化膜５と前記ダミーゲート酸化膜１３を合わせた電荷許容量が、予め設定された値以上であることを特徴とする半導体集積回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にアンテナ効果による素子破壊を改善する半導体集積回路の設計方法および半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の製造工程には、プラズマ放電を利用したプロセスが多用されている。例えば、スパッタリングプロセスは、プラズマ放電によって発生した電荷が、導体膜材料に衝突し、たたき出された原子が半導体基板に堆積して導体膜を形成するものである。また、ドライエッチングプロセスは、フォトレジストで保護されない前記導体膜に、プラズマ放電の電荷が衝突してエッチングし、パターン形成するものである。他にも、プラズマ放電は、レジストの剥離工程や、素子表面の洗浄工程などに多く利用されている。
【０００３】
しかし、プラズマ放電を利用したプロセスでは、プラズマ中に存在する電荷が半導体集積回路の表面に露出した導体部分から入り込み、半導体集積回路に形成されている絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistorと示す）などの回路素子に帯電する。この導体がＭＯＳＦＥＴのゲート電極に接続しているゲート配線層である場合、ゲート電極からゲート酸化膜を介して基板に電流が流れ、ゲート酸化膜がダメージを受ける。即ち、ＭＯＳＦＥＴは、ゲート電極を一方の電極、その下のゲート酸化膜を誘電体膜、その下の半導体基板を他方の電極とするＭＯＳ容量素子と見なされる。従って、ゲート電極から流入する電荷が、ＭＯＳ容量素子で許容できる電荷蓄積量以上である場合、ＭＯＳ容量素子の絶縁が破壊される。
【０００４】
上述したように、プラズマ中の電荷が導体部分に集められるという現象を、アンテナ効果と呼んでいる。アンテナ効果によってゲート酸化膜が電気的ダメージを受けた場合、ゲート酸化膜が破壊され、スタンバイリーク増加やファンクション動作不良による歩留まり低下を招く。また、その他の影響として、初期のＶｔ（スレッシュホルド電圧）ばらつき、オン電流のばらつき、回路動作中のオン電流の劣化に伴う動作周波数の低下及び、動作不良等が考えられる。
【０００５】
なお、アンテナ効果においてゲート電極に流れ込む電荷量は、プラズマにさらされる導体面積に比例し、ゲート酸化膜の電気的ダメージはゲート酸化膜の単位面積あたりに蓄積できる電荷量によって決まる。従って、アンテナ効果への対策としては、ゲート酸化膜で許容できる電荷蓄積量が、表面導体に帯電する電荷量以上となるように、ゲート酸化膜の面積を増加することで防止できる。しかし、ゲート酸化膜面積を増やした結果、ゲート幅が長くなり、回路特性が悪化するという問題が発生している。
【０００６】
なお、アンテナ効果によるゲート酸化膜の破壊を防止する基準をアンテナ基準とし、アンテナ比として示す。アンテナ比は、アンテナ比＝［最表面（電荷が蓄積される）の導体の面積］÷［最表面（電荷が蓄積される）の導体に接続されたゲート電極のゲート酸化膜面積（チャネル部面積）］である。
【０００７】
プラズマにより電荷が帯電する対象は、配線層とコンタクトホールである。従って、全ての回路が接続されている場合、設計時に、アンテナ効果による影響の有無の検証が可能である。その結果、アンテナ比が基準を満足せずアンテナ基準エラーとなった箇所は修正できる。設計時に、アンテナ効果の検証ができない場合、チップ製造後のチップサイズ変更や、レイアウト全面修正など、設計の後戻りも大きく多大な工数が必要となる。従って、ＬＳＩ（Large Scale Integration：大規模集積回路）などの半導体集積回路の設計においては、アンテナ効果による影響箇所の早期発見、早期対策、およびアンテナ比の縮小化が特に望まれている。
【０００８】
アンテナ効果による素子破壊に対応するものとして、ダミーのＭＯＳ容量素子を用いた方法が特許文献１に開示されている。図１３にその実施形態を簡略化したものを示す。この方法は、基板の能動素子形成領域２５上に、ＭＯＳＦＥＴ２１が設けられ、同領域に平行してダミーのＭＯＳ容量素子２２を設ける。次に、ＭＯＳＦＥＴ２１のゲート電極２３、およびダミーのＭＯＳ容量素子２２に接続する配線パターン２４上に、コンタクトホール２７が配設される。その後、スパッタリングプロセスによってバリアメタル２８を形成する際、アンテナ効果によって、バリアメタルに蓄積された電荷２９が、矢印の方向に大きな電流として流れる。
【０００９】
この時点で、ＭＯＳＦＥＴ２１のゲート電極２３とダミーのＭＯＳ容量素子２２は、バリアメタル２８によって電気的に接続している。また、あらかじめＭＯＳＦＥＴ２１のゲート酸化膜３０よりも、ダミーのＭＯＳ容量素子の酸化膜３１の面積を小さくし、電荷蓄積量が小さくなるように設計する。従って、アンテナ効果が生じた場合、ＭＯＳＦＥＴ２１のゲート酸化膜３０よりもダミーのＭＯＳ容量素子の酸化膜３１の絶縁が先に破壊される。その後、電流はダミーのＭＯＳ容量素子２２を介して基板に流れるため、ＭＯＳＦＥＴ２１のゲート酸化膜３０は保護され、ＭＯＳＦＥＴ２１の破壊を防止する。
【００１０】
しかし、上述した方法の場合、バリアメタル２８形成前の製造プロセスで生じるアンテナ効果に対しては、電荷の放出経路が無いため対策できない。即ち、ＭＯＳＦＥＴ２１のゲート電極２３とダミーのＭＯＳ容量素子２２が電気的に接続されていないためである。また、図１３（ｂ）に示すように、最終的にバリアメタル２８は、表面研磨されて切り離される。従って、バリアメタル２８が切り離された後の製造プロセスで生じるアンテナ効果に対しても、素子破壊の対策ができないという問題がある。
【００１１】
上記の問題を解決する技術が、特許文献２に示されている。図１４にその実施形態の等価回路図を示す。図１４に示すように、ＭＯＳＦＥＴ２１のゲート電極２３とダミーのＭＯＳ容量素子２２は、ゲート配線層３３を介して接続している。また、特許文献１に示した技術と同様に、ＭＯＳＦＥＴ２１のゲート酸化膜３０よりも、ＭＯＳ容量素子の酸化膜が絶縁破壊しやすく設計されてある。従って、バリアメタル２８の有無とは関係なく、アンテナ効果が生じた場合、電荷はダミーのＭＯＳ容量素子２２に流れる。ダミーのＭＯＳ容量素子２２の絶縁が破壊された場合、電流は基板に流れるため、ＭＯＳＦＥＴ２１のゲート酸化膜３０は保護され、ＭＯＳＦＥＴ２１の破壊を防止するものである。
【特許文献１】特開２００３−３１６７７号公報
【特許文献２】特開２００１−２８４５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の方法は、ＭＯＳ容量素子が破壊された後、破壊されたＭＯＳ容量素子をＭＯＳＦＥＴ２１から切り離さない。その為、ＭＯＳＦＥＴ２１が動作する際、ゲート電極２３は、破壊されたＭＯＳ容量素子２２に接続された状態となっている。従って、破壊されたＭＯＳ容量素子２２を介して半導体基板へ電流が流れ込む場合があり、その結果、ＭＯＳＦＥＴの誤動作、消費電流の増加などの不具合が発生する。
【課題を解決するための手段】
【００１３】
本発明は、半導体基板上に形成されたゲート配線層と、トランジスタ形成領域上の前記ゲート配線層下部に形成されたゲート酸化膜と、半導体基板上の前記ゲート配線層下部に形成されたダミーゲート酸化膜とを有し、前記ゲート酸化膜と前記ダミーゲート酸化膜を合わせた電荷許容量が、予め設定された値以上である半導体集積回路である。ダミーゲート酸化膜を形成することにより、アンテナ基準を計算する際のゲート酸化膜の面積は、本来のゲート酸化膜とダミーゲート酸化膜の面積の合計とみなすことができる。従って、アンテナ比の分母が大きくなり、予め設定されたアンテナ基準を満足することができる。
【００１４】
また、その設計方法は、ゲート配線層の蓄積する電荷に対する許容値が予め設定された値以下となるゲート酸化膜を抽出し、抽出された前記ゲート酸化膜上の前記ゲート配線層下部に、前記ゲート酸化膜と合わせた電荷許容量が、予め設定された値以上となる前記ダミーゲート酸化膜を配置させるものである。
【発明の効果】
【００１５】
以上のように、アンテナ基準を満足するＭＯＳＦＥＴとダミーのＭＯＳＦＥＴを配置することにより、ＭＯＳＦＥＴの許容できる電荷蓄積量が増加するため、ＭＯＳＦＥＴの本来のゲート酸化膜、およびダミーのゲート酸化膜を破壊することなく、アンテナ効果による素子破壊を防止することができる。
【発明を実施するための最良の形態】
【００１６】
発明の実施の形態１．
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
【００１７】
図面を参照して本発明の実施の形態１について詳細に説明する。図１（ａ）は、実施の形態１の半導体集積回路の平面図を示す。図１（ｂ）は、図１（ａ）における半導体集積回路のＸ−Ｘ断面図である。図１（ａ）に示す実施の形態１の半導体集積回路は、ＭＯＳＦＥＴ１、ゲート配線層２、ゲート酸化膜５、ソース領域６、ドレイン領域７、コンタクト部８およびダミーのゲート酸化膜（以下、ダミーゲート酸化膜と示す）１３を有している。また、図１（ｂ）に示すように、ゲート電極３、半導体基板４、コンタクトホール９、コンタクトセル部１０、フィールド酸化膜１１、および層間絶縁膜１２を有している。これらは、図１（ａ）では、省略されている。以下、図１（ａ）および（ｂ）を参照して、本実施形態の半導体装置の構造について説明する。
【００１８】
図１（ｂ）に示すように、ゲート配線層２は、半導体基板４上に形成される導電体層であり、主にポリシリコン材料によって形成されている。このゲート配線層２は、ゲート電極３として形成されている。本実施形態では、このゲート配線層２は、ＭＯＳＦＥＴ１を形成する領域からその領域外の部分にまで延在して形成されている。ゲート配線層２は、ＭＯＳＦＥＴ１形成領域外の部分において、コンタクトホール９を介して上層配線と接続するコンタクトセル部１０を有している。コンタクトセル部１０とコンタクトホール９との接続部分がコンタクト部８である。
【００１９】
図１（ｂ）に示すように、ＭＯＳＦＥＴ１形成領域におけるゲート配線層２下部（ゲート電極３の下部）と半導体基板４との間には、ゲート酸化膜５が形成されている。また、図１（ａ）に示すように、ＭＯＳＦＥＴ１形成領域における半導体基板４の表面には、ゲート酸化膜５を挟み込むようにして、ソース領域６、ドレイン領域７の拡散層が形成されている。また、半導体基板４表面の所定領域には、素子分離膜であるフィールド酸化膜１１が形成され、各素子を分離している。また、ゲート配線層２を含む半導体基板４上全面には、層間絶縁膜１２が形成されている。層間絶縁膜１２の、コンタクト部８に対応する領域には、コンタクトホール９が形成され、導電体プラグを介してゲート配線層２と上層配線が電気的に接続されている。
【００２０】
更に、本実施形態では、コンタクトセル部１０やコンタクトセル部１０に連なるゲート配線層２の領域下部にダミーゲート酸化膜１３が形成されている。ここで、ダミーゲート酸化膜１３は、ＭＯＳＦＥＴ１のゲート酸化膜５と同時に、同じ厚さで形成され、回路素子として動作するＭＯＳＦＥＴ１を形成する領域以外に形成される絶縁膜である。
【００２１】
なお、図に示されないが、コンタクトセル部１０下部にダミーゲート酸化膜１３を配置する場合、コンタクトホール９と重なるコンタクト部８を除いた領域の下部のみにダミーゲート酸化膜１３を配置することができる。このような構成によれば、例えば、コンタクトホール９を形成する際、コンタクトホール９がコンタクト部８を突き抜ける不具合において、その下部にあるダミーゲート酸化膜１３を破損させ、半導体基板４とショートするという不具合を防ぐことができる。
【００２２】
また、図２は、実施の形態１の別の形態例を示すものである。本実施形態は、既存の回路素子の形成領域以外に、ゲート配線層２を形成し、その下部にダミーゲート酸化膜１３を配置するものである。図２（ａ）は、コンタクトセル部１０側の配置可能なスペースに、ダミーゲート酸化膜を配置する領域１４としてゲート配線層２を形成している。同様に、図２（ｂ）は、ゲート電極３側の配置可能なスペースに、ダミーゲート酸化膜を配置する領域１４を形成している。そして、その領域の下部にダミーゲート酸化膜１３を配置している。なお、ダミーゲート酸化膜を配置する領域１４は、製造プロセスで規定されるデザインルールを満足していれば、配置位置の制限はない。
【００２３】
また、図に示されないが、ダミーゲート酸化膜を配置する領域１４の幅は、既存のゲート配線層２の同幅でなくてもよい。また、直線でなく曲がった形状でもよい。なお、図２で示した領域に加えて、既存のゲート配線層２の下部にもダミーゲート酸化膜１３を配置すること（図１参照）も可能である。
【００２４】
上述したように、ダミーゲート酸化膜１３は、ＭＯＳＦＥＴ１形成領域以外のゲート配線層２下部に形成される絶縁膜である。このようなダミーゲート酸化膜１３を形成することで、上述したアンテナ基準を計算する際のゲート酸化膜の面積を、本来のゲート酸化膜５とダミーゲート酸化膜１３の面積を合計したものとみなすことができる。従って、アンテナ比の分母が大きくなり、所定のアンテナ基準を満足することができる。
【００２５】
即ち、本実施形態は、ＭＯＳＦＥＴ１のゲート酸化膜５だけでなく、ダミーゲート酸化膜１３も破壊することなしに、アンテナ効果による素子破壊を防ぐ効果がある。その結果、従来課題のように、破壊されたＭＯＳ容量素子を介して半導体基板へ電流が流れ込む問題はなくなり、ＭＯＳＦＥＴの誤動作、消費電流の増加などの不具合の発生を防ぐことができる。
【００２６】
また、本実施形態では、ＭＯＳＦＥＴ１のゲート酸化膜５とは別領域に、ダミーゲート酸化膜１３を形成する。従って、ＭＯＳＦＥＴ１のゲート幅が増加することなく、ＭＯＳＦＥＴ１の回路特性が悪化するという問題がなくなる。
【００２７】
また、図１に示したように、コンタクトセル部１０やコンタクトセル部１０に連なるゲート配線層２にダミーゲート酸化膜１３を配置する場合、既存のゲート配線層２の下部にダミーゲート酸化膜１３を形成する。従って、ダミーゲート酸化膜１３を配置するために、新たな領域を確保する必要がない。従って、素子面積の増加が防止できる。その結果、設計変更による製造工数の増加や、素子面積増加による半導体集積回路の歩留まりの低下、材料費の増加などの問題を防ぐことができる。
【００２８】
仮に、配置スペースが少ないためコンタクトホール下部付近にダミーゲート酸化膜が作れない場合でも、図２に示すように、配置可能なスペースに、ゲート配線層２を形成してダミーゲート酸化膜１３を配置できる。さらに、図１および図２の構成により、ゲート酸化膜面積を増やすことによって、コンタクトホール９の配置スペースも増やすことができる。その結果、コンタクトホール９を複数個配置することが可能となり、コンタクトホール９とゲート配線層２との接合信頼性が上昇し、半導体集積回路の歩留まりを向上させる効果がある。
【００２９】
次に、ダミーゲート酸化膜１３の設計方法について示す。図３は、実施の形態１の設計方法を示したフローチャートである。図３のフローにおいて、配線設計（Ｆ２）から１ＣＨＩＰ検証（Ｆ４）の間で実施されるＤＲＣ検証（Ｆ６）において、アンテナ検証が実施される。その結果、アンテナ基準を満足していない場合は、アンテナ基準エラーとなり、ダミーゲート酸化膜１３を形成する追加処理（Ｆ１３）を行う。図４は、実施の形態１の設計方法を詳細に示したフローチャートであり、Ｆ１３のダミーゲート酸化膜１３を形成する追加処理を示したものである。なお、図５は、実施の形態１の半導体集積回路の形成方法を説明する平面図であり、これを参照し図４を説明する。
【００３０】
まず、アンテナ検証によりアンテナ基準エラーとなるＭＯＳＦＥＴのゲート酸化膜を抽出する（Ｆ２１）。次に、図５（ａ）に示すように、抽出されたゲート酸化膜上に接続するゲート配線層から、ゲート電極以外であり、コンタクトセル部やコンタクトセル部に連なるゲート配線層を抽出する。即ち、ダミーゲート酸化膜を配置する領域を抽出する（Ｆ２２）。
【００３１】
次に、図５（ｂ）に示すように、抽出したゲート配線層の下部にダミーゲート酸化膜を配置する（Ｆ２３）。その後、ダミーゲート酸化膜と他のパターンとの間隔を、デザインルールに従って検証する。ここで、ダミーゲート酸化膜と他のパターンとの間隔がデザインルールで規定された間隔以下となってしまう場合は、その部分のダミーゲートを除去する（図５（ｃ）１５部分参照）このようにして、ダミーゲート酸化膜と他のパターンとの間隔は確保される。
【００３２】
次に、アンテナ基準を満足するダミーゲート酸化膜の面積が確保できているかを判断する（Ｆ２５）。具体的には、ＭＯＳＦＥＴのゲート酸化膜とダミーゲート酸化膜の面積を合計して再度アンテナ比を算出し、アンテナ比が一定の基準以下となったかどうかを判断する。一定の基準以下となった場合は、アンテナ検証は終了する（Ｆ１２）。
【００３３】
一定基準以下とならない場合は、図５（ｄ）に示すように、ダミーゲート酸化膜の面積を決められた回数まで修正処理１６し、必要なダミーゲート酸化膜の面積を確保する（Ｆ２６およびＦ２７）。その際、修正処理回数や、修正する面積の刻み幅については、製造プロセスで規定されるデザインルール従って設定することができる。Ｆ２６およびＦ２７において必要なダミーゲート酸化膜が確保できなかった場合は、アンテナ検証にてエラー出力され、マニュアル修正される（Ｆ１４）。
【００３４】
なお、Ｆ２３のステップにおいて、コンタクトホールと重なるコンタクト部を除いた領域の下部のみに、ダミーゲート酸化膜を発生するステップに変更することも可能である。あるいは、コンタクト部の下部にダミーゲート酸化膜を配置するか否かを選択するフローとすることも可能である。なお、Ｆ２４以降のステップは、図４のフロー同様の処理をする。
【００３５】
また、図２に示したように、ダミーゲート酸化膜を配置する領域を新規に配置する場合も、図４のフローと同様の論理形式によってアンテナ比を検証することが可能である。例えば、ゲート配線層を形成し、ダミーゲート酸化膜を配置する領域とするステップを、Ｆ２２のステップにおいて選択するフローにすることが可能である。Ｆ２３以降のステップは、図４のフロー同様の処理をする。なお、ダミーゲート酸化膜は、半導体集積回路のデザインルールに従って確保された場合に配置できる。従って、配置可能なスペースが確保できない場合はこのステップは終了する。
【００３６】
なお、ダミーゲート酸化膜を配置する領域１４の下部にダミーゲート酸化膜１３を配置してもアンテナ基準を満足できない場合は、コンタクトホール９を含むコンタクトセル部１０やコンタクトセル部に連なるゲート配線層２部にダミーゲート酸化膜１３を配置することもできる。
【００３７】
また、コンタクトセル部１０において、コンタクト部８下部にダミーゲート酸化膜１３を配置するかどうかについても、選択することができる。これ以外にも、アンテナ基準を満足するダミーゲート酸化膜１３を形成するという機能が果たせれば、当業者が考えうるフロー内容を図３のフローに組み合わせることが可能である。
【００３８】
以上のようなフローによって半導体集積回路を設計することにより、半導体集積回路の製造前にアンテナ効果による影響箇所が早期に対策できる。従って、チップサイズの変更や、レイアウト修正などの設計の後戻りが少なくなり、材料や製造工数などの製造費用を削減することができる。
【００３９】
発明の実施の形態２．
次に、本発明の実施の形態２について詳細に説明する。図６は、実施の形態２の半導体集積回路を示す平面図である。図６に示すように、実施の形態２では、ゲート配線層２が高濃度拡散層１７まで延在し、ゲート配線層２と高濃度拡散層１７との間にダミーゲート酸化膜１３を配置する。
【００４０】
高濃度拡散層１７は、半導体基板４に不純物拡散領域として形成されたものであり、基板に電位を与えるため高濃度となっている。即ち、Ｎウェル領域に配置されたＮ＋拡散層（Ｎウェルコンタクト）、あるいはＰウェル領域に配置されたＰ＋拡散層（Ｐウェルコンタクト）である。高濃度拡散層１７は、ＭＯＳＦＥＴを有する半導体集積回路において、きわめて一般的に形成される。従って、実施の形態１によって配置したダミーゲート酸化膜１３が、デザインルール違反となる場合や、ダミーゲート酸化膜を配置する領域１４が無く、ダミーゲート酸化膜１３を形成出来ない場合に有効である。
【００４１】
図７は、実施の形態２の設計方法を示したフローチャートであり、高濃度拡散層１７の上にダミーゲート酸化膜１３を配置させる方法を示す。図８は、実施の形態２の半導体集積回路の形成方法を説明する平面図であり、これを参照し図７を説明する。まずＦ３１にてアンテナ検証によりアンテナ基準エラーとなるＭＯＳＦＥＴのゲート酸化膜を抽出する。次に、図８（ａ）に示すように、抽出されたゲート酸化膜と接続するゲート配線層において、高濃度拡散層側に配置するゲート配線接続部１８を抽出する。（Ｆ３２）。
【００４２】
次に、図８（ｂ）に示すように、抽出したゲート配線接続部１８を矢印の方向に引き伸ばし、高濃度拡散層領域の上にゲート配線層を配置する。ダミーゲート酸化膜は、ゲート配線層と高濃度拡散層の重なった領域に配置される。その際、ゲート配線層と高濃度拡散層の重なった領域が、ダミーゲート酸化膜として必要な面積となるよう確保する（Ｆ３３）。
【００４３】
次に、ダミーゲート酸化膜が、デザインルールとして規定される値に合致しているか検証する（Ｆ３４）。デザインルールには、半導体集積回路毎の設計方針に合った値が入力されている。ここでデザインルール違反となった場合には、アンテナ検証にてエラー出力され、マニュアルによる修正を実施する（Ｆ１４）。デザインルール違反ではない場合、必要とされるダミーゲート酸化膜面積が確保されたか確認する（Ｆ３５）。確認された場合は、アンテナ検証は終了する（Ｆ１２）。確認されなかった場合は、アンテナ検証にてエラー出力され、マニュアルによる修正を実施する（Ｆ１４）。
【００４４】
なお、上述したフローは、図４の実施の形態１の設計方法を示したフローと組み合わせることも可能である。例えば、図４のフローによるアンテナ検証の結果、エラー出力となった場合、マニュアルによる修正を実施する前に、図７のＦ３２のステップに移行することができる。Ｆ３２以降のステップは、図７に示すフローの処理をする。これ以外にも、アンテナ基準を満足するダミーゲート酸化膜を形成するという機能が果たせれば、当業者が考えうるフロー内容を組み合わせることが可能である。
【００４５】
また、図９は、実施の形態２の別の形態例を示したものである。デザインルールを満足する値に修正して得られたゲート配線層２と高濃度拡散層１７との重なり部を拡散層１９に変更し、ダミーゲート酸化膜１３を配置することも可能である。
【００４６】
このように、高濃度拡散層１７を利用してダミーゲート酸化膜１３を配置することによって、半導体集積回路のレイアウト設計段階において、配置できるダミーゲート酸化膜１３の領域を増やすことが可能となる。従って、マニュアル修正箇所を削減することができるため、製造工数を削減し、製造コストの削減も可能となる。
【００４７】
発明の実施の形態３．
次に、本発明の実施の形態３について詳細に説明する。図１０は、実施の形態３の半導体集積回路を示す平面図である。本実施形態は、ゲート電極３と接続するゲート配線層２において、コンタクトセル部１０とは別の方向に張り出した領域２０の下部にダミーゲート酸化膜１３を配置する。
【００４８】
この領域２０は、ＭＯＳＦＥＴ１を形成する際、ゲート長を確実に確保するために、ゲート電極３を張り出させたものであり、ゲート電極３と連続して接続しているものである。従って、ＭＯＳＦＥＴ１のゲート電極３にきわめて一般的に形成される部分である。よって、他の実施形態においてダミーゲート酸化膜１３が、半導体製造集積回路のデザインル−ル違反となる場合や、配置可能スペ−スがなく形成させる事ができない場合に有効となる。また、他の実施形態と組み合わせることで、ダミーゲート酸化膜１３の面積を増やすことも可能である。
【００４９】
発明の実施の形態４．
次に、本発明の実施の形態４について詳細に説明する。図１１は、実施の形態４の半導体集積回路を示す平面図である。図１１において、ダミーゲート酸化膜１３は、コンタクトセル部１０に配置する。本形態では、半導体集積回路のレイアウト設計段階において、ＭＯＳＦＥＴ１のゲート配線層２と接続しているコンタクトセル部１０を抽出する。そして更に、コンタクトセル部１０下部にダミーゲート酸化膜１３を配置する、というデザインルールをレイアウト設計ツールのライブラリに登録するものである。このデザインルールの対象は、アンテナ検証でアンテナ基準エラーとなったＭＯＳＦＥＴ１に限らない。従って、全てのＭＯＳＦＥＴにおいて、ゲート配線層２と接続しているコンタクトセル部１０にダミーゲート酸化膜１３を配置することができる。
【００５０】
このような構成により、半導体集積回路に含まれる夫々のＭＯＳＦＥＴのアンテナ効果に対する許容量がかさ上げされるため、アンテナ検証時のアンテナ基準エラー数がへり、マニュアルによる修正工数を減らす効果がある。その結果、半導体集積回路の製造費用を削減することができる。なお、本実施形態によってレイアウト設計した結果、アンテナ基準エラーとなった場合は、前述した他の実施形態と組み合わせることも可能である。
【００５１】
また、図１２は、実施の形態４の別の形態例を示した平面図である。図１２に示すように、コンタクトセル部１０にダミーゲート酸化膜１３を配置する際、コンタクトホール９によるコンタクトセル部１０下のダミーゲート酸化膜１３へのダメージが懸念される場合は、コンタクト部８を除いた領域の下部のみにダミーゲート酸化膜１３を配置してもよい。それにより、コンタクトホール９がコンタクトセル部１０を突き抜けて、その下部にあるダミーゲート酸化膜１３を破壊し、半導体基板４とショートすることを防ぐことができる。
【００５２】
なお、本発明は上記の各実施形態に限定されるものではない。本発明の範囲において、上記の実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。従って、半導体集積回路のデザインルールを満足するのであれば、上記各実施形態に示されたダミーゲート酸化膜１３を、全て組み合わせることも可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態１の半導体集積回路を示す平面図である。
【図２】本発明の実施の形態１の別の形態例を示した平面図である。
【図３】本発明の実施の形態１の設計方法を示したフローチャートである。
【図４】本発明の実施の形態１の設計方法を詳細に示したフローチャートである。
【図５】本発明の実施の形態１の半導体集積回路の形成方法を説明する平面図である。
【図６】本発明の実施の形態２の半導体集積回路を示す平面図である。
【図７】本発明の実施の形態２の設計方法を詳細に示したフローチャートである
【図８】本発明の実施の形態２の半導体集積回路の形成方法を説明する平面図である。
【図９】本発明の実施の形態２に別の形態例を示した平面図である。
【図１０】本発明の実施の形態３の半導体集積回路を示す平面図である。
【図１１】本発明の実施の形態４の半導体集積回路を示す平面図である。
【図１２】本発明の実施の形態４の別の形態例を示した平面図である。
【図１３】特許文献１の形態を示す説明図である。
【図１４】特許文献２の形態を示す等価回路図である。
【符号の説明】
【００５４】
１ ＭＯＳＦＥＴ、 ２ ゲート配線層、 ３ ゲート電極
４ 半導体基板、 ５ ゲート酸化膜、 ６ ソース領域
７ ドレイン領域、 ８ コンタクト部、 ９ コンタクトホール
１０ コンタクトセル部、 １１ フィールド酸化膜、 １２ 層間膜
１３ ダミーゲート酸化膜、 １４ ダミーゲート酸化膜を配置する領域、
１５ 間隔、 １６ 修正処理、 １７ 高濃度拡散層、
１８ ゲート配線接続部、 １９ 拡散層、 ２０ 領域、
２１ ＭＯＳＦＥＴ、 ２２ ダミーのＭＯＳ容量素子
２３ ゲート電極、 ２４ 配線パターン、 ２５ 能動素子形成領域
２６ 絶縁膜、 ２７ コンタクトホール、 ２８ バリアメタル
２９ 電荷、 ３０ ゲート酸化膜、 ３１ ダミーのＭＯＳ容量素子の酸化膜
３２ フィールド酸化膜、 ３３ ゲート配線層
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にアンテナ効果による素子破壊を改善する半導体集積回路の設計方法および半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の製造工程には、プラズマ放電を利用したプロセスが多用されている。例えば、スパッタリングプロセスは、プラズマ放電によって発生した電荷が、導体膜材料に衝突し、たたき出された原子が半導体基板に堆積して導体膜を形成するものである。また、ドライエッチングプロセスは、フォトレジストで保護されない前記導体膜に、プラズマ放電の電荷が衝突してエッチングし、パターン形成するものである。他にも、プラズマ放電は、レジストの剥離工程や、素子表面の洗浄工程などに多く利用されている。
【０００３】
しかし、プラズマ放電を利用したプロセスでは、プラズマ中に存在する電荷が半導体集積回路の表面に露出した導体部分から入り込み、半導体集積回路に形成されている絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistorと示す）などの回路素子に帯電する。この導体がＭＯＳＦＥＴのゲート電極に接続しているゲート配線層である場合、ゲート電極からゲート酸化膜を介して基板に電流が流れ、ゲート酸化膜がダメージを受ける。即ち、ＭＯＳＦＥＴは、ゲート電極を一方の電極、その下のゲート酸化膜を誘電体膜、その下の半導体基板を他方の電極とするＭＯＳ容量素子と見なされる。従って、ゲート電極から流入する電荷が、ＭＯＳ容量素子で許容できる電荷蓄積量以上である場合、ＭＯＳ容量素子の絶縁が破壊される。
【０００４】
上述したように、プラズマ中の電荷が導体部分に集められるという現象を、アンテナ効果と呼んでいる。アンテナ効果によってゲート酸化膜が電気的ダメージを受けた場合、ゲート酸化膜が破壊され、スタンバイリーク増加やファンクション動作不良による歩留まり低下を招く。また、その他の影響として、初期のＶｔ（スレッシュホルド電圧）ばらつき、オン電流のばらつき、回路動作中のオン電流の劣化に伴う動作周波数の低下及び、動作不良等が考えられる。
【０００５】
なお、アンテナ効果においてゲート電極に流れ込む電荷量は、プラズマにさらされる導体面積に比例し、ゲート酸化膜の電気的ダメージはゲート酸化膜の単位面積あたりに蓄積できる電荷量によって決まる。従って、アンテナ効果への対策としては、ゲート酸化膜で許容できる電荷蓄積量が、表面導体に帯電する電荷量以上となるように、ゲート酸化膜の面積を増加することで防止できる。しかし、ゲート酸化膜面積を増やした結果、ゲート幅が長くなり、回路特性が悪化するという問題が発生している。
【０００６】
なお、アンテナ効果によるゲート酸化膜の破壊を防止する基準をアンテナ基準とし、アンテナ比として示す。アンテナ比は、アンテナ比＝［最表面（電荷が蓄積される）の導体の面積］÷［最表面（電荷が蓄積される）の導体に接続されたゲート電極のゲート酸化膜面積（チャネル部面積）］である。
【０００７】
プラズマにより電荷が帯電する対象は、配線層とコンタクトホールである。従って、全ての回路が接続されている場合、設計時に、アンテナ効果による影響の有無の検証が可能である。その結果、アンテナ比が基準を満足せずアンテナ基準エラーとなった箇所は修正できる。設計時に、アンテナ効果の検証ができない場合、チップ製造後のチップサイズ変更や、レイアウト全面修正など、設計の後戻りも大きく多大な工数が必要となる。従って、ＬＳＩ（Large Scale Integration：大規模集積回路）などの半導体集積回路の設計においては、アンテナ効果による影響箇所の早期発見、早期対策、およびアンテナ比の縮小化が特に望まれている。
【０００８】
アンテナ効果による素子破壊に対応するものとして、ダミーのＭＯＳ容量素子を用いた方法が特許文献１に開示されている。図１３にその実施形態を簡略化したものを示す。この方法は、基板の能動素子形成領域２５上に、ＭＯＳＦＥＴ２１が設けられ、同領域に平行してダミーのＭＯＳ容量素子２２を設ける。次に、ＭＯＳＦＥＴ２１のゲート電極２３、およびダミーのＭＯＳ容量素子２２に接続する配線パターン２４上に、コンタクトホール２７が配設される。その後、スパッタリングプロセスによってバリアメタル２８を形成する際、アンテナ効果によって、バリアメタルに蓄積された電荷２９が、矢印の方向に大きな電流として流れる。
【０００９】
この時点で、ＭＯＳＦＥＴ２１のゲート電極２３とダミーのＭＯＳ容量素子２２は、バリアメタル２８によって電気的に接続している。また、あらかじめＭＯＳＦＥＴ２１のゲート酸化膜３０よりも、ダミーのＭＯＳ容量素子の酸化膜３１の面積を小さくし、電荷蓄積量が小さくなるように設計する。従って、アンテナ効果が生じた場合、ＭＯＳＦＥＴ２１のゲート酸化膜３０よりもダミーのＭＯＳ容量素子の酸化膜３１の絶縁が先に破壊される。その後、電流はダミーのＭＯＳ容量素子２２を介して基板に流れるため、ＭＯＳＦＥＴ２１のゲート酸化膜３０は保護され、ＭＯＳＦＥＴ２１の破壊を防止する。
【００１０】
しかし、上述した方法の場合、バリアメタル２８形成前の製造プロセスで生じるアンテナ効果に対しては、電荷の放出経路が無いため対策できない。即ち、ＭＯＳＦＥＴ２１のゲート電極２３とダミーのＭＯＳ容量素子２２が電気的に接続されていないためである。また、図１３（ｂ）に示すように、最終的にバリアメタル２８は、表面研磨されて切り離される。従って、バリアメタル２８が切り離された後の製造プロセスで生じるアンテナ効果に対しても、素子破壊の対策ができないという問題がある。
【００１１】
上記の問題を解決する技術が、特許文献２に示されている。図１４にその実施形態の等価回路図を示す。図１４に示すように、ＭＯＳＦＥＴ２１のゲート電極２３とダミーのＭＯＳ容量素子２２は、ゲート配線層３３を介して接続している。また、特許文献１に示した技術と同様に、ＭＯＳＦＥＴ２１のゲート酸化膜３０よりも、ＭＯＳ容量素子の酸化膜が絶縁破壊しやすく設計されてある。従って、バリアメタル２８の有無とは関係なく、アンテナ効果が生じた場合、電荷はダミーのＭＯＳ容量素子２２に流れる。ダミーのＭＯＳ容量素子２２の絶縁が破壊された場合、電流は基板に流れるため、ＭＯＳＦＥＴ２１のゲート酸化膜３０は保護され、ＭＯＳＦＥＴ２１の破壊を防止するものである。
【特許文献１】特開２００３−３１６７７号公報
【特許文献２】特開２００１−２８４５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の方法は、ＭＯＳ容量素子が破壊された後、破壊されたＭＯＳ容量素子をＭＯＳＦＥＴ２１から切り離さない。その為、ＭＯＳＦＥＴ２１が動作する際、ゲート電極２３は、破壊されたＭＯＳ容量素子２２に接続された状態となっている。従って、破壊されたＭＯＳ容量素子２２を介して半導体基板へ電流が流れ込む場合があり、その結果、ＭＯＳＦＥＴの誤動作、消費電流の増加などの不具合が発生する。
【課題を解決するための手段】
【００１３】
本発明は、半導体基板上に形成されたゲート配線層と、トランジスタ形成領域上の前記ゲート配線層下部に形成されたゲート酸化膜と、半導体基板上の前記ゲート配線層下部に形成されたダミーゲート酸化膜とを有し、前記ゲート酸化膜と前記ダミーゲート酸化膜を合わせた電荷許容量が、予め設定された値以上である半導体集積回路である。ダミーゲート酸化膜を形成することにより、アンテナ基準を計算する際のゲート酸化膜の面積は、本来のゲート酸化膜とダミーゲート酸化膜の面積の合計とみなすことができる。従って、アンテナ比の分母が大きくなり、予め設定されたアンテナ基準を満足することができる。
【００１４】
また、その設計方法は、ゲート配線層の蓄積する電荷に対する許容値が予め設定された値以下となるゲート酸化膜を抽出し、抽出された前記ゲート酸化膜上の前記ゲート配線層下部に、前記ゲート酸化膜と合わせた電荷許容量が、予め設定された値以上となる前記ダミーゲート酸化膜を配置させるものである。
【発明の効果】
【００１５】
以上のように、アンテナ基準を満足するＭＯＳＦＥＴとダミーのＭＯＳＦＥＴを配置することにより、ＭＯＳＦＥＴの許容できる電荷蓄積量が増加するため、ＭＯＳＦＥＴの本来のゲート酸化膜、およびダミーのゲート酸化膜を破壊することなく、アンテナ効果による素子破壊を防止することができる。
【発明を実施するための最良の形態】
【００１６】
発明の実施の形態１．
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
【００１７】
図面を参照して本発明の実施の形態１について詳細に説明する。図１（ａ）は、実施の形態１の半導体集積回路の平面図を示す。図１（ｂ）は、図１（ａ）における半導体集積回路のＸ−Ｘ断面図である。図１（ａ）に示す実施の形態１の半導体集積回路は、ＭＯＳＦＥＴ１、ゲート配線層２、ゲート酸化膜５、ソース領域６、ドレイン領域７、コンタクト部８およびダミーのゲート酸化膜（以下、ダミーゲート酸化膜と示す）１３を有している。また、図１（ｂ）に示すように、ゲート電極３、半導体基板４、コンタクトホール９、コンタクトセル部１０、フィールド酸化膜１１、および層間絶縁膜１２を有している。これらは、図１（ａ）では、省略されている。以下、図１（ａ）および（ｂ）を参照して、本実施形態の半導体装置の構造について説明する。
【００１８】
図１（ｂ）に示すように、ゲート配線層２は、半導体基板４上に形成される導電体層であり、主にポリシリコン材料によって形成されている。このゲート配線層２は、ゲート電極３として形成されている。本実施形態では、このゲート配線層２は、ＭＯＳＦＥＴ１を形成する領域からその領域外の部分にまで延在して形成されている。ゲート配線層２は、ＭＯＳＦＥＴ１形成領域外の部分において、コンタクトホール９を介して上層配線と接続するコンタクトセル部１０を有している。コンタクトセル部１０とコンタクトホール９との接続部分がコンタクト部８である。
【００１９】
図１（ｂ）に示すように、ＭＯＳＦＥＴ１形成領域におけるゲート配線層２下部（ゲート電極３の下部）と半導体基板４との間には、ゲート酸化膜５が形成されている。また、図１（ａ）に示すように、ＭＯＳＦＥＴ１形成領域における半導体基板４の表面には、ゲート酸化膜５を挟み込むようにして、ソース領域６、ドレイン領域７の拡散層が形成されている。また、半導体基板４表面の所定領域には、素子分離膜であるフィールド酸化膜１１が形成され、各素子を分離している。また、ゲート配線層２を含む半導体基板４上全面には、層間絶縁膜１２が形成されている。層間絶縁膜１２の、コンタクト部８に対応する領域には、コンタクトホール９が形成され、導電体プラグを介してゲート配線層２と上層配線が電気的に接続されている。
【００２０】
更に、本実施形態では、コンタクトセル部１０やコンタクトセル部１０に連なるゲート配線層２の領域下部にダミーゲート酸化膜１３が形成されている。ここで、ダミーゲート酸化膜１３は、ＭＯＳＦＥＴ１のゲート酸化膜５と同時に、同じ厚さで形成され、回路素子として動作するＭＯＳＦＥＴ１を形成する領域以外に形成される絶縁膜である。
【００２１】
なお、図に示されないが、コンタクトセル部１０下部にダミーゲート酸化膜１３を配置する場合、コンタクトホール９と重なるコンタクト部８を除いた領域の下部のみにダミーゲート酸化膜１３を配置することができる。このような構成によれば、例えば、コンタクトホール９を形成する際、コンタクトホール９がコンタクト部８を突き抜ける不具合において、その下部にあるダミーゲート酸化膜１３を破損させ、半導体基板４とショートするという不具合を防ぐことができる。
【００２２】
また、図２は、実施の形態１の別の形態例を示すものである。本実施形態は、既存の回路素子の形成領域以外に、ゲート配線層２を形成し、その下部にダミーゲート酸化膜１３を配置するものである。図２（ａ）は、コンタクトセル部１０側の配置可能なスペースに、ダミーゲート酸化膜を配置する領域１４としてゲート配線層２を形成している。同様に、図２（ｂ）は、ゲート電極３側の配置可能なスペースに、ダミーゲート酸化膜を配置する領域１４を形成している。そして、その領域の下部にダミーゲート酸化膜１３を配置している。なお、ダミーゲート酸化膜を配置する領域１４は、製造プロセスで規定されるデザインルールを満足していれば、配置位置の制限はない。
【００２３】
また、図に示されないが、ダミーゲート酸化膜を配置する領域１４の幅は、既存のゲート配線層２の同幅でなくてもよい。また、直線でなく曲がった形状でもよい。なお、図２で示した領域に加えて、既存のゲート配線層２の下部にもダミーゲート酸化膜１３を配置すること（図１参照）も可能である。
【００２４】
上述したように、ダミーゲート酸化膜１３は、ＭＯＳＦＥＴ１形成領域以外のゲート配線層２下部に形成される絶縁膜である。このようなダミーゲート酸化膜１３を形成することで、上述したアンテナ基準を計算する際のゲート酸化膜の面積を、本来のゲート酸化膜５とダミーゲート酸化膜１３の面積を合計したものとみなすことができる。従って、アンテナ比の分母が大きくなり、所定のアンテナ基準を満足することができる。
【００２５】
即ち、本実施形態は、ＭＯＳＦＥＴ１のゲート酸化膜５だけでなく、ダミーゲート酸化膜１３も破壊することなしに、アンテナ効果による素子破壊を防ぐ効果がある。その結果、従来課題のように、破壊されたＭＯＳ容量素子を介して半導体基板へ電流が流れ込む問題はなくなり、ＭＯＳＦＥＴの誤動作、消費電流の増加などの不具合の発生を防ぐことができる。
【００２６】
また、本実施形態では、ＭＯＳＦＥＴ１のゲート酸化膜５とは別領域に、ダミーゲート酸化膜１３を形成する。従って、ＭＯＳＦＥＴ１のゲート幅が増加することなく、ＭＯＳＦＥＴ１の回路特性が悪化するという問題がなくなる。
【００２７】
また、図１に示したように、コンタクトセル部１０やコンタクトセル部１０に連なるゲート配線層２にダミーゲート酸化膜１３を配置する場合、既存のゲート配線層２の下部にダミーゲート酸化膜１３を形成する。従って、ダミーゲート酸化膜１３を配置するために、新たな領域を確保する必要がない。従って、素子面積の増加が防止できる。その結果、設計変更による製造工数の増加や、素子面積増加による半導体集積回路の歩留まりの低下、材料費の増加などの問題を防ぐことができる。
【００２８】
仮に、配置スペースが少ないためコンタクトホール下部付近にダミーゲート酸化膜が作れない場合でも、図２に示すように、配置可能なスペースに、ゲート配線層２を形成してダミーゲート酸化膜１３を配置できる。さらに、図１および図２の構成により、ゲート酸化膜面積を増やすことによって、コンタクトホール９の配置スペースも増やすことができる。その結果、コンタクトホール９を複数個配置することが可能となり、コンタクトホール９とゲート配線層２との接合信頼性が上昇し、半導体集積回路の歩留まりを向上させる効果がある。
【００２９】
次に、ダミーゲート酸化膜１３の設計方法について示す。図３は、実施の形態１の設計方法を示したフローチャートである。図３のフローにおいて、配線設計（Ｆ２）から１ＣＨＩＰ検証（Ｆ４）の間で実施されるＤＲＣ検証（Ｆ６）において、アンテナ検証が実施される。その結果、アンテナ基準を満足していない場合は、アンテナ基準エラーとなり、ダミーゲート酸化膜１３を形成する追加処理（Ｆ１３）を行う。図４は、実施の形態１の設計方法を詳細に示したフローチャートであり、Ｆ１３のダミーゲート酸化膜１３を形成する追加処理を示したものである。なお、図５は、実施の形態１の半導体集積回路の形成方法を説明する平面図であり、これを参照し図４を説明する。
【００３０】
まず、アンテナ検証によりアンテナ基準エラーとなるＭＯＳＦＥＴのゲート酸化膜を抽出する（Ｆ２１）。次に、図５（ａ）に示すように、抽出されたゲート酸化膜上に接続するゲート配線層から、ゲート電極以外であり、コンタクトセル部やコンタクトセル部に連なるゲート配線層を抽出する。即ち、ダミーゲート酸化膜を配置する領域を抽出する（Ｆ２２）。
【００３１】
次に、図５（ｂ）に示すように、抽出したゲート配線層の下部にダミーゲート酸化膜を配置する（Ｆ２３）。その後、ダミーゲート酸化膜と他のパターンとの間隔を、デザインルールに従って検証する。ここで、ダミーゲート酸化膜と他のパターンとの間隔がデザインルールで規定された間隔以下となってしまう場合は、その部分のダミーゲートを除去する（図５（ｃ）１５部分参照）このようにして、ダミーゲート酸化膜と他のパターンとの間隔は確保される。
【００３２】
次に、アンテナ基準を満足するダミーゲート酸化膜の面積が確保できているかを判断する（Ｆ２５）。具体的には、ＭＯＳＦＥＴのゲート酸化膜とダミーゲート酸化膜の面積を合計して再度アンテナ比を算出し、アンテナ比が一定の基準以下となったかどうかを判断する。一定の基準以下となった場合は、アンテナ検証は終了する（Ｆ１２）。
【００３３】
一定基準以下とならない場合は、図５（ｄ）に示すように、ダミーゲート酸化膜の面積を決められた回数まで修正処理１６し、必要なダミーゲート酸化膜の面積を確保する（Ｆ２６およびＦ２７）。その際、修正処理回数や、修正する面積の刻み幅については、製造プロセスで規定されるデザインルール従って設定することができる。Ｆ２６およびＦ２７において必要なダミーゲート酸化膜が確保できなかった場合は、アンテナ検証にてエラー出力され、マニュアル修正される（Ｆ１４）。
【００３４】
なお、Ｆ２３のステップにおいて、コンタクトホールと重なるコンタクト部を除いた領域の下部のみに、ダミーゲート酸化膜を発生するステップに変更することも可能である。あるいは、コンタクト部の下部にダミーゲート酸化膜を配置するか否かを選択するフローとすることも可能である。なお、Ｆ２４以降のステップは、図４のフロー同様の処理をする。
【００３５】
また、図２に示したように、ダミーゲート酸化膜を配置する領域を新規に配置する場合も、図４のフローと同様の論理形式によってアンテナ比を検証することが可能である。例えば、ゲート配線層を形成し、ダミーゲート酸化膜を配置する領域とするステップを、Ｆ２２のステップにおいて選択するフローにすることが可能である。Ｆ２３以降のステップは、図４のフロー同様の処理をする。なお、ダミーゲート酸化膜は、半導体集積回路のデザインルールに従って確保された場合に配置できる。従って、配置可能なスペースが確保できない場合はこのステップは終了する。
【００３６】
なお、ダミーゲート酸化膜を配置する領域１４の下部にダミーゲート酸化膜１３を配置してもアンテナ基準を満足できない場合は、コンタクトホール９を含むコンタクトセル部１０やコンタクトセル部に連なるゲート配線層２部にダミーゲート酸化膜１３を配置することもできる。
【００３７】
また、コンタクトセル部１０において、コンタクト部８下部にダミーゲート酸化膜１３を配置するかどうかについても、選択することができる。これ以外にも、アンテナ基準を満足するダミーゲート酸化膜１３を形成するという機能が果たせれば、当業者が考えうるフロー内容を図３のフローに組み合わせることが可能である。
【００３８】
以上のようなフローによって半導体集積回路を設計することにより、半導体集積回路の製造前にアンテナ効果による影響箇所が早期に対策できる。従って、チップサイズの変更や、レイアウト修正などの設計の後戻りが少なくなり、材料や製造工数などの製造費用を削減することができる。
【００３９】
発明の実施の形態２．
次に、本発明の実施の形態２について詳細に説明する。図６は、実施の形態２の半導体集積回路を示す平面図である。図６に示すように、実施の形態２では、ゲート配線層２が高濃度拡散層１７まで延在し、ゲート配線層２と高濃度拡散層１７との間にダミーゲート酸化膜１３を配置する。
【００４０】
高濃度拡散層１７は、半導体基板４に不純物拡散領域として形成されたものであり、基板に電位を与えるため高濃度となっている。即ち、Ｎウェル領域に配置されたＮ＋拡散層（Ｎウェルコンタクト）、あるいはＰウェル領域に配置されたＰ＋拡散層（Ｐウェルコンタクト）である。高濃度拡散層１７は、ＭＯＳＦＥＴを有する半導体集積回路において、きわめて一般的に形成される。従って、実施の形態１によって配置したダミーゲート酸化膜１３が、デザインルール違反となる場合や、ダミーゲート酸化膜を配置する領域１４が無く、ダミーゲート酸化膜１３を形成出来ない場合に有効である。
【００４１】
図７は、実施の形態２の設計方法を示したフローチャートであり、高濃度拡散層１７の上にダミーゲート酸化膜１３を配置させる方法を示す。図８は、実施の形態２の半導体集積回路の形成方法を説明する平面図であり、これを参照し図７を説明する。まずＦ３１にてアンテナ検証によりアンテナ基準エラーとなるＭＯＳＦＥＴのゲート酸化膜を抽出する。次に、図８（ａ）に示すように、抽出されたゲート酸化膜と接続するゲート配線層において、高濃度拡散層側に配置するゲート配線接続部１８を抽出する。（Ｆ３２）。
【００４２】
次に、図８（ｂ）に示すように、抽出したゲート配線接続部１８を矢印の方向に引き伸ばし、高濃度拡散層領域の上にゲート配線層を配置する。ダミーゲート酸化膜は、ゲート配線層と高濃度拡散層の重なった領域に配置される。その際、ゲート配線層と高濃度拡散層の重なった領域が、ダミーゲート酸化膜として必要な面積となるよう確保する（Ｆ３３）。
【００４３】
次に、ダミーゲート酸化膜が、デザインルールとして規定される値に合致しているか検証する（Ｆ３４）。デザインルールには、半導体集積回路毎の設計方針に合った値が入力されている。ここでデザインルール違反となった場合には、アンテナ検証にてエラー出力され、マニュアルによる修正を実施する（Ｆ１４）。デザインルール違反ではない場合、必要とされるダミーゲート酸化膜面積が確保されたか確認する（Ｆ３５）。確認された場合は、アンテナ検証は終了する（Ｆ１２）。確認されなかった場合は、アンテナ検証にてエラー出力され、マニュアルによる修正を実施する（Ｆ１４）。
【００４４】
なお、上述したフローは、図４の実施の形態１の設計方法を示したフローと組み合わせることも可能である。例えば、図４のフローによるアンテナ検証の結果、エラー出力となった場合、マニュアルによる修正を実施する前に、図７のＦ３２のステップに移行することができる。Ｆ３２以降のステップは、図７に示すフローの処理をする。これ以外にも、アンテナ基準を満足するダミーゲート酸化膜を形成するという機能が果たせれば、当業者が考えうるフロー内容を組み合わせることが可能である。
【００４５】
また、図９は、実施の形態２の別の形態例を示したものである。デザインルールを満足する値に修正して得られたゲート配線層２と高濃度拡散層１７との重なり部を拡散層１９に変更し、ダミーゲート酸化膜１３を配置することも可能である。
【００４６】
このように、高濃度拡散層１７を利用してダミーゲート酸化膜１３を配置することによって、半導体集積回路のレイアウト設計段階において、配置できるダミーゲート酸化膜１３の領域を増やすことが可能となる。従って、マニュアル修正箇所を削減することができるため、製造工数を削減し、製造コストの削減も可能となる。
【００４７】
発明の実施の形態３．
次に、本発明の実施の形態３について詳細に説明する。図１０は、実施の形態３の半導体集積回路を示す平面図である。本実施形態は、ゲート電極３と接続するゲート配線層２において、コンタクトセル部１０とは別の方向に張り出した領域２０の下部にダミーゲート酸化膜１３を配置する。
【００４８】
この領域２０は、ＭＯＳＦＥＴ１を形成する際、ゲート長を確実に確保するために、ゲート電極３を張り出させたものであり、ゲート電極３と連続して接続しているものである。従って、ＭＯＳＦＥＴ１のゲート電極３にきわめて一般的に形成される部分である。よって、他の実施形態においてダミーゲート酸化膜１３が、半導体製造集積回路のデザインル−ル違反となる場合や、配置可能スペ−スがなく形成させる事ができない場合に有効となる。また、他の実施形態と組み合わせることで、ダミーゲート酸化膜１３の面積を増やすことも可能である。
【００４９】
発明の実施の形態４．
次に、本発明の実施の形態４について詳細に説明する。図１１は、実施の形態４の半導体集積回路を示す平面図である。図１１において、ダミーゲート酸化膜１３は、コンタクトセル部１０に配置する。本形態では、半導体集積回路のレイアウト設計段階において、ＭＯＳＦＥＴ１のゲート配線層２と接続しているコンタクトセル部１０を抽出する。そして更に、コンタクトセル部１０下部にダミーゲート酸化膜１３を配置する、というデザインルールをレイアウト設計ツールのライブラリに登録するものである。このデザインルールの対象は、アンテナ検証でアンテナ基準エラーとなったＭＯＳＦＥＴ１に限らない。従って、全てのＭＯＳＦＥＴにおいて、ゲート配線層２と接続しているコンタクトセル部１０にダミーゲート酸化膜１３を配置することができる。
【００５０】
このような構成により、半導体集積回路に含まれる夫々のＭＯＳＦＥＴのアンテナ効果に対する許容量がかさ上げされるため、アンテナ検証時のアンテナ基準エラー数がへり、マニュアルによる修正工数を減らす効果がある。その結果、半導体集積回路の製造費用を削減することができる。なお、本実施形態によってレイアウト設計した結果、アンテナ基準エラーとなった場合は、前述した他の実施形態と組み合わせることも可能である。
【００５１】
また、図１２は、実施の形態４の別の形態例を示した平面図である。図１２に示すように、コンタクトセル部１０にダミーゲート酸化膜１３を配置する際、コンタクトホール９によるコンタクトセル部１０下のダミーゲート酸化膜１３へのダメージが懸念される場合は、コンタクト部８を除いた領域の下部のみにダミーゲート酸化膜１３を配置してもよい。それにより、コンタクトホール９がコンタクトセル部１０を突き抜けて、その下部にあるダミーゲート酸化膜１３を破壊し、半導体基板４とショートすることを防ぐことができる。
【００５２】
なお、本発明は上記の各実施形態に限定されるものではない。本発明の範囲において、上記の実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。従って、半導体集積回路のデザインルールを満足するのであれば、上記各実施形態に示されたダミーゲート酸化膜１３を、全て組み合わせることも可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態１の半導体集積回路を示す平面図である。
【図２】本発明の実施の形態１の別の形態例を示した平面図である。
【図３】本発明の実施の形態１の設計方法を示したフローチャートである。
【図４】本発明の実施の形態１の設計方法を詳細に示したフローチャートである。
【図５】本発明の実施の形態１の半導体集積回路の形成方法を説明する平面図である。
【図６】本発明の実施の形態２の半導体集積回路を示す平面図である。
【図７】本発明の実施の形態２の設計方法を詳細に示したフローチャートである
【図８】本発明の実施の形態２の半導体集積回路の形成方法を説明する平面図である。
【図９】本発明の実施の形態２に別の形態例を示した平面図である。
【図１０】本発明の実施の形態３の半導体集積回路を示す平面図である。
【図１１】本発明の実施の形態４の半導体集積回路を示す平面図である。
【図１２】本発明の実施の形態４の別の形態例を示した平面図である。
【図１３】特許文献１の形態を示す説明図である。
【図１４】特許文献２の形態を示す等価回路図である。
【符号の説明】
【００５４】
１ ＭＯＳＦＥＴ、 ２ ゲート配線層、 ３ ゲート電極
４ 半導体基板、 ５ ゲート酸化膜、 ６ ソース領域
７ ドレイン領域、 ８ コンタクト部、 ９ コンタクトホール
１０ コンタクトセル部、 １１ フィールド酸化膜、 １２ 層間膜
１３ ダミーゲート酸化膜、 １４ ダミーゲート酸化膜を配置する領域、
１５ 間隔、 １６ 修正処理、 １７ 高濃度拡散層、
１８ ゲート配線接続部、 １９ 拡散層、 ２０ 領域、
２１ ＭＯＳＦＥＴ、 ２２ ダミーのＭＯＳ容量素子
２３ ゲート電極、 ２４ 配線パターン、 ２５ 能動素子形成領域
２６ 絶縁膜、 ２７ コンタクトホール、 ２８ バリアメタル
２９ 電荷、 ３０ ゲート酸化膜、 ３１ ダミーのＭＯＳ容量素子の酸化膜
３２ フィールド酸化膜、 ３３ ゲート配線層
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート配線層と、
トランジスタ形成領域上の前記ゲート配線層下部に形成されたゲート酸化膜と、
半導体基板上の前記ゲート配線層下部に形成されたダミーゲート酸化膜とを有し、
前記ゲート酸化膜と前記ダミーゲート酸化膜を合わせた電荷許容量が、予め設定された値以上であることを特徴とする半導体集積回路。
【請求項２】
前記予め設定された値は、前記ゲート酸化膜及び前記ダミーゲートが共に、前記ゲート配線層に蓄積する電荷によって破壊されない値よりも大きいことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ゲート配線層は、コンタクトホールを介して上層配線に接続されるコンタクトセル部を有し、前記ダミーゲート酸化膜は、前記コンタクトセル部下部に形成されることを特徴とする請求項１、又は２に記載の半導体集積回路。
【請求項４】
前記ダミーゲート酸化膜は、前記コンタクトホール直下を除いた領域に形成されることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記ダミーゲート酸化膜は、前記半導体基板表面に形成された不純物拡散領域と、前記ゲート配線層との間に形成されることを特徴とする請求項１、又は２に記載の半導体集積回路。
【請求項６】
前記ダミーゲート酸化膜は、ゲート長を確保するために設けられた前記ゲート配線層領域下部に形成されることを特徴とする請求項１、又は２に記載の半導体集積回路。
【請求項７】
前記ダミーゲート酸化膜は、前記ゲート酸化膜と同一工程で形成されることを特徴とする請求項１乃至６のいずれか一項記載の半導体集積回路。
【請求項８】
ゲート配線層の蓄積する電荷に対する許容値が予め設定された値以下となるゲート酸化膜を抽出し、
抽出された前記ゲート酸化膜上の前記ゲート配線層下部に、前記ゲート酸化膜と合わせた電荷許容量が予め設定された値以上となる前記ダミーゲート酸化膜を配置させることを特徴とする半導体集積回路設計方法。
【請求項９】
前記予め設定された値は、前記ゲート酸化膜及び前記ダミーゲートが共に、前記ゲート配線層に蓄積する電荷によって破壊されない値よりも大きいことを特徴とする請求項８に記載の半導体集積回路設計方法。
【請求項１０】
前記ダミーゲート酸化膜を、コンタクトホールを介して上層配線に接続するコンタクトセル部下部に配置させることを特徴とする請求項８、又は９に記載の半導体集積回路設計方法。
【請求項１１】
前記ゲート配線層を、半導体基板表面に形成された不純物拡散領域上に延在させ、
前記ダミーゲート酸化膜を、前記不純物拡散領域と、前記ゲート配線層との間に配置させることを特徴とする請求項８、又は９に記載の半導体集積回路設計方法。
【請求項１２】
半導体基板上に形成されたゲート配線層と接続するコンタクトセル部を抽出し、
前記コンタクトセル部下部にダミーゲート酸化膜を配置させる、半導体集積回路設計方法。
【請求項１】
半導体基板上に形成されたゲート配線層と、
トランジスタ形成領域上の前記ゲート配線層下部に形成されたゲート酸化膜と、
半導体基板上の前記ゲート配線層下部に形成されたダミーゲート酸化膜とを有し、
前記ゲート酸化膜と前記ダミーゲート酸化膜を合わせた電荷許容量が、予め設定された値以上であることを特徴とする半導体集積回路。
【請求項２】
前記予め設定された値は、前記ゲート酸化膜及び前記ダミーゲートが共に、前記ゲート配線層に蓄積する電荷によって破壊されない値よりも大きいことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ゲート配線層は、コンタクトホールを介して上層配線に接続されるコンタクトセル部を有し、前記ダミーゲート酸化膜は、前記コンタクトセル部下部に形成されることを特徴とする請求項１、又は２に記載の半導体集積回路。
【請求項４】
前記ダミーゲート酸化膜は、前記コンタクトホール直下を除いた領域に形成されることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記ダミーゲート酸化膜は、前記半導体基板表面に形成された不純物拡散領域と、前記ゲート配線層との間に形成されることを特徴とする請求項１、又は２に記載の半導体集積回路。
【請求項６】
前記ダミーゲート酸化膜は、ゲート長を確保するために設けられた前記ゲート配線層領域下部に形成されることを特徴とする請求項１、又は２に記載の半導体集積回路。
【請求項７】
前記ダミーゲート酸化膜は、前記ゲート酸化膜と同一工程で形成されることを特徴とする請求項１乃至６のいずれか一項記載の半導体集積回路。
【請求項８】
ゲート配線層の蓄積する電荷に対する許容値が予め設定された値以下となるゲート酸化膜を抽出し、
抽出された前記ゲート酸化膜上の前記ゲート配線層下部に、前記ゲート酸化膜と合わせた電荷許容量が予め設定された値以上となる前記ダミーゲート酸化膜を配置させることを特徴とする半導体集積回路設計方法。
【請求項９】
前記予め設定された値は、前記ゲート酸化膜及び前記ダミーゲートが共に、前記ゲート配線層に蓄積する電荷によって破壊されない値よりも大きいことを特徴とする請求項８に記載の半導体集積回路設計方法。
【請求項１０】
前記ダミーゲート酸化膜を、コンタクトホールを介して上層配線に接続するコンタクトセル部下部に配置させることを特徴とする請求項８、又は９に記載の半導体集積回路設計方法。
【請求項１１】
前記ゲート配線層を、半導体基板表面に形成された不純物拡散領域上に延在させ、
前記ダミーゲート酸化膜を、前記不純物拡散領域と、前記ゲート配線層との間に配置させることを特徴とする請求項８、又は９に記載の半導体集積回路設計方法。
【請求項１２】
半導体基板上に形成されたゲート配線層と接続するコンタクトセル部を抽出し、
前記コンタクトセル部下部にダミーゲート酸化膜を配置させる、半導体集積回路設計方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−１０３６３２（Ｐ２００７−１０３６３２Ａ）
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願番号】特願２００５−２９０９２４（Ｐ２００５−２９０９２４）
【出願日】平成１７年１０月４日（２００５．１０．４）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願日】平成１７年１０月４日（２００５．１０．４）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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