【課題】物理ヒューズ搭載によるＬＳＩのレイアウト面積の増加抑制とセキュリティ機能向上を同時に実現する半導体装置を提供する。
【解決手段】テストパッド部１と、入力バッファ回路部２と、ＣＭＯＳトランスファー回路３と、ＣＭＯＳトランスファー回路部３を制御する為の入力制御回路４を備え、入力制御回路４に搭載された物理ヒューズ２１の接続もしくは切断の状態に応じて、前記ＣＭＯＳトランスファー回路部３の活性もしくは非活性の状態を一括して制御する。入力制御回路４の出力信号ＶＣＯＮＴ１０にて検査時に必要なテストパッド部１の制御が可能な為、レイアウト面積の増加を抑制し、かつ、出荷の際のヒューズ切断によりセキュリティも同時に確保できる。 （もっと読む）

【課題】 プリント基板上のバスに接続された複数のデバイスに対して、バス動作速度の向上と信号品質の維持を両立する。
【解決手段】 駆動強度を複数の強度から選択可能な出力ドライバを外部バス信号を駆動する出力ドライバセルに使用し、外部バスデバイスのアドレス領域に応じて外部バス信号駆動強度が選択可能となるように構成する。 （もっと読む）

【課題】分割不可パターンの配置可能領域の不足を解消できるパターン配置方法を提供する。
【解決手段】所定幅の素子領域を有するように設計したパターンを所定幅のスクライブライン領域を空けた所定の配置ピッチで配置する第１工程と、マスク上のスクライブライン領域に分割不可パターンを配置する第２工程とを備え、第１工程は、デバイスチップの配置ピッチを１つのサブフィールドの一辺の正の整数倍の値に設定すると共に、スクライブライン領域を有するサブフィールドと隣接し素子領域の縁に相当するサブフィールドに所定幅の空白領域をスクライブライン領域と平行に、かつ、空白領域とスクライブライン領域との境界がサブフィールドどうしの境界と一致するように配置する工程を含み、第２工程は、スクライブライン領域を含むサブフィールド内に分割不可パターンを配置する工程を含む。 （もっと読む）

【課題】大規模回路、特に複数のＩＰを用いた回路等を組合せて設計されたシステムＬＳＩの回路設計を容易に行うことが可能な半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置であって、伝送路を介して被駆動回路１０４と接続され、被駆動回路１０４を駆動する駆動信号を被駆動回路１０４に供給する駆動部１０１と、被駆動回路１０４と駆動部１０１との間の伝送路に挿入され、被駆動回路１０４に供給される駆動信号を通過又は遮断するスイッチ１０２と、スイッチ１０２と駆動部１０１との間の伝送路に接続され、駆動信号の代わりに、半導体集積回路装置の外部から供給されるテスト信号を被駆動回路１０４に伝達する伝達部１０３とを備える。 （もっと読む）

【課題】半導体装置の平面寸法を縮小する。
【解決手段】半導体基板３０上に、入出力回路１１が形成され、その上を接地配線７および電源配線８が通り、その上にボンディングパッド４用の導体層５１が形成されている。入出力回路１１は、ｎＭＩＳＦＥＴ形成領域２１およびｐＭＩＳＦＥＴ形成領域２７のＭＩＳＦＥＴ素子と、保護素子として機能する抵抗素子形成領域２２，２６の抵抗素子およびダイオード素子形成領域２３，２５のダイオード素子とにより形成されている。これら保護素子に接続された、接地配線７および電源配線８よりも下層の配線５３は、ｎＭＩＳＦＥＴ形成領域２１とｐＭＩＳＦＥＴ形成領域２７の間でかつ接地配線７と電源配線８の間の引き出し領域２４で引き出されて導体層５１に接続されている。 （もっと読む）

【課題】半導体集積回路に内蔵されたチャージポンプ型の昇圧電源回路の電力損失を減らし、高効率化し、電源供給能力の改善また立ち上げ時間の短縮を可能とする。
【解決手段】直列接続された複数段の転送ゲートＴＧ１〜ＴＧ７の段間ノードに複数のキャパシタＣ１〜Ｃ６の一端がそれぞれ接続され、クロックバッファから複数段のキャパシタの各他端に二相のクロック信号φ１，φ２が供給され、クロック信号によりキャパシタを充電した後に昇圧電圧を転送ゲートにより次段に転送する動作を繰り返すことにより、入力電圧を昇圧して昇圧電圧を出力するチャージポンプ型の昇圧電源回路において、昇圧電源回路は、キャパシタ群および転送ゲート群がそれぞれ２分割されてクロックバッファ領域２０を挟んでその両側に配設されたパターンレイアウトを有し、２分割されたキャパシタ群の配置領域２１１，２１２には互いに異なる位相のクロック信号が供給される。 （もっと読む）

【課題】半導体集積回路の消費電力の低減と演算処理速度の向上とを達成する。
【解決手段】第１動作周波数で動作する第１プロセッサ（１１）と、上記第１プロセッサに比べてリーク電流が少なく抑えられ、且つ、上記第１動作周波数よりも低い第２動作周波数で動作する第２プロセッサ（１２）と、アプリケーションソフトウェアの実行先を、上記アプリケーションソフトウェアの要求動作速度に応じて、上記第１プロセッサと上記第２プロセッサとに選択的に切り換え可能な選択部（１０）とを設ける。上記第１プロセッサと上記第２プロセッサとは、それぞれ同一の命令セットを実行可能とされる。上記アプリケーションソフトウェアの要求動作速度に応じた高速処理が可能とされ、また、上記アプリケーションソフトウェアの要求動作速度を越える速度での処理に伴う無駄電流が排除される。 （もっと読む）

【課題】基板上のスペース（面積）の有効利用により素子自体の小型化を図りながら、過電圧の印加（ＥＳＤやサージ電圧等）に対する耐性についてもこれを高く維持することのできるダイオードを提供する。
【解決手段】保護回路素子としてのダイオードにおいて、アノード領域１ａ同士およびカソード領域１ｂ同士を、これら各領域上にそれぞれ領域内に収まるような態様で配設された配線２ａおよび２ｂと、該配線２ａおよび２ｂのコンタクトホールＣＴ２を介した上層配線である配線３ａおよび３ｂとによって、それぞれ電気的に接続する。またここで、配線３ａおよび３ｂは、互い違いの櫛歯配線対によって構成されており、これによって、アノード領域１ａおよびカソード領域１ｂを各別に並列接続させる。 （もっと読む）

【課題】識別コードの作り込みが簡単で低コストであって、かつ、識別コードの読み出しを簡単に行うことができる半導体チップおよびその駆動方法を提供する。
【解決手段】入出力パッドＰ０〜Ｐ４は、入力保護回路１０を介して内部回路１１に信号を入出力する。識別用ダイオード１２は、一例としての識別コード“１０１０”に応じ、入出力パッドＰ０，Ｐ２に対してそれぞれ設けられている。識別用ダイオード１２のアノードは、入出力パッドＰ０，Ｐ２にそれぞれ接続されている。識別用パッドＰ６は、各識別用ダイオード１２のカソードに共通に接続されている。識別用パッド６に接地電圧を印加した状態で、入出力パッドＰ０〜Ｐ４に対して正の電流を印加することにより、上記識別コードが電圧値として読み出される。また、識別用ダイオード１２のアノードとカソードとを逆にして接続することも可能である。 （もっと読む）

【課題】許容電流不足による工程の手戻りを防止する。
【解決手段】レイアウト手段１１によって、セル初期配置（ステップＳ１１）、クロックツリー合成（ステップＳ１２）および最適化（ステップＳ１３）の各ステップが終了するごとに、消費電流見積り手段１２によって、それぞれセル初期配置後消費電流見積り（ステップＳ２１）、クロックツリー合成後消費電流見積り（ステップＳ２２）および最適化後消費電流見積り（ステップＳ２３）が実行される。各消費電流見積り処理では、それぞれに対応するステップ終了時に適したモデルを選択し、設計対象のチップ領域を電源補助線で分割したパワーユニットごとに許容電流値と消費電流値の見積りを行って、消費電流値が許容電流値を超えていないことを確認する。 （もっと読む）

【課題】複数の異なる電源ラインから電源電圧が供給されて動作する複数の内部回路を有する半導体集積回路において、任意の箇所に配置された複数の電源ライン間に保護回路を接続する際の配線のインピーダンスを低減すると共に、レイアウトの自由度を高めてチップサイズを低減する。
【解決手段】この半導体集積回路は、半導体基板と、半導体基板の複数の領域にそれぞれ形成された複数の内部回路と、サージノイズを抑制し複数の内部回路の静電気による破壊を防止するために、複数の内部回路の電源ライン間に挿入される複数の整流素子と、複数の内部回路のいずれかに電気的に接続された信号配線を含む少なくとも１つの配線層と、複数の内部回路の電源ライン間を少なくとも１つの整流素子を介して電気的に接続するための配線を含む最上層の配線層とを具備する。 （もっと読む）

【課題】精度の高いシミュレーションを行うことができる半導体集積回路の設計方法を提供することを目的とする。
【解決手段】活性領域１４〜１７およびゲート配線２１〜２５が配置する標準セルにおいて、活性領域１４、１５、１６、１７におけるゲート幅方向の長さを、ゲート長方向の端部において最大にする。 （もっと読む）

【課題】ウェハーレベルでのバーンインテストに対応可能であって、テスト用の回路の設計容易化が見込める半導体集積回路を提供することを目的とする。
【解決手段】バーンインテストモードにおいて、ＰＬＬ回路１の出力クロックを、直接或いは反転回路等のリファレンス入力信号出力回路２を介してＰＬＬ回路１のリファレンス入力端子に供給するとともに、セレクタ３を介してスキャンチェーンを構成する初段のフリップフロップＦＦにデータ入力信号として供給することにより、初段のフリップフロップＦＦから擬似的な乱数を発生させ、回路全体に適切なストレスを印加する。 （もっと読む）

【課題】一対の素子間の比精度を向上し、差動回路のオフセット電圧不良を低減する。
【解決手段】差動増幅回路を構成する一対のＭＯＳトランジスタＱ１、Ｑ２および一対の抵抗Ｒ１、Ｒ２の素子を備えている。これら素子はそれぞれが絶縁分離されて半導体基板１の主面上に形成されており、プラスチックパッケージ３で覆われている。また、それら素子の平面形状は角部５ａが直角の三角形状である。ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２は、それぞれの角部５ａの対辺が向かい合って配置されている。同様に、抵抗Ｒ１と抵抗Ｒ２とは、それぞれの角部５ａの対辺が向かい合って配置されている。 （もっと読む）

【課題】高集積化及び高信頼性を実現した半導体集積回路装置を提供する。
【解決手段】第１電圧電源で動作するＣＭＯＳ回路により形成された信号で、上記第１電圧電源よりも高い第２電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置である。上記ＣＭＯＳ回路のうち、そのラッチアップ状態によって上記出力ＭＯＳＦＥＴを同時にオン状態にさせる可能性を持つ回路部分のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成する。上記第１回路部分を除く第２回路部分は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。 （もっと読む）

【課題】瞬時電流を半導体集積回路の広範で抑制し、かつダミーパターンが既存配線に対してノイズ源とならない半導体集積回路の製造方法を提供する。
【解決手段】半導体基板上に機能素子およびかかる機能素子間を接続する信号配線、電源／グランド配線を含む各配線、および各配線の配線面積率を調整するダミーパターンが備わる半導体集積回路の製造方法において、半導体集積回路の機能情報に基づいて機能素子および各配線のレイアウトを決定する配置・配線工程Ｓ１１と、各配線の少なくとも何れか一つの配線を幅方向に拡大させて拡大配線領域を形成後に、この拡大配線領域の反転領域を抽出してダミーパターンを設ける部位を形成するダミーパターン配線領域抽出工程Ｓ１２と、ダミーパターン配線領域に対して、各配線の配線方向と垂直な方向にダミーパターンが生成されるダミーパターン生成工程Ｓ１３と、を含むことを特徴とする。 （もっと読む）

【課題】製造工程の複雑化や製造コストの増大を生じること無く、十分な電源容量を保ち、電源電圧を安定化させることが可能な半導体集積回路を提供する。
【解決手段】多層配線構造を有する半導体集積回路において、最上層のメタル配線層Ｍ_ＴＯＰと該メタル配線層Ｍ_ＴＯＰの一層下のメタル配線層Ｍ_{ＴＯＰ−１}とが、半導体基板上に形成された回路に異なる電位を供給する、同一方向に配列されたそれぞれ複数の電源配線により構成され、上方から見た場合に前記メタル配線層Ｍ_ＴＯＰを構成する電源配線と、前記メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線とが絶縁膜を挟んで交差するように配置されると共に、前記回路に供給する電位が同じである電源配線により挟まれる領域の前記絶縁膜には接続孔を設けて同電位の電源配線同士を導通させ、前記回路に異なる電位を供給する電源配線により挟まれる領域にキャパシタを形成することを特徴とする半導体集積回路。 （もっと読む）

【課題】 チップを基板に実装した状態でソフトウェア的に、半導体集積回路チップとそれと接する基板側との接続状態を検出することができる半導体装置を提供する。
【解決手段】 半導体集積回路チップ上の電極パッドとパッケージのリード端子とが電気的に接続されることによってチップが支持される半導体装置において、入力レベルを所定の第１レベルに固定可能な入力バッファを少なくとも有する第１バッファと、出力バッファを少なくとも有する第２バッファと、第１バッファの入力端子と接続する第１電極パッドと、第２バッファの出力端子と接続する第２電極パッドとを備え、第１電極パッドと第２電極パッドとがリード端子を介して接続した状態において、テストモード時に、第２バッファが第２レベルを出力し、第１バッファが第２レベルの入力を検出したときに正常であると判定し、第１バッファが第１レベルの入力を検出したときに異常であると判定する。 （もっと読む）

【課題】本発明の目的は、静電気に対する保護の向上を図り、設計の効率化を図ることができるバルクマスタ基板を提供することにある。
【解決手段】バルクマスタ基板は、マスタスライス方式が適用される配線層形成前のバルクマスタ基板であって、チップ周縁に沿って配列される複数のセル１４０を有し、複数のセル１４０は、少なくとも１つの電源分離セル１６０を有し、電源分離セル１６０には、双方向ダイオードとして機能する少なくとも１つの静電保護素子３００，４００が設けられている。 （もっと読む）

【課題】 内部電源電圧を所定の値に出来ない場合があった。
【解決手段】 半導体集積回路は、外部電源電圧が入力される外部端子と、前記外部端子と複数の内部電源配線との間に接続された複数の電界効果トランジスタと、前記内部電源配線の前記複数の電界効果トランジスタの出力点からの電圧降下がそれぞれ略同一な箇所の電位が入力され、前記入力された電位に基づいて前記複数の電界効果トランジスタを制御する電圧を出力する制御回路とを有する。 （もっと読む）