【課題】複数の電圧レベルの電源電圧が供給される入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給を可能にする。
【解決手段】半導体装置３において、入出力バッファ回路ＢＦは電圧レベルの変換を行なう。第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。第２の電源配線ＬＶＬは、入出力バッファ回路ＢＦの第２の回路部分ＬＣと接続され、第２の回路部分ＬＣに第２の電源電圧ＶＣＣ２を供給する。複数のスイッチ部ＳＷは、第３の電源配線ＳＶＬに沿った複数箇所にそれぞれ設けられる。複数のスイッチ部ＳＷの各々は、内部回路１０から出力された制御信号に応じて、第１および第２の電源配線ＨＶＬ，ＬＶＬのうち選択された一方の電源配線と第３の電源配線ＳＶＬとを接続する。 （もっと読む）

【課題】チップコストの低下とチップ歩留りの向上とを同時に実現する。
【解決手段】実施形態に係わる半導体チップは、パッド領域１１及び方形でないゲート領域１２を備える第１のレイアウトＬ１と、第１のレイアウトＬ１を１８０°回転させた第２のレイアウトＬ２とを備える。第１及び第２のレイアウトＬ１，Ｌ２は、点対称かつ重なり合わずに結合されることによりチップレイアウトを構成する。チップレイアウトは、方形のチップ領域内に配置され、第１及び第２のレイアウトＬ１，Ｌ２は、それぞれ独立に動作するＬＳＩを構成する。 （もっと読む）

【課題】並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上する。
【解決手段】Ｉ／Ｏセル２は、１つの出力信号を正転信号と反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、２つのＩ／Ｏセル２が並列接続された構成からなる。２つのＩ／Ｏセル２の出力部となるインバータ６の出力部は、配線１７によってそれぞれ接続されており、２つのＩ／Ｏセル２の出力部となるインバータ７の出力部は、配線１８によってそれぞれ接続されている。配線１７は、Ｉ／Ｏセル２の下辺側に２つのＩ／Ｏセル２を横断するように形成され。配線１８は、該配線１７の上方に形成されており、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。 （もっと読む）

【課題】挿入損失およびチップサイズの増大を生じることなく、歪特性に優れた高周波スイッチおよび高周波モジュールを提供する。
【解決手段】高周波スイッチであって、高周波信号を入出力するための複数の入出力端子１０１〜１０３と、２つの入力端子１０１、１０３間に設けられた基本スイッチ部１０４、１０５と、基本スイッチ部１０４、１０５の導通および遮断を制御するための制御電圧が入力される制御端子１０６、１０７とを備え、基本スイッチ部１０４、１０５は、メアンダ形状のゲート電極を有するメアンダ型のＦＥＴ１１０〜１１３及びＦＥＴ１２０〜１２３が多段に接続されて形成され、ＦＥＴ１１０〜１１３、及び１２０〜１２３のうち、入出力端子１０３からの電気的距離が最も短いＦＥＴ１１３、及び１２０のフィンガー長は、他のＦＥＴ１１０〜１１２、及び１２１〜１２３のフィンガー長よりも短い。 （もっと読む）

【課題】セル内のメタル配線幅を、設計上許容すべき最大駆動容量Ｃｍａｘ未満の配線幅に設定して、セル内の容量を削減し、セル相互間距離が非常に近い回路などにおいて伝播遅延を所定時間以下に設計することができるようにする。
【解決手段】配線幅以外は全て同一のレイアウトパターンを備えた２種類のスタンダードセル１０１、１５１が用意される。一方のスタンダードセル１０１は、セル内部のメタル配線１０８、１１０の配線幅Ｗｓ１、Ｗｄ１は太く、他方のスタンダードセル１５１では、セル内部のメタル配線１５８、１６０の配線幅Ｗｓ２、Ｗｄ２は、前記一方のスタンダードセル１０１の配線幅Ｗｓ１、Ｗｄ１よりも細く設定される（Ｗｓ２＜Ｗｓ１、Ｗｄ２＜Ｗｄ１）。配線幅の細いセルライブラリ１５１は、駆動負荷の小さい回路に限定して適用される。 （もっと読む）

【課題】信号配線が電源配線と長距離に亘って並走することを回避して、信号配線の寄生容量を低減してノイズの影響を低減する半導体装置の配線構造及びそれを備えた半導体装置を提供すること。
【解決手段】第１方向Ｘ１に延びる複数の第１配線１Ｖから構成される第１配線層１１０と、第１配線層１１０の上に配設され、第１方向Ｘ１に交差する第２方向Ｘ２に延びる複数の第２配線２Ｖから構成される第２配線層１２０とを備え、第１配線層１１０および第２配線層１２０は、第１方向Ｘ１および第２方向Ｘ２により規定される平面内に設定された配線領域Ｒ内に配設され、第１配線１Ｖは、配線領域Ｒの第１方向Ｘ１における一端から他端までの全長よりも短い長さでそれぞれ形成され、第２配線２Ｖは、配線領域Ｒの第２方向Ｘ２における一端から他端までの全長よりも短い長さでそれぞれ形成されている半導体装置１００の配線構造。 （もっと読む）

【課題】チップ面積の増加を抑制しつつ、ウェハ状態でのスクリーニング時に電源電圧低下（ＩＲドロップ）を抑えることができる半導体装置を提供する。
【解決手段】本発明の一形態に係る半導体装置５０は、半導体チップ１００と、半導体チップ１００上面の中央部のチップ中央領域１２０に形成された複数の外部接続用パッド１０２及び複数の検査用パッド１０４と、複数の外部接続用パッド１０２上に形成されたバンプ１０５とを備える。 （もっと読む）

【課題】本発明は、ドライバー集積回路チップの電源連結構造に関し、より詳細には、ドライバー集積回路チップ内部のルーティングパターンをＬＯＧと並列で配置して、チップの両端に配置された電源を連結することで配線を簡素化してライン抵抗を減少させることができるドライバー集積回路チップの電源連結構造を提供する。
【解決手段】本発明によるドライバー集積回路チップの電源連結構造によると、ドライバー集積回路チップの入出力端子の配線数を減少させて配線を簡素化して、これによりチップサイズを減らして及び製造費用を減少させることができる効果があり、チップ内部のルーティングパターンとＬＯＧを並列で連結することでライン抵抗が減少されて、信号の遅延を減らすことができる長所がある。 （もっと読む）

【課題】ＣＭＰ処理においてダミーパターンに機械的ストレスが作用しても、ダミーパターンが折れ曲がったり、ダミーパターンの一部が欠落したりすることを抑制できる半導体集積回路およびそのパターンレイアウト方法を提供する。
【解決手段】半導体集積回路は、所定の機能領域と、空き領域ＳＰ１に形成されたダミーパターンＤＭＰ１とを備える。空き領域ＳＰ１は、所定の機能領域同士の間に位置する。ダミーパターンＤＭＰ１は、枠状に形成されるとともに、ダミーパターンＤＭＰ１の外縁ＥＤを規定する第１メタル部ＭＴ１と、第１メタル部ＭＴ１の内周側に位置し、第１メタル部ＭＴ１に連続するように形成された第２メタル部ＭＴ２と、第１メタル部ＭＴ１の内周側において第２メタル部ＭＴ２が形成されていない領域に位置する複数の非形成領域ＮＴと、を有する。 （もっと読む）

【課題】層間絶縁膜が剥離しにくい半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法において、複数のデバイス領域がスクライブライン領域によって区画された半導体ウェーハ上に、層間絶縁膜内に配線及びビアが設けられた多層配線膜を形成する工程と、前記スクライブライン領域内に設定されたダイシング領域の一部に配置された前記多層配線膜及び前記半導体ウェーハを除去することにより、前記多層配線膜及び前記半導体ウェーハを前記デバイス領域毎に切り分ける工程と、を設ける。そして、前記多層配線膜を形成する工程において、前記スクライブライン領域における前記ダイシング領域を除く領域には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成し、前記ダイシング領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しない。 （もっと読む）

【課題】電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現する。
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。 （もっと読む）

【課題】高いＰＳＲＲを有する定電圧回路を提供する。
【解決手段】電流源１０は、基準電流Ｉｒｅｆを生成する。第１トランジスタＭ１は、その一端が電流源１０と接続され、かつそのゲートソース間が接続されたデプレッション型のＭＯＳＦＥＴである。第２トランジスタＭ２は、その一端が第１トランジスタＭ１の他端と接続され、その他端が固定電圧端子と接続され、かつそのゲートドレイン間が接続されたエンハンスメント型のＭＯＳＦＥＴである。第３ＭＯＳＦＥＴは、その一端が電流源１０と接続され、その他端が固定電圧端子と接続され、かつそのゲートが第１トランジスタＭ１と第２トランジスタＭ２の接続点Ｎ１と接続されたエンハンスメント型のＰチャンネルＭＯＳＦＥＴである。定電圧回路１００は、第３トランジスタＭ３のゲート電圧およびそのソース電圧の少なくとも一方に応じた電圧を出力する。 （もっと読む）

【課題】昇圧効率を向上させた昇圧回路を提供することを課題の一とする。または、昇圧効率を向上させた昇圧回路を用いたＲＦＩＤタグを提供することを課題の一とする。
【解決手段】単位昇圧回路の出力端子に当たるノード、または当該ノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。 （もっと読む）

【課題】
組込み自己試験法によるテスト機構を備えた半導体集積回路において、診断テストパターン数を増加させずに故障検出率を向上させることができるプログラムを提供する。
【解決手段】
診断テストパターンとして発生した擬似乱数の各々で新たに検出される故障数が０又は、所定の基準値以下であるかを判定するステップと、テストグループに割り当てられた診断テストパターン発生回数の最後で発生した擬似乱数で新たに検出される故障数が任意の基準値以上であるかを判定するステップとから、パス数比でテストグループに割り当てられた診断テストパターン数を、故障の検出のし易さ（難易度）に応じて再配分することで診断テストパターン数を最適化し、故障検出率を向上させる。 （もっと読む）

【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】電源の立ち上がりを検出するための電源検出器の数を大幅に増加させることなく、電子回路の電源シーケンスフリー化を実現する。
【解決手段】３種類以上の電源電圧が供給されて動作される電子回路（１、１Ａ、１Ｂ）は、所定の電源電圧を動作電源として動作する第１の検出回路（１０１）により、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第１の検出信号（１０４＿１）を生成する。また、前記電子回路は、前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記他の電源電圧毎に設けられた第２の検出回路（１０２）により、前記所定の電源電圧が立ち上がったか否かを示す第２の検出信号（１０６＿Ａ〜１０６＿Ｆ）を生成する。そして、前記電子回路は、前記第１の検出信号及び第２の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための制御信号（１０４＿２〜１０４＿７）を生成する。 （もっと読む）

【課題】 セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。 （もっと読む）

【課題】ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑える。
【解決手段】半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層２ａ〜２ｃとを有する。配線層２ａ，２ｂの間にダミービア１１が形成されており、配線層２ｂにダミービア１１と接続されたダミー配線１２が形成されている。ダミー配線１２は、スタックビア構造２０の配線層２ｂに形成された中間配線２４よりも、面積が小さい。 （もっと読む）

【課題】チップ設計におけるチップの再設計時間を最小に抑える。
【解決手段】カスタム設計チップを、可変でスケーラブルなモジュールマルチプロセッサ設計で、設計を含むモジュールの再設計を行わずに提供する方法である。この設計では、ＰＵモジュール、第１の複数のアシストプロセッシングモジュール、及び、各々が複数のアシストプロセッシングモジュールのうち異なる１つに関連付けられている第１の複数のＤＭＡコントロールモジュールが含まれる。複数のモジュールのうち１つ以上のモジュールを含む、第１のマルチプロセッサ設計を生成し、この第１の設計から、削減する、及び／又は、追加するモジュールの数を予め選択する。更に、予め選択されたモジュールが選択された数削減及び／又は追加された、第２のマルチプロセッサ設計を行う。 （もっと読む）

【課題】製造プロセスが簡便な多層配線構造を有する半導体装置を提供する。
【解決手段】第１配線層と、第１配線層上の第１層間絶縁膜と、第１配線層と交差し、第１層間絶縁膜上に設けられた第２配線層と、第２配線層上の第２層間絶縁膜と、第１配線層と第２配線層とを電気的に接続するビア導体とを有し、第２配線層は、第１配線層との交差位置に当該第２配線層を分離するスペースを有し、前記ビア導体は、分離された第２配線層間を電気的に接続するように前記分離スペースを経由し、第２層間絶縁膜および第１層間絶縁膜を貫通して第１配線層に達する、半導体装置。 （もっと読む）