【課題】ＳＯＩ型のＭＯＳトランジスタを用いた回路の高速動作と低消費電力を向上させる。
【解決手段】複数個のＳＯＩ構造のＭＯＳトランジスタには、ボディーフローティング、ボディー電圧固定、及びボディー電圧が可変可能にされたものが混在される。動作電源が相対的に低電圧であってスイッチング動作を主体とする論理回路において高速動作を期待するときはボディーフローティングを、電流電圧特性のキンク現象を本質的に嫌うアナログ系回路にはボディー電圧固定、アクティブ状態では動作の高速性が要求されスタンバイ状態では低消費電力が要求される論理回路にはボディーバイアス可変の制御を採用すればよい。ボディーフローティング、ボディー電圧固定、及びボディー電圧可変とされるトランジスタを混在させることにより、動作の高速化と低消費電力の点について回路の機能や構成に応じて的確なボディーバイアスを採用することが容易になる。 （もっと読む）

【課題】バイアホールの形成が困難な材料の半導体基板を用いてもモノリシック化が容易なモノリシックマイクロ波集積回路を提供すること。
【解決手段】半導体基板と、この半導体基板の一方の面に形成される導体と、この導体の形成された面と同じ面に形成された接地導体とを有し、前記導体と前記接地導体により高周波回路を構成することを特徴とするモノリシックマイクロ波集積回路。 （もっと読む）

【課題】半導体集積回路装置の集積度をより向上させる。
【解決手段】半導体の基板１０上に複数のスタンダードセルが帯状に配置されるセル配置領域１１ａ、１１ｂを含む。セル配置領域１１ａ、１１ｂには、セル配置領域に形成されたＮウェル１３およびＰウェル１２と、Ｎウェル１３およびＰウェル１２の下方の基板内に形成されたディープＮウェル１５と、を備える。さらに、セル配置領域１１ａ、１１ｂのそれぞれに配され、一辺がセル配置領域の帯と同じ高さを有し、Ｐウェル１２を通してスタンダードセルに基板バイアスを与える基板バイアス供給用セル１４ａを備える。基板バイアス供給用セル１４ａは、縦方向に連続し横方向には周期的に配される。基板バイアス供給用電源に係る配線経路としてディープＮウェル１５およびＰウェル１２を用いて、多くの基板バイアス供給用の配線を省略する。 （もっと読む）

【課題】金属配線自身の幅が狭くなることにより対接地容量は小さくなっても、金属配線
間でのクロストークの発生は何ら低減されなかった。
【解決手段】相互に隣接して延在する第１、第２の金属配線であって、相互に対向する、
前記第１の金属配線の第１の面及び前記第２の金属配線の第２の面の、前記延在方向に交
差する断面形状が、実質的に八の字状、又は、逆八の字状である前記第１、第２の金属配
線を含む。 （もっと読む）

【課題】スキューの無い複数のクロック信号を出力する機能を有する半導体パッケージとその内部のクロック配線方法を提供する。
【解決手段】基板１０上に実装された半導体パッケージ１１内部の半導体ダイ１２から線路１０１、１０２、及び１０３を介して、同位相・同一周波数のクロック信号が出力される。線路１０１、１０２、及び１０３は等長とする。これらの線路１０１、１０２、及び１０３を半導体パッケージ１１内の結合点１００で結合することにより、夫々の線路を通るクロック信号を重ね合わせてクロック信号間のスキューをゼロにする。スキューをゼロにしたクロック信号を互いに等長な線路１０４、１０５、及び１０６に分岐して、半導体パッケージ１１の出力端子１０７、１０８及び１０９からスキューの無いクロック信号を出力する。 （もっと読む）

【課題】ある配線に供給する固定電圧を簡易に変更可能な半導体集積回路を提供する。
【解決手段】電圧固定ユニット１０は、第１固定電圧Ｖｄｄまたは、第１固定電圧Ｖｄｄとは異なる第２固定電圧ＧＮＤのいずれかが選択的に印加される出力配線１６を含む。電圧固定ユニット１０は、接続されるべき回路ブロックに対して、出力配線１６を介して、第１固定電圧Ｖｄｄまたは第２固定電圧ＧＮＤのいずれかを供給するものである。本半導体装置の製造工程において、出力配線１６に第１固定電圧Ｖｄｄを印加する第１接続素子１４ａまたは、出力配線１６に第２固定電圧ＧＮＤを印加する第２接続素子１４ｂのいずれかを、所定の箇所に選択的に形成する。 （もっと読む）

【課題】動作電源電圧以上のアナログ入力信号の供給を可能とした半導体装置を提供する。
【解決手段】第１電源電圧で形成されたアナログ入力信号が供給される外部端子に、上記アナログ入力信号に対応した静電保護回路を設ける。上記静電保護回路を通した上記アナログ入力信号を分圧抵抗により上記第１電源電圧よりも低い第２電源電圧に対応した電圧に分圧する。上記分圧抵抗で分圧されたアナログ入力信号を上記第２電源電圧で動作する入力回路で受けて内部アナログ信号を形成する。上記入力回路の入力端子から上記第２電源電圧に向けて電流を流す第１の一方向性素子と、回路の接地電位から第１入力回路の入力端子に向けて電流を流す第２の一方向性素子とを設ける。 （もっと読む）

【課題】ＣＯＦパッケージの半導体装置において、電極部を効率よくレイアウトすることにより、半導体チップのチップサイズを小さくする。
【解決手段】ＣＯＦパッケージの半導体チップ２に設けられている電極部２ａは、長方形の一方の短辺部が切り取られて山形（三角形状）になるように形成されており、その山形部分が隣接するように千鳥配置されている。この形状により、隣接する電極部２ａをオーバラップして配置することが可能となるので、該電極２ａの配置密度を向上させることができ、半導体チップ２の長さを短くすることができる。 （もっと読む）

【課題】面積効率に優れ、且つ、ラッチアップ耐性に優れた半導体装置を実現する。
【解決手段】被保護回路を保護する半導体装置は、電源端子又はＩ／Ｏ端子となる第１の端子１と接地端子となる第２の端子２との間に形成された第１のサイリスタ１０と第２のサイリスタ２０とを備える。第１のサイリスタ１０は、第１のＰＮＰトランジスタ１１と、第１のＮＰＮトランジスタ１２と、抵抗１３とを有する。第２のサイリスタ２０は、第２のＮＰＮトランジスタ２１と、第２・第３のＰＮＰトランジスタ２２とを有する。 （もっと読む）

【課題】製造ばらつきの影響の小さいクロックツリーを生成するクロックツリー形成方法を提供する。
【解決手段】クロックツリー回路のＦＦ対のフリップフロップ間の経路に対して、クロックスキューがない状態でタイミング解析を行い、ホールドエラーが発生する基準値に対しての余裕度としてホールドスラック値を求めるホールドスラック計算処理２２と、クロックツリー回路の分岐点となるバッファからＦＦ対ごとのフリップフロップ入力間の経路に対して、経路の遅延の最小値、最大値を計算し記憶するバッファ遅延計算処理２３と、経路ごとにホールドスラック値と最大値から最小値を減算した結果を比較して、ホールドスラック値より大きいと判断された場合はＦＦ対をグループ化するＦＦ対集合操作処理２４と、同一グループのＦＦ対の経路ごとに、ＦＦ対が同一のバッファで駆動するようにバッファを挿入するバッファ挿入処理２５を行う。 （もっと読む）

【課題】 従来の双方向導通可能なスイッチ回路において、スイッチ機能を担うトランジスタに含まれる寄生サイリスタで、ラッチアップが生じるという問題がある。そこで、本発明は、寄生サイリスタによるラッチアップの発生を抑制し、双方向に導通可能なスイッチ回路を提供することを目的とする。
【解決手段】本発明は、スイッチ機能を担うＭＯＳトランジスタと、ＭＯＳトランジスタのソース及びドレインに存在する寄生ダイオード、それぞれと並列に接続されたダイオードを含むスイッチ回路である。 （もっと読む）

【課題】クロック品質低下に起因してスキャン診断の信頼性が低下することのない半導体集積回路を提供する。
【解決手段】フリップフロップＦＦ（１，１）〜ＦＦ（ｍ，ｎ）は、スキャン診断モード時に、テストパターンＳＩＮを分岐クロックＣＬＫ１〜ＣＬＫｍが与えるタイミングでシフトさせる。分岐クロック配線１２０−１〜１２０−ｍは、クロックＣＬＫを分岐して、フリップフロップＦＦ（１，１）〜ＦＦ（ｍ，ｎ）に供給する。出力制御回路１３０−１〜１３０−ｍは、スキャン診断モード時に、分岐クロックＣＬＫ１〜ＣＬＫｍを信号パッドＯＵＴ１〜ＯＵＴｍに出力する。スキャン診断モード時に、分岐クロックＣＬＫ１〜ＣＬＫｍを直接出力することができるので、クロック品質の低下に起因する動作不良と順序回路の異常に起因する動作不良とを区別できる。 （もっと読む）

【課題】出力回路における低消費電力化と同時スイッチングノイズの低減とを図ることのできる半導体集積回路を提供する。
【解決手段】比較回路１１は、前回元データＤＹからの次元データＤＸのビットの変化数を所定ビット数と比較し、その比較結果を判定信号ＪＤとして出力する。選択回路１４は、この判定信号ＪＤを入力し、ビットの変化数に基づいて、次元データＤＸに判定ビットを付加した第１表現形式のデータ及び次元データＤＸの反転データとして生成された補数データ／ＤＸに判定ビットを付加した第２表現形式のデータのうち何れか一方を選択出力する。出力回路１５は、選択回路１４より選択出力された出力データＤＯを次出力データとしてメモリ２に出力する。 （もっと読む）

【課題】２つの端子間に設けられた容量素子に絶縁破壊等の不良が生じ、それにより当該容量素子の電極間が導通状態となった場合、それら２つの端子間がショート（短絡）してしまう。
【解決手段】半導体回路１は、容量素子１０、および短絡防止回路２０を備えている。容量素子１０は、端子９２（第１の端子）と端子９４（第２の端子）との間の経路中に設けられている。端子９２には、第１の電位が与えられる。一方の端子９４には、第１の電位よりも低い第２の電位が与えられる。端子９２と端子９４との間の経路中には、短絡防止回路２０も設けられている。この短絡防止回路２０は、容量素子１０と直列に接続されている。短絡防止回路２０は、容量素子１０の電極１２，１４間が絶縁状態のときに導通状態にあり、容量素子１０の電極１２，１４間が導通状態のときに絶縁状態にある。 （もっと読む）

【課題】ノイズの低減を実現可能な半導体集積回路装置を提供する。
【解決手段】複数の出力ピンＰＯ１１〜ＰＯ１５を駆動する複数の出力バッファＢＦ１１〜ＢＦ１５の内、例えばＢＦ１１〜ＢＦ１４の入力ノードに、それぞれ、遅延回路ＤＬＹ１１〜ＤＬＹ１４を設ける。各遅延回路ＤＬＹ１１〜ＤＬＹ１４の遅延時間は、それぞれ、例えば一定の時間間隔で異なっている。これによって、各出力バッファＢＦ１１〜ＢＦ１５はそれぞれ異なるタイミングで駆動するため、電源系ＶＣＣ，ＶＳＳのノイズも時間方向に分散される。また、各出力バッファＢＦ１１〜ＢＦ１５の電源系ＶＣＣ，ＶＳＳのノイズ量を監視する回路を設け、各遅延回路ＤＬＹ１１〜ＤＬＹ１４を、可変遅延回路とし、その遅延時間の調整を監視結果に基づいて行うことで、低ノイズを安定して維持することが可能となる。 （もっと読む）

【課題】Ｉ／Ｏアレイを効率よく構成することができ、パッケージ後にＩ／Ｏ（入出力回路）の静電破壊有無の確認が容易な半導体チップのＩ／Ｏアレイ構造を提供すること。
【解決手段】外部との接続を図るための接続パッド毎に入出力回路（入力回路、出力回路）を配置したレール状の入出力回路配置領域３２Ｂ、ロジック回路を配置したレール状のロジック回路配置領域３２Ｃと、接続パッド群のパッドと入出力回路との間に配設される静電破壊防止回路を配置した静電破壊防止回路配置領域３２Ａと、を持つ単位セル領域３２を有し、当該単位セル領域３２を接続パッド群のパッドと共にアレイ状に配列し、且つ隣合う前記単位セル領域の前記入力回路同士を電気的に接続したＩ／Ｏアレイ構造とする。 （もっと読む）

【課題】半導体試験装置の測定端子により検査するデバイス数を向上させる。
【解決手段】ウェハ１００上に複数の集積回路１０２，１０３を有し、集積回路を形成するためのフォトマスクに第１〜第ｎのデバイスパターンがあり、集積回路のある機能が正常であることを確認するための検査結果出力が、第１〜第ｎのデバイスパターンに対応する集積回路毎に違った特性を持つように形成されている。これにより、半導体試験装置の共通の測定器（測定端子）で複数の集積回路の検査結果出力を観測でき、より容易にデバイスの同時測定数を向上することができる。 （もっと読む）

【課題】層間絶縁膜の剥離を防止できる技術を提供する。
【解決手段】半導体チップ１には、メモリセル形成領域２が設けられ、このメモリセル形成領域の内部にメモリセルアレイ３およびデコーダ４が形成されている。さらに、メモリセル形成領域２内には中央帯５が設けられ、この中央帯５にヒューズ群６ａが配置されている。また、半導体チップ１の角部であって、メモリセル形成領域２の外側には、複数のヒューズ群６ｂが配置されている。メモリセル形成領域２の外側には、シールリング７が形成されている。 （もっと読む）

【課題】上層の電源配線から下層の電源配線への電源供給において、電源の電圧降下を低減でき、さらに下層における通常配線を形成するための領域の減少を抑制できる半導体集積回路を提供する。
【解決手段】半導体基板上に、第１の方向に延伸しセルに電源を供給する第１、第２のセル電源配線Ｍ２が形成されている。第１、第２のセル電源配線Ｍ２上には中間層電源配線が形成され、中間層電源配線上には第１の方向と直交する第２の方向に延伸し、外部から電源が供給される上層電源配線Ｍ６が形成される。第１のセル電源配線Ｍ２と上層電源配線Ｍ６との間には、中間層電源配線を介してコンタクト材ＣＳＬが形成され、第２のセル電源配線Ｍ２と上層電源配線Ｍ６との間には、中間層電源配線を介して、第１の方向でコンタクト材ＣＳＬを通る直線上、及び第２の方向でコンタクト材ＣＳＬを通る直線上からずれるように配置されたコンタクト材ＣＳＣが形成されている。 （もっと読む）

【課題】簡単に周波数特性をもたせることが実現できる多層抵抗線路を提供する。
【解決手段】基板上６に金属層４と抵抗体層３とが重ね合わせて形成されており、かつ、抵抗体層３が金属層４の上に形成されており、かつ、引き出し金属配線１に接続されている。抵抗体層３と金属層４を重ね合わせた多層構造は、低周波では多層構造全体で平均的に電界が加わり、高周波域では下層側に電界が集中する。そのため、簡単に周波数特性をもたせることが可能となる。 （もっと読む）