【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 （もっと読む）

【課題】外部回路との入出力用電極パッドを周辺部に高密度に配設した半導体チップに対する電源供給時のＩＲドロップを抑え、かつ、特性試験にも対応できる半導体チップを提供する。
【解決手段】半導体チップ１には半導体基板主面の周辺部に複数の第１の電極パッド２、第１の電極パッド２より内側の領域に少なくとも１個の第２の電極パッド３が配設されている。第１の電極パッド２の配列間には第２の電極パッド３の数以上の間隙部が設けられている。これにより、特性試験時には間隙部を通じてプローブカードとのワイヤ接続を容易に行なうことができ、実装時には、主面に第１の電極パッド２と接続するための第１のボンディングパッド５を、反対面には第２の電極パッド３と接続するための第２のボンディングパッド８が配設された配線基板４を用いることにより、第２の電極パッド３とのワイヤ接続を通じて、回路ブロックに短い配線で電源を供給することができる。 （もっと読む）

【課題】本発明は、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置を提供する。
【解決手段】集積回路であって、第１のスイッチ素子と、第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、第１の駆動端子と、前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、前記第２のスイッチ素子と前記第１の駆動端子とを接続する第２の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第１の駆動端子と前記外部端子とを接続する第３の配線と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】面積を大きくすることなく遅延量が増大された遅延セルを有する半導体装置を提供する。
【解決手段】Ｎウェル５に形成されたＰＭＯＳトランジスタ５０ｂと、Ｐウェル６に形成されたＮＭＯＳトランジスタ５０ａとからなるＣＭＯＳインバータ５０を有し、このＮウェル５とＰウェル６は上下方向に所定のパターンで配置されており、左右方向に沿って並ぶ、複数の遅延セル９及び通常論理セル１７と、
それぞれが、左右方向に沿って、遅延セル９及び通常論理セル１７に隣接して配置され、上下方向に所定のパターンで配置されたＮウェル５とＰウェル６とを有する、複数の空き領域セル８とを備え、
遅延セル９におけるウェルの配置パターンは、左右に隣接する空き領域セル８のパターンを反転したものであり、通常論理セル１７におけるウェルの配置パターンは、左右に隣接する空き領域セル８におけるパターンと同じである。 （もっと読む）

【課題】テスト端子がＩ／Ｏセルの１部を占有することをなくし、テスト端子に起因するチップサイズの増大を抑止し、コスト増大を抑止する半導体集積回路装置の提供。
【解決手段】チップの第１の辺に沿って配置される第１の論理回路セル（ＩＯセル）（２）の列と、前記第１の辺と直交する第２の辺に沿って配置される第２の論理回路セル（ＩＯセル）（２’）の列と、を有し、第１の辺と第２の辺とが交わるチップコーナー部において、第１のテスト論理回路セル（４Ａ）は、前記第１の論理回路セル（２）の列の端部のセルの辺に長辺を対向させて配置され、第２のテスト論理回路セル（４Ｂ）は、第２の論理回路セル（２’）の列の端部のセルの辺に長辺を対向させて配置され、第１のテスト論理回路セル（４Ａ）と第２のテスト論理回路セル（４Ｂ）は、それぞれの平面形状が、対向配置される前記斜辺の中間の仮想線（８）に関して互いに対称（鏡映対称）となるように配置される。 （もっと読む）

【課題】半導体回路装置のレイアウトに対する少ない調整により、当該半導体回路装置に生じた伝搬遅延時間の設計値からのずれを調整することのできる半導体回路装置を提供する。
【解決手段】ＣＭＰによる配線構造のばらつきを抑えるために設けられる複数のダミーメタルＣ１〜Ｃ５それぞれが、層間容量を有するようにダミーメタルの直上・直下に予めメタル領域・ポリシリコン領域を配置する。伝播遅延時間の調整が必要な配線には、当該配線が配置されるメタル層のマスクパターンのみを変更して、ダミーメタルＣ１〜Ｃ５を当該配線に接続して配線の容量を増加させることにより伝搬遅延時間を調整する。 （もっと読む）

【解決手段】静電気放電（ＥＳＤ）保護デバイスが、積層型半導体ダイのアクティブレイヤ間の縦型の空間に形成され、これにより、そうでなければ通信目的のためにしか使用されないであろう空間を利用する。シリコン貫通ビア（ＴＳＶ：through silicon via）の縦型の表面領域は、ＥＳＤイベントに起因する大電圧を緩和するために使用される。一実施形態では、ＥＳＤダイオードは、積層型デバイスの半導体ダイのアクティブレイヤ間の縦型ＴＳＶ内に形成される。このＥＳＤダイオードは、積層の半導体ダイの両方の上の回路によって共有され、これによって空間を節約し、そしてＥＳＤ保護回路によって必要とされるダイ面積を低減し得る。 （もっと読む）

【課題】より精度よく外部インピーダンスとの整合をとることができる半導体集積回路の出力回路を提供する。
【解決手段】出力回路は、トランジスタN00〜N7を含むトランジスタ回路が出力端子3に複数段並列に接続されてなり、各トランジスタ回路に含まれるトランジスタのゲートへの入力信号G0〜G7により出力インピーダンスの調整が可能な出力回路であって、複数段のトランジスタ回路に含まれる、少なくとも２段のトランジスタ回路のインピーダンスを互いに異ならせる。 （もっと読む）

【課題】 インテリジェント生体センサー等のマイクロプロセッサシステムにおける処理アルゴリズムのフレキシビリティを、所望の低消費電力性や実時間性を満足した小型の半導体集積回路で確保する。
【解決手段】マイクロプロセッサシステムを、システムへの入出力仕様によってその処理内容が決定される入出力処理部３と、所定のアルゴリズムに従ってその処理内容が決定される信号処理部４とに区分し、入出力処理部３を、予めデザインされたハードウェアとソフトウェアの組込みシステムで実現するとともに、信号処理部４を、その処理過程をアルゴリズム記述言語で記述したプログラムからハードウェアとソフトウェアを自動合成することで実現する。 （もっと読む）

【課題】インダクタの特性劣化を防止できる配置方法の提供。
【解決手段】外部接続端子の配置を決定する第１ステップと、インダクタの空芯部の最大幅を決定する第２ステップと、第１の方向に隣接する前記外部接続端子の略中央を通る第１の仮想線を描く第３ステップと、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る第２の仮想線を描く第４ステップと、前記インダクタと最も近接する前記第１の仮想線及び前記第２の仮想線と、前記インダクタの中心との距離の許容範囲を決定する第５ステップと、前記インダクタと最も近接する前記第１の仮想線と前記インダクタの中心との距離、前記インダクタと最も近接する前記第２の仮想線と前記インダクタの中心との距離の少なくとも何れか一方の距離が、前記許容範囲に入るように前記インダクタを配置する第６ステップと、を有することを特徴とする半導体装置の配置方法。 （もっと読む）

【課題】 スキャンパス圧縮回路において、専用のリセット回路及びボード上の専用信号ピンを追加せずに、回路内のＦ／Ｆ（フリップフロップ）の初期化の時間短縮を行う。
【解決手段】 複数のスキャンパスを有するスキャンパス群と、スキャンパス群に対しスキャン入力データを供給するパターン生成器と、スキャンパス群の出力データに対して、データ圧縮を行う出力圧縮器とを具備する半導体集積回路において、パターン生成器の出力と固定値入力データとを選択するスキャンインデータ選択処理部と、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、スキャンパス内のＦ／Ｆ数分印可し、スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化制御処理部と、を備える。 （もっと読む）

【課題】入出力部と機能ブロック間、機能ブロックと機能ブロック間の狭い領域にセルを配置する場合にも、信号配線領域を確保しつつ、基板バイアス制御を行う。
【解決手段】半導体装置１は、それぞれが所定の機能を有する複数の機能ブロック１４ａ〜１４ｃと、信号線が設けられる基板上における配線領域１８ａ、１８ｂとを有する。また、半導体装置１は、配線領域１８ａ、１８ｂに配置され、及び信号線の途中に設けられ、それぞれが基板バイアス電位により動作する複数のスタンダードセル１６と、配線領域１８ａ、１８ｂに信号線の配線方向に平行に配置され、及び複数のスタンダードセル１６のそれぞれに対応して設けられ、それぞれが基板バイアス電位を対応する各スタンダードセル１６に供給するための複数の基板コンタクトセル１７とを有する。 （もっと読む）

【課題】 集積回路において、消費電力を効率的に利用することを目的とする。
【解決手段】 システム及び方法は、電力の島を使用して集積回路の電力を管理する。集積回路は、消費電力が電力の島のそれぞれで独立して制御される複数の電力の島を有する。電力マネージャは、電力の島のうち１つの目的の電力レベルを決定する。電力マネージャは、電力の島のうち１つの消費電力レベルを目的の電力レベルに変更する動作を決定する。電力マネージャは、電力の島のうち１つの消費電力レベルを目的の電力レベルに変更する動作を実行する。 （もっと読む）

【課題】マクロセルの集積度を低下させることなく、しかも、マクロセルを迂回して配線する必要もなく、配線効率や動作速度を向上させることができる半導体集積回路を提供する。
【解決手段】マクロセルは、そのファンクションを構成するための配線である内部配線が、最上層側の配線層と最下層側の配線層を用いて形成される。また、最上層側の配線層と最下層側の配線層との間の中間層に、マクロセルのファンクションを構成するための配線ではない外部配線が形成される配線層が設けられている。 （もっと読む）

【課題】束配線を用いた場合でも集積度の低下やチップ面積の増加を起こさずにビア密度に対するデザインルール違反を回避できるようにすること。
【解決手段】電源配線は、単一配線幅で異電位のＶＤＤ配線１１、ＶＳＳ配線１２が交互に配置された第１層電源束配線１０と、第１層電源束配線１０よりも上層に配設されるとともに、単一配線幅で異電位のＶＤＤ配線２１及びＶＳＳ配線２２が交互に配置された第２層電源束配線２０と、第１層電源束配線１０と第２層電源束配線２０が立体交差する領域に配設されるとともに、第１層電源束配線１０と第２層電源束配線２０における同電位の配線間（１１−２１間、１２−２２間）を電気的に接続する複数のビア４１、４２と、を有する。隣り合う第１層電源束配線１０間及び第２層電源束配線２０間には、信号配線を形成するための信号配線形成領域３０を有する。 （もっと読む）

【課題】 システムＬＳＩにおけるマスタブロックおよびスレーブブロックのマクロについてバス接続状態での動作上の不具合の早期検出を可能にする。
【解決手段】 複数の機能ブロックがバスを介して接続されるシステムＬＳＩのマスタブロックおよびスレーブブロックのマクロに、マクロを制御するマクロ制御動作およびマクロの動作の正常／異常を判定するマクロ検証動作を実施するテスト回路を組み込み、テスト回路が組み込まれたマクロをバスに接続した検証環境を構築して、マスタブロックおよびスレーブブロックのマクロについてバス接続検証および機能検証を実施する。 （もっと読む）

【課題】全ての開口部の寸法誤差とばらつきを低減できると共に、マスク開口パターンの設計が容易で、製造コストの増大を抑制することができる半導体装置の製造方法を提供する。
【解決手段】非感光性ポリイミド樹脂からなる表面保護膜１に、異なる開口面積を有する複数の開口部２１，２２がウエットエッチングにより形成されてなる半導体装置２００の製造方法であって、複数の開口部２１，２２を形成するためのマスク開口パターンをレイアウトするにあたって、複数の開口部２１，２２の中で最小の開口面積を有する最小開口部２１より小さな開口面積を有する基準開口パターン２１ａを設定し、開口部２１，２２の外周に沿って、基準開口パターン２１ａの片側サイドエッチ量Ｌ２１だけ内側に、該片側サイドエッチ量Ｌ２１の２倍以下の間隔ｄ１，ｄ２をおいて、基準開口パターン２１ａをレイアウトする。 （もっと読む）

第１のＰチャンネルトランジスタ及び第１のＮチャンネルトランジスタは、それぞれ第１及び第２のゲート電極によって形成される。第２のゲート電極は、第１のゲート電極に電気的に接続される。第２のＰチャンネルトランジスタ及び第２のＮチャンネルトランジスタは、それぞれ第３及び第４のゲート電極によって形成される。第４のゲート電極は、第３のゲート電極に電気的に接続される。第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有する。第１、第２、第３、及び第４のゲート電極の各々は、平行に配向されたいくつかのゲート電極トラックのうちのいずれかに沿って、そのゲート電極トラックに隣接するゲート電極トラックに関連付けられたいずれのゲートレベル特徴部レイアウトチャンネル内に形成されたゲートレベル特徴部とも物理的に接触することなく延びるように形成される。 （もっと読む）

【課題】クロック信号などの共通信号の分配に費やされる電力を削減でき、共通信号のタイミングばらつきを抑制できる集積回路装置とそのレイアウト設計方法を提供する。
【解決手段】ＩＣＧ１の回路配置領域Ａ１が、ほぼ同数のＩＣＧ１を含む複数の領域に区分される。そして、区分された各領域に一つずつＣＴＢ５（クロックツリーの末端のＣＴＢ）が配置される。各区分領域に配置されたＣＴＢ５は、配置された領域内に含まれるＩＣＧ１に対して共通のクロック信号をそれぞれ供給する。このように、クロックツリーの末端におけるＣＴＢ（ＣＴＢ５）のファンアウトをほぼ等しくして、その駆動負荷の大きさが近似するようにしているため、一般的なＥＤＡツールによるクロックツリー合成に比べてＣＴＢの数を大幅に減らしても、ＦＦにおけるクロック信号のスキューを微小に抑えることができる。 （もっと読む）

【課題】各ロジック回路に安定したクロック信号を供給する事が可能な半導体集積回路を提供する。
【解決手段】クロック信号が伝送されるクロック信号ライン上にツリー状に配置されてクロックツリーを形成する複数のクロックツリーセルと、前記クロックツリーセルに接続される第１電源ラインと、前記クロックツリーから供給されるクロック信号を受け取るロジック回路に接続される第２電源ラインと、前記第１電源ライン及び前記第２電源ラインに接続される複数の電源パッドとを備える。 （もっと読む）