【課題】複数の昇圧回路を含む集積回路装置のシミュレーションを高速化するシミュレーション方法等を提供すること。
【解決手段】昇圧動作により所定の電圧を生成する複数の昇圧回路を含む集積回路装置において、まず、複数の昇圧回路の記述を含むシミュレーション用のネットリストを作成する（ステップＳ１０）。次に、少なくとも２つの昇圧回路の各々が昇圧動作を開始してから終了するまでの昇圧動作期間が重複しないように、当該昇圧回路の各々が昇圧動作をするタイミングを設定する記述を含むテスト入力情報を作成する（ステップＳ１２）。最後に、テスト入力情報に基づいて、シミュレーション用のネットリストに対してシミュレーションを実行する（ステップＳ１４）。 （もっと読む）

【課題】設計寸法のさらなる微細化に対応できるようにする。
【解決手段】シリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１２とが集積化されている。第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^２ とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^２ としている。これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。その結果、ビットセル面積は、ビットセルを構成するトランジスタのゲート幅方向に依存して異なるように設定されている。 （もっと読む）

回路（３０２）におけるノイズを抑制する方法が開示される。方法は、電源電圧（Ｖcc）を回路（３０２）の第１の端子（３１２）に供給するステップと、接地電圧を回路の第２の端子（３１４）に供給するステップと、回路にクロック信号を供給するステップと、クロック信号に同期して能動的にノイズを分離することによって、回路（３０２）の第１の端子（３１２）および第２の端子（３１４）の少なくとも１つからのノイズを能動的に分離するステップとを備える。回路（３０２）におけるノイズを抑制するための回路が、さらに開示される。
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【課題】導電パターンにクラックが入ることを抑制できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、絶縁膜１０上に設けられた直線状の第１の導電パターン１２と、絶縁膜１０上に設けられ、第１の導電パターン１２の端部に、第１の導電パターン１２に対して９０°を成す向きで接合している直線状の第２の導電パターン１４と、第１の導電パターン１２と第２の導電パターン１４の接合部分の内角側に位置する絶縁膜１０上に設けられ、第１の導電パターン１２及び第２の導電パターン１４それぞれに接続する直角三角形状の補助パターン１６と、パッシベーション膜２０とを具備する。補助パターン１６は、直角部分を挟む２辺が、それぞれ第１の導電パターン１２及び第２の導電パターン１４に線接触している。 （もっと読む）

【課題】 薄膜キャパシタの基板と実装基板との線膨張係数の違いによってバンプに働く鉛直方向の応力が導体に集中しない構造を有する薄膜キャパシタを提供するとともに、その製造方法を提供する
【解決手段】 基板と、該基板上に形成された第１の導体層と、該第１の導体層上に形成された誘電体薄膜と、該誘電体薄膜上に前記第１の導体層と電気的に絶縁されて形成された第２の導体層と、を有するキャパシタ部と、前記第１の導体層に電気的に接続するとともに前記キャパシタ部の上面に引き出さるように形成された第１の導体パッドと、前記第２の導体層に電気的に接続するとともに前記キャパシタ部の上面に引き出されるように形成された第２の導体パッドと、前記第１および第２の導体パッド上それぞれに形成された第１および第２のバンプと、を備え、前記第１および前記第２の導体パッドは前記基板に接合されている。 （もっと読む）

【課題】バルクシリコン基板で動作が確認されている設計資産を最小限のレイアウト変更によりＳＯＩデバイスへ流用し、プロセスコストが増加しない完全空乏型ＭＯＳトランジスタと混載可能な半導体集積回路を提供する。
【解決手段】バルクシリコンデバイスの設計資産を利用して、ＳＯＩデバイスの回路を形成する半導体集積回路であって、バルクシリコンデバイスにおけるバイポーラトランジスタを、埋め込み酸化膜０１２上に形成するダイオードＤ１、Ｄ２に変えて回路構成したことを特徴とする。 （もっと読む）

【課題】縦横のアスペクト比が極端に大きい矩形領域の配線効率を上げる。
【解決手段】半導体装置の配線設計方法では、第１の方向にｍ本（ｍは任意の自然数）の配線トラックを有する１つ以上の第１配線層Ｌ２Ｖと、第１の方向と直行する方向にｎ本（ｎはｍ以下の自然数）の配線トラックを有する２つ以上の第２配線層Ｌ１Ｈ，Ｌ３Ｈ，Ｌ４Ｈと、を含み、２つ以上の第２配線層のうち少なくとも２つの配線層Ｌ３Ｈ，Ｌ４Ｈは、上下に隣接している。 （もっと読む）

【課題】本発明は、縦置き配置及び横置き配置の何れの配置にも用いることができる構成のＩ／Ｏセルを提供することを目的とする。
【解決手段】半導体装置は、コア回路と、複数の電源電圧を供給する複数の電源配線と、複数の電源配線に複数のコンタクト位置を介して電気的に接続されコア回路と外部との間で信号を入出力するＩ／Ｏセルを含み、複数のコンタクト位置のうち異なる電源電圧に接続される異なるコンタクト位置がＩ／Ｏセルの長辺方向及び短辺方向の何れの方向においても同一直線上に位置しないように配置されることを特徴とする。 （もっと読む）

【課題】半導体基板に形成される感温ダイオードに高周波ノイズが作用した場合に、そのノイズの除去性能を向上すること。
【解決手段】半導体基板１の厚さ方向に重なるように、感温ダイオード８とコンデンサ４とを形成した。これにより、コンデンサ４を感温ダイオード８に接続したときの配線長を極力短くすることが可能となる。その結果、配線のインダクタンス成分の影響をほぼ受けることなく、コンデンサ４によって感温ダイオード８に作用する高周波ノイズを精度良く低減することができる。 （もっと読む）

【課題】 従来は、十分に回路チップの小型化を図ることは困難であった。
【解決手段】 第１領域１２と第２領域１３とに分割して形成されるトランジスタと、第１領域１２に形成されるソース領域及び第２領域１３に形成されるソース領域に接続されるソース用電極パッド１４と、第１領域１２に形成されるドレイン領域及び第２領域１３に形成されるドレイン領域に接続されるドレイン用電極パッド１５と、第１領域１２に配置されるゲート線２１と第２領域１３に配置されるゲート線２５と同層に配置され、ゲート線２１とゲート線２５とを接続する接続線１１とを備える。接続線が配置された層の上に、他の回路の節点間を接続する配線を配置でき、回路チップの小型化を図ることができる。 （もっと読む）

【課題】配線の修正にあたり、タイミングや配線経路の変更を最小限にし、設計期間や開発コストの低減を図るようにした半導体集積回路の設計方法を提供する。
【解決手段】信号配線処理に先立ち、任意の配線層の一部または全領域を使用して、最小線幅、最小間隔で任意の補助配線ネットを配線し、補助配線構造を配線する補助配線ステップと、前記補助配線構造以外の部分で信号配線処理を行う信号配線ステップと、信号配線処理終了後、前記補助配線ネットを用いて配線修正を行う再配線ステップとを含む。 （もっと読む）

【課題】短波長リソグラフィ装置において、広いフィールドサイズと高い解像力との両立が困難であった。
【解決手段】半導体集積回路１は、基板上の領域１１（第１の領域）に設けられた第１の配線と、基板上の領域１２（第２の領域）に設けられた第２の配線と、を備えている。領域１２は、領域１１を取り囲む領域である。第１の配線の配線幅の最小設計寸法は、第２の配線の配線幅の最小設計寸法よりも小さい。 （もっと読む）

【課題】ＳＣＲＣ方式を採用しつつ、ドライバや配線を配置するためのレイアウト面積の増加を回避して小型のチップサイズを実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、電源電位ＶＣＣを供給するメイン電源線Ｌ１と、接地電位ＶＳＳを供給するメイン接地線Ｌ２と、ＰＭＯＳトランジスタＰ１、ＰＰ２と、ＰＭＯＳトランジスタＰ１、Ｐ２の各ソースの間に接続され一方の側の接続ノードにメイン電源線Ｌ１が接続されるとともに他方の側の接続ノードにサブ電源電位ＶＣＴを発生するＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１、Ｎ２と、ＮＭＯＳトランジスタＮ１、Ｎ２の各ソースの間に接続され一方の側の接続ノードにメイン接地線Ｌ２が接続されるとともに他方の側の接続ノードにサブ接地電位ＶＳＴを発生するＮＭＯＳトランジスタＮ３を備えて構成される。 （もっと読む）

【課題】半導体集積回路装置の開発期間を短縮すると共に、回路の高性能化かつ低コスト化を図る。
【解決手段】ＬＳＩコアとしてのＲＡＭ基板１１Ａ及びＭＰＵ基板１１Ｂとパッケージング後に回路を特定できるＦＰＧＡ基板１２とには、各基板の主面上に、各集積回路に電気的に接続されているパッド５１ａ，５１ｂ，５２ａがそれぞれ形成されている。半導体チップの張り合わせ技術を用いて、ＲＡＭ基板１１Ａの主面１１ａ及びＭＰＵ基板１１Ｂの主面１１ｂとＦＰＧＡ基板１２の主面１２ａとが、各パッド５１ａ，５１ｂ，５２ａに、はんだ又は金等よりなるボール１４をそれぞれ挟み、対向して接続されることにより、ＲＡＭ、ＭＰＵ及びＦＰＧＡはそれぞれ電気的に接続されている。 （もっと読む）

【課題】出力電流に応じてセルを適切に分割することにより、集積効率を向上させることが可能な半導体集積回路装置を提供する。
【解決手段】複数のＭＯＳＦＥＴを有するＭＯＳＦＥＴセル領域３１及び３２と、ＭＯＳＦＥＴセル領域３１及び３２のＭＯＳＦＥＴのゲートに信号を供給して、該ＭＯＳＦＥＴを制御する制御回路３３１、３３２及び３３３を有する制御回路セル領域３３と、ＭＯＳＦＥＴセル領域３１及び３２のＭＯＳＦＥＴの出力端子が接続されたＰＡＤ部３４１、３４２及び３４３を有するＰＡＤセル領域とを有し、ＰＡＤセル領域３４のＰＡＤ部３４１、３４２及び３４３から出力されるべき電流の大きさに応じた数のＭＯＳＦＥＴセル領域３１及び３２ＭＯＳＦＥＴが接続されている。 （もっと読む）

【課題】自動テストパターン作成器のルールに違反することになり、テストパターンの作成を完了することができないことがあった。
【解決手段】ラッチ素子がラッチを行う最初の期間に、回路ユニットから、最初の期間におけるクロック信号を出力させるべく、最初の期間に、イネーブル信号が回路ユニットからクロック信号を出力することを許可し、クロック信号がラッチ素子にイネーブル信号をラッチさせ、テスト信号がラッチ素子の出力を無視させるクロック信号を作成するテストパターン作成工程と、を含む。 （もっと読む）

Ｎチャネル（１１３、１１５）およびＰチャネル（１１１）トランジスタが、引張ストレッサ層（１２８）および圧縮ストレッサ層（１２６）をそれぞれ付加することによって、拡張される。２つのストレッサ層について、これまで知られていなかった問題が見つかった。ストレッサ層は、両方とも好都合なことに窒化物であっても良いが、ある程度別の仕方で作製される。２つのストレッサはエッチ・レートが異なる。そのため、２つのストレッサ間の界面においてコンタクト・ホールをエッチングするときに有害な影響が出る。ゲートに対するコンタクトは、Ｎチャネル・トランジスタとＰチャネル・トランジスタとの間の中間であることが好ましい場合が多い。これは一見したところ、２つのストレッサ層間の境界に対して最良の箇所でもある。境界においてコンタクト・エッチングを行なう結果、その下にあるゲート構造またはコンタクト・ホール内の残留窒化物に穴を開ける可能性がある。したがって各コンタクト（１５４）が確実に、コンタクトが通っているストレッサと反対のタイプのストレッサから少なくとも何らかの所定の距離に位置することが有用であることが分かっている。
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【課題】電源補強を実現できる集積回路装置及びそのレイアウト方法の提供。
【解決手段】集積回路装置は、複数の回路セルがＤ１方向に沿って配置される各セルアレイが、Ｄ１方向に直交するＤ２方向に沿って配置される複数のセルアレイを含む。複数のセルアレイは、Ｄ２方向に沿って複数のセルアレイにまたがって形成され、１つの論理回路を構成する多段構成セルＣＣ１４を含む。多段構成セルＣＣ１４には、高電位電源（或いは低電位電源）が供給される第１の電源線ＶＤＤ１１と、低電位電源（或いは高電位電源）が供給される少なくとも１本の第２の電源線ＶＳＳ１２と、高電位電源（或いは低電位電源）が供給される第３の電源線ＶＤＤ１３と、第１、第３の電源線ＶＤＤ１１、ＶＤＤ１３間を第２の電源線ＶＳＳ１２をまたがって接続する電源補強線１０、１４が配線される。 （もっと読む）

【課題】従来の半導体装置においては、製造コストが上昇するという問題がある。
【解決手段】半導体装置１は、半導体基板１０１上に設けられた下部電極１０２（第１の電極）と、下部電極１０２上に、下部電極１０２に接して設けられた絶縁膜１０５（容量膜）と、絶縁膜１０５上に絶縁膜１０５に接して設けられた上部電極１０３（第２の電極）と、下部電極１０２中に設けられ、下部電極１０２を貫通する溝部１２１（第１の溝部）と、上部電極１０３中に設けられ、上部電極１０３を貫通する溝部１２２（第２の溝部）と、を備えている。下部電極１０２中に設けられた溝部１２１内には、絶縁膜１２３が埋め込まれている。同様に、上部電極１０３中に設けられた溝部１２２内には、絶縁膜１２４が埋め込まれている。 （もっと読む）

【課題】フリップフロップ回路の入力端子の近くに容易にタイミング調整回路を配置する。
【解決手段】複数種類の論理セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、複数種類の論理セルのうち入力信号のタイミング制御が必要な回路を構成する１種類以上の論理セルは、論理セルの入力端子側に入力信号のタイミングを調整するためのタイミング調整回路を配置可能な仮想領域１２０を持って構成され、複数種類の論理セルを配置配線後にタイミング解析を行った結果に基づき、入力信号のタイミングを調整する必要がある論理セルの仮想領域１２０にタイミング調整回路１３０を配置し、論理セルの入力端子と配線する。 （もっと読む）