半導体装置及びその製造方法
【課題】層間絶縁膜が剥離しにくい半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法において、複数のデバイス領域がスクライブライン領域によって区画された半導体ウェーハ上に、層間絶縁膜内に配線及びビアが設けられた多層配線膜を形成する工程と、前記スクライブライン領域内に設定されたダイシング領域の一部に配置された前記多層配線膜及び前記半導体ウェーハを除去することにより、前記多層配線膜及び前記半導体ウェーハを前記デバイス領域毎に切り分ける工程と、を設ける。そして、前記多層配線膜を形成する工程において、前記スクライブライン領域における前記ダイシング領域を除く領域には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成し、前記ダイシング領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しない。
【解決手段】半導体装置の製造方法において、複数のデバイス領域がスクライブライン領域によって区画された半導体ウェーハ上に、層間絶縁膜内に配線及びビアが設けられた多層配線膜を形成する工程と、前記スクライブライン領域内に設定されたダイシング領域の一部に配置された前記多層配線膜及び前記半導体ウェーハを除去することにより、前記多層配線膜及び前記半導体ウェーハを前記デバイス領域毎に切り分ける工程と、を設ける。そして、前記多層配線膜を形成する工程において、前記スクライブライン領域における前記ダイシング領域を除く領域には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成し、前記ダイシング領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に多層配線膜が設けられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、シリコン基板上に多層配線膜が設けられた半導体装置においては、配線及び配線間隔の微細化に伴い、層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）が使用されるようになっている。しかしながら、一般に、低誘電率膜はメタル配線との密着性が低く、ダイシング工程におけるチッピングの衝撃や、その後に受ける熱応力により、層間絶縁膜がシリコン基板から剥離してしまうという問題がある。
【０００３】
この問題を解決するために、チップの周辺領域に配線及びビアからなるダミーパターンを設ける技術が提案されている。ダミーパターンとは、層間絶縁膜内において、配線及びビアを上下方向に連結した構造体である（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２３５３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、層間絶縁膜が剥離しにくい半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜内に設けられた配線と、前記層間絶縁膜内に設けられたビアと、を備え、デバイス領域の周囲の周辺領域における前記層間絶縁膜の内部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されており、前記周辺領域の周囲に配置され外縁部を構成する端縁領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されていないことを特徴とする半導体装置が提供される。
【０００７】
本発明の他の一態様によれば、複数のデバイス領域がスクライブライン領域によって区画された半導体ウェーハ上に、層間絶縁膜内に配線及びビアが設けられた多層配線膜を形成する工程と、前記スクライブライン領域内に設定されたダイシング領域の一部に配置された前記多層配線膜及び前記半導体ウェーハを除去することにより、前記多層配線膜及び前記半導体ウェーハを前記デバイス領域毎に切り分ける工程と、を備え、前記多層配線膜を形成する工程において、前記スクライブライン領域における前記ダイシング領域を除く領域には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成し、前記ダイシング領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しないことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、層間絶縁膜が剥離しにくい半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を例示する平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】１本のダミーパターンを例示する断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する斜視図である。
【図５】第１の実施形態におけるウェーハ積層体を例示する平面図である。
【図６】図５に示すＢ−Ｂ’線による断面図である。
【図７】第２の実施形態におけるウェーハ積層体を例示する平面図である。
【図８】図７に示すＢ−Ｂ’線による断面図である。
【図９】比較例におけるウェーハ積層体を例示する平面図である。
【図１０】図９に示すＢ−Ｂ’線による断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３は、１本のダミーパターンを例示する断面図である。
なお、図１〜図３は半導体装置を模式的に示している。例えば、図１及び図２において、ダミーパターンは実際よりも大きく且つ少なく描かれている。また、図１においては、リング及びダミーパターンを模式的に示し、層間絶縁膜におけるリング及びダミーパターンよりも上方の部分、並びに集積回路は省略している。後述する類似の図についても同様である。
【００１１】
図１〜図３に示すように、本実施形態に係る半導体装置１においては、シリコン基板１１が設けられており、シリコン基板１１上の全面に多層配線膜１２が設けられている。多層配線膜１２においては、絶縁材料からなる層間絶縁膜１３中に、金属材料からなる配線１４及びビア１５が多段に形成されている。例えば、半導体装置１は、ＳｏＣ（システム・オン・チップ）製品であり、周波数が数ギガヘルツの高周波信号を扱う無線デバイスである。多層配線膜１２は例えば７層構造であり、配線１４が７段に積層されている。各段の配線１４の下方には、ビア１５が設けられている。そして、例えば、最上層の配線１４によってインダクタ（図示せず）が形成されている。
【００１２】
層間絶縁膜１３においては、下層側から順に、ＴＥＯＳ層２１、ＳｉＣＮ層２２、ＳｉＨ４層２３、ＴＥＯＳ層２４及びＴＥＯＳ層２５が積層されている。ＴＥＯＳ層２１、２４及び２５は、ＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積されたシリコン酸化物（ＳｉＯ２）からなる層である。ＳｉＣＮ層２２はシリコン炭窒化物（ＳｉＣＮ）によって形成された層であり、低誘電率膜（Ｌｏｗ−ｋ膜）の一種である。低誘電率膜とは、比誘電率がシリコン酸化物（ＳｉＯ２）の比誘電率（約３．８）よりも低い材料からなる膜である。ＳｉＨ４層２３は、モノシラン（ＳｉＨ４）を原料としたＣＶＤ法によって堆積されたシリコン酸化物（ＳｉＯ２）からなる層である。なお、ＳｉＨ４層２３の代わりに、フッ素含有シリケートガラス（ＦＳＧ）からなる層を設けてもよい。
【００１３】
また、最下層のビア１５は例えばタングステン（Ｗ）からなり、最下層の配線１４は例えば銅（Ｃｕ）からなり、これらはＴＥＯＳ層２１中に設けられている。下から２層目から５層目までのビア１５及び配線１４は、例えば銅（Ｃｕ）からなり、ＳｉＣＮ層２２中に設けられている。下から６層目のビア１５及び配線１４は、例えば銅からなり、ＳｉＨ４層２３中に設けられている。下から７層目、すなわち、最上層のビア１５及び配線１４は、例えば銅からなり、ＴＥＯＳ層２４中に設けられている。ＴＥＯＳ層２５中にはビア１５及び配線１４は設けられていない。なお、図１及び後述する図５においては、ＴＥＯＳ層２５は図示を省略されている。
【００１４】
上方から見て、半導体装置１の形状は矩形である。また、上方から見て、半導体装置１の中央部にはデバイス領域Ｒｄが設定されている。デバイス領域Ｒｄは、演算処理及びデータ記憶等の半導体装置１の本来の機能を実現する領域である。デバイス領域Ｒｄにおいては、多層配線膜１２内に形成された配線１４及びビア１５、並びにシリコン基板１１の上面に形成された拡散領域及び素子分離膜等（図示せず）により、集積回路１６が形成されている。デバイス領域Ｒｄの外縁には、この外縁に沿ってリング３１が形成されている。リング３１は、下から１層目から７層目までの配線１４及びビア１５が上下方向及びデバイス領域Ｒｄの外縁が延びる方向に沿って連結されることによって形成された枠状の構造物である。リング３１は集積回路１６を囲んでいる。
【００１５】
上方から見て、デバイス領域Ｒｄの周囲には、周辺領域Ｒｃが設定されている。周辺領域Ｒｃはデバイス領域Ｒｄを保護する領域であり、その形状はデバイス領域Ｒｄを囲む枠状である。周辺領域Ｒｃには、複数本のダミーパターン３２が形成されている。ダミーパターン３２は、全層、すなわち、下から１層目から７層目までの配線１４及びビア１５が上下方向に沿って連結されることによって形成された構造物であり、その形状は上下方向に延びる棒状である。また、上方から見て、ダミーパターン３２の形状は矩形である。ダミーパターン３２は集積回路１６の一部としては機能しないが、層間絶縁膜１３をシリコン基板１１に対して固定するアンカーとして機能する。
【００１６】
上方から見て、周辺領域Ｒｃの周囲には、端縁領域Ｒｅが設定されている。端縁領域Ｒｅは、半導体装置１の外縁部を構成しており、その形状は周辺領域Ｒｃを囲む枠状である。端縁領域Ｒｅには、ダミーパターンは設けられていない。また、ダミーパターンを構成しない配線１４及びビア１５も設けられていない。但し、端縁領域Ｒｅには、層間絶縁膜１３は設けられている。また、マーク構造体３３（図５参照）の一部分が残留している場合がある。
【００１７】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する斜視図であり、
図５は、本実施形態におけるウェーハ積層体を例示する平面図であり、
図６は、図５に示すＢ−Ｂ’線による断面図である。
【００１８】
先ず、図４（ａ）、図５及び図６に示すように、シリコンウェーハ６１を準備する。シリコンウェーハ６１においては、複数のデバイス領域Ｒｄが設定されている。複数のデバイス領域Ｒｄは例えばマトリクス状に配列されており、格子状のスクライブライン領域Ｒｓｃによって区画されている。スクライブライン領域Ｒｓｃの各直線部分における幅方向中央部には、ダイシング領域Ｒｄｃが設定されている。すなわち、ダイシング領域Ｒｄｃはスクライブライン領域Ｒｓｃの内部に位置し、ダイシング領域Ｒｄｃの形状は、各直線部分の幅がスクライブライン領域Ｒｓｃの各直線部分の幅よりも細い格子状である。スクライブライン領域Ｒｓｃにおけるダイシング領域Ｒｄｃを除く領域は、非ダイシング領域Ｒｎｄとなっている。
【００１９】
次に、図４（ｂ）、図５及び図６に示すように、シリコンウェーハ６１の上面に拡散領域及び素子分離膜等（図示せず）を形成する。次に、シリコンウェーハ６１上の全面に、多層配線膜１２を形成する。多層配線膜１２は、層間絶縁膜１３内に配線１４及びビア１５を設けることによって形成する。シリコンウェーハ６１及び多層配線膜１２により、ウェーハ積層体６２が作製される。
【００２０】
このとき、各デバイス領域Ｒｄ内においては、シリコンウェーハ６１の上面に形成された拡散領域及び素子分離膜、並びに多層配線膜１２の配線１４及びビア１５により、集積回路１６を形成する。また、各デバイス領域Ｒｄの外縁に沿って、リング３１を形成する。リング３１は、多層配線膜１２の全層、すなわち、下から１層目から７層目までの配線１４及びビア１５を、上下方向及びデバイス領域Ｒｄの外縁が延びる方向に沿って連結することによって形成する。
【００２１】
更に、スクライブライン領域Ｒｓｃにおけるダイシング領域Ｒｄｃを除く非ダイシング領域Ｒｎｄにおいては、配線１４及びビア１５からなるダミーパターン３２を形成する。ダミーパターン３２は、多層配線膜１２の全層、すなわち、下から１層目から７層目までの配線１４及びビア１５を上下方向に連結させることによって形成する。一方、ダイシング領域Ｒｄｃには、配線１４及びビア１５を形成せず、従って、ダミーパターン３２も形成しない。但し、ダイシング領域Ｒｄｃには、各工程において位置合わせに使用するマーク構造体３３及び評価用のサンプルであるＴＥＧ（test element group）（図示せず）を形成する。
【００２２】
次に、図４（ｃ）、図５及び図６に示すように、ウェーハ積層体６２をダイシングして、複数個の半導体装置１に切り分ける。具体的には、ダイシングブレード（図示せず）により、ダイシング領域Ｒｄｃの各直線部分の幅方向中央部に配置された多層配線膜１２及びシリコンウェーハ６１を切削して除去する。これにより、シリコンウェーハ６１がデバイス領域Ｒｄ毎に複数枚のシリコン基板１１に切り分けられると共に、多層配線膜１２がシリコン基板１１毎に切り分けられる。このとき、ダイシング領域Ｒｄｃの各直線部分の幅方向中央部は消失するが、幅方向両端部は残留し、半導体装置１の端縁領域Ｒｅとなる。また、スクライブライン領域Ｒｓｃの非ダイシング領域Ｒｎｄは、半導体装置１の周辺領域Ｒｃとなる。
【００２３】
以下、各部の寸法について、一例を挙げて説明する。
シリコンウェーハ６１におけるスクライブライン領域Ｒｓｃの各直線部分の幅は９５μｍとし、そのうち、ダイシング領域Ｒｄｃの幅は７５μｍとする。ダイシング領域Ｒｄｃの各直線部分は、スクライブライン領域Ｒｓｃの各直線部分の幅方向中央部に配置されているため、非ダイシング領域Ｒｎｄはスクライブライン領域Ｒｓｃの各直線部分の幅方向両端部に配置され、その幅はそれぞれ１０μｍとなる。従って、ダイシング後の半導体装置１において、周辺領域Ｒｃの幅は１０μｍとなる。また、上方から見て、ダミーパターン３２の形状は、一辺の長さが１μｍの正方形とする。この場合、非ダイシング領域Ｒｎｄ（周辺領域Ｒｃ）の幅は１０μｍであるから、非ダイシング領域Ｒｎｄにはダミーパターン３２を６列程度配列させることができる。
【００２４】
また、ダイシング領域Ｒｄｃのうち、実際にダイシングブレードが通過する領域の幅は３０〜３５μｍであり、従って、ダイシング領域Ｒｄｃの残部、すなわち、ダイシング後の半導体装置１における端縁領域Ｒｅの幅は、平均して２０μｍ程度となる。ダイシングブレードはダイシング領域Ｒｄｃの中央部を狙ってウェーハ積層体６２に接触させるが、実際には中央部からずれる場合もあり、その場合には、端縁領域Ｒｅの幅が変動する。
【００２５】
次に、本実施形態の作用効果について説明する。
本実施形態においては、スクライブライン領域Ｒｓｃにおける非ダイシング領域Ｒｎｄにダミーパターン３２を設けているため、このダミーパターン３２がストッパー（壁）の役割を果たし、層間絶縁膜１３と配線１４の剥離の起点を作らないという効果を発揮する。このため、ウェーハ積層体６２を半導体装置１に切り分ける際のダイシングの衝撃によって層間絶縁膜１３が剥離することを防止できる。また、半導体装置１をモールド樹脂によって封止して実装するときに、モールド樹脂と層間絶縁膜１３との間に発生する熱応力により、層間絶縁膜１３が剥離することを防止できる。
【００２６】
また、スクライブライン領域Ｒｓｃのうち、ダイシング領域Ｒｄｃにはダミーパターン３２を形成していないため、ダイシングの際にダイシングブレードが切削する金属材料は、例えばマーク構造体３３及びＴＥＧを形成する金属材料だけであり、切削する金属材料の総量が少ない。これにより、ダイシングブレードに金属材料が被着することが少なく、ダイシングブレードの目詰まりが生じにくい。このため、ダイシングブレードを良好な状態で長期間にわたって使用することができる。この結果、ダイシングブレードの劣化に起因するチッピングが生じにくく、また、チッピングに起因して層間絶縁膜１３が剥がれることが少ない。更に、ダイシングブレードの耐用期間が伸びると共に、半導体装置１の歩留まりが向上するため、半導体装置１の製造コストの低減及びスループットの向上が期待できる。
【００２７】
更に、本実施形態においては、デバイス領域Ｒｄの外縁に沿って集積回路１６を囲むリング３１を形成しているため、ダイシングによって半導体装置１の端部に印加されたストレスが、デバイス領域Ｒｄ内に配置された層間絶縁膜１３に及ぼす影響を抑えることができる。また、半導体装置１の端部から層間絶縁膜１３内の界面に剥離が生じても、この剥離がデバイス領域Ｒｄまで進入することを防止できる。なお、図１及び図２には、リング３１は１本しか示されていないが、リング３１の本数は１本には限定されない。例えば、リング３１は２〜７本形成することができる。
【００２８】
更にまた、本実施形態に係る半導体装置１においては、多層配線膜１２の端面において配線１４及びビア１５が露出していないため、組立の際に発生するダストが少ない。
【００２９】
次に、本発明の第２の実施形態について説明する。
図７は、本実施形態におけるウェーハ積層体を例示する平面図であり、
図８は、図７に示すＢ−Ｂ’線による断面図である。
なお、図７においては、ＴＥＯＳ層２５は図示を省略されている。
【００３０】
図７及び図８に示すように、本実施形態は、前述の第１の実施形態と比較して、ダイシング領域Ｒｄｃにおける層間絶縁膜１３の下部にも、ダミーパターンを形成する点が異なっている。具体的には、ウェーハ積層体６３において、ダイシング領域Ｒｄｃにおける層間絶縁膜１３の下部、すなわち、ＴＥＯＳ層２１及びＳｉＣＮ層２２の内部に、下から１層目から５層目までの配線１４及びビア１５を形成し、これらを上下方向に連結させて、ダミーパターン３４を形成する。一方、ダイシング領域Ｒｄｃにおける層間絶縁膜１３の上部、すなわち、ＳｉＨ４層２３、ＴＥＯＳ層２４及びＴＥＯＳ層２５の内部には、ダミーパターンを形成しない。
【００３１】
従って、ダミーパターン３４はダミーパターン３２よりも短く、ダミーパターン３４の下端はダミーパターン３２と同様にシリコンウェーハ６１に接しているが、ダミーパターン３４の上端はダミーパターン３２の上端よりも低い位置にある。これにより、ダイシング後の半導体装置においては、端縁領域Ｒｅにおける層間絶縁膜１３の下部、すなわち、ＴＥＯＳ層２１及びＳｉＣＮ層２２にはダミーパターン３４が残留し、ＴＥＯＳ層２１及びＳｉＣＮ層２２の端面において露出する。
【００３２】
本実施形態における上記以外の構成及び製造方法は、前述の第１の実施形態と同様である。例えば、本実施形態においても、非ダイシング領域Ｒｎｄにはダミーパターン３２を形成する。これにより、ダイシング後の半導体装置において、周辺領域Ｒｃにはダミーパターン３２が残留する。
【００３３】
本実施形態によれば、ダイシング後の半導体装置において、低誘電率膜であるＳｉＣＮ層２２の端面にダミーパターン３４が露出するため、その分、ＳｉＣＮ層２２の露出面積が低減し、ＳｉＣＮ層２２の吸湿を抑制することができる。また、ダミーパターン３２に加えてダミーパターン３４を設けることにより、ストッパーの効果がより向上し、ダイシングのためのマージンを広げることができる。
【００３４】
なお、本実施形態においては、ダイシングブレードによる切削領域にダミーパターン３４が介在するため、一部のダミーパターン３４は、ダイシングブレードによって切削される。しかし、ダミーパターン３４は層間絶縁膜１３の上部には設けられておらず、特に、最も厚い最上層の配線１４はダミーパターン３４に含まれていないため、切削される金属材料の総量は少ない。このため、ダミーパターン３４を設けても、ダイシングブレードの目詰まりはそれほど進行しない。
【００３５】
特に、本実施形態に係る半導体装置が高周波信号を扱う装置である場合には、多層配線膜１２の最上層において配線１４によりインダクタを形成する場合が多い。この場合、インダクタの抵抗を低減するために、最上層の配線１４を例えば３μｍ程度と厚くするが、そうすると、ダミーパターン３２を構成する最上層の配線１４の厚さも厚くなってしまう。しかし、本実施形態においては、ダイシング領域Ｒｄｃに形成されるダミーパターン３４には最上層の配線１４は含まれていないため、ダミーパターン３４を設けても、切削される金属材料の総量が大きく増加することがない。従って、ダミーパターン３４を切削しても、ダイシングブレードが急速に劣化することはない。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００３６】
なお、本実施形態においては、ダイシング領域Ｒｄｃにおいて、ＴＥＯＳ層２１及びＳｉＣＮ層２２にダミーパターン３４を形成する例を示したが、本発明はこれには限定されない。例えば、ダイシング領域ＲｄｃのＴＥＯＳ層２１のみにダミーパターンを形成してもよく、ＴＥＯＳ層２１、ＳｉＣＮ層２２及びＳｉＨ４層２３にダミーパターンを形成してもよい。但し、ダイシング領域Ｒｄｃにおいては、最上層の配線層であるＴＥＯＳ層２４にはダミーパターンを形成しない。
【００３７】
次に、比較例について説明する。
図９は、本比較例におけるウェーハ積層体を例示する平面図であり、
図１０は、図９に示すＢ−Ｂ’線による断面図である。
なお、図９においては、ＴＥＯＳ層２５は図示を省略されている。
【００３８】
図９及び図１０に示すように、本比較例においては、ダイシング領域Ｒｄｃにもダミーパターン３２を形成する。すなわち、ウェーハ積層体１０２のスクライブライン領域Ｒｓｃの全体において、ＴＥＯＳ層２１、ＳｉＣＮ層２２、ＳｉＨ４層２３、ＴＥＯＳ層２４及びＴＥＯＳ層２５の内部に、全層の配線１４及びビア１５、すなわち、下から１層目から７層目までの配線１４及びビア１５を上下方向に連結させて、ダミーパターン３２を形成する。これにより、ダイシング後の半導体装置においては、周辺領域Ｒｃだけでなく、端縁領域Ｒｅにもダミーパターン３２が残留する。また、本比較例に係る半導体装置においては、デバイス領域Ｒｄにリング３１（図１参照）が設けられていない。
【００３９】
本比較例においては、ダイシング領域Ｒｄｃにもダミーパターン３２が形成されているため、ダイシング時にダイシングブレードによって切削される金属材料の総量が多い。このため、同じダイシングブレードを使用してダイシングを続けると、ダイシングブレードに金属材料が被着して目詰まりし、チッピングが生じやすくなる。この結果、ダイシング時に多層配線膜１２が剥離しやすくなる。また、ダイシング時には剥離しなくても、ダイシング時に受けたストレスに起因して、多層配線膜１２内の界面が脆弱になる。これにより、半導体装置の実装時において、半導体装置を封止するモールド樹脂が熱収縮して、シリコン基板に反りを生じさせるような応力が多層配線膜１２に印加されると、剥離しやすくなる。これを防止するためには、ダイシングブレードを頻繁に交換する必要があるが、そうすると半導体装置の生産性が低下すると共に、製造コストが増加してしまう。
【００４０】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００４１】
１ 半導体装置、１１ シリコン基板、１２ 多層配線膜、１３ 層間絶縁膜、１４ 配線、１５ ビア、１６ 集積回路、２１ ＴＥＯＳ層、２２ ＳｉＣＮ層、２３ ＳｉＨ４層、２４ ＴＥＯＳ層、２５ ＴＥＯＳ層、３１ リング、３２ ダミーパターン、３３ マーク構造体、３４ ダミーパターン、６１ シリコンウェーハ、６２ ウェーハ積層体、６３ ウェーハ積層体、１０２ ウェーハ積層体、Ｒｃ 周辺領域、Ｒｄ デバイス領域、Ｒｄｃ ダイシング領域、Ｒｅ 端縁領域、Ｒｎｄ 非ダイシング領域、Ｒｓｃ スクライブライン領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に多層配線膜が設けられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、シリコン基板上に多層配線膜が設けられた半導体装置においては、配線及び配線間隔の微細化に伴い、層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）が使用されるようになっている。しかしながら、一般に、低誘電率膜はメタル配線との密着性が低く、ダイシング工程におけるチッピングの衝撃や、その後に受ける熱応力により、層間絶縁膜がシリコン基板から剥離してしまうという問題がある。
【０００３】
この問題を解決するために、チップの周辺領域に配線及びビアからなるダミーパターンを設ける技術が提案されている。ダミーパターンとは、層間絶縁膜内において、配線及びビアを上下方向に連結した構造体である（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２３５３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、層間絶縁膜が剥離しにくい半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜内に設けられた配線と、前記層間絶縁膜内に設けられたビアと、を備え、デバイス領域の周囲の周辺領域における前記層間絶縁膜の内部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されており、前記周辺領域の周囲に配置され外縁部を構成する端縁領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されていないことを特徴とする半導体装置が提供される。
【０００７】
本発明の他の一態様によれば、複数のデバイス領域がスクライブライン領域によって区画された半導体ウェーハ上に、層間絶縁膜内に配線及びビアが設けられた多層配線膜を形成する工程と、前記スクライブライン領域内に設定されたダイシング領域の一部に配置された前記多層配線膜及び前記半導体ウェーハを除去することにより、前記多層配線膜及び前記半導体ウェーハを前記デバイス領域毎に切り分ける工程と、を備え、前記多層配線膜を形成する工程において、前記スクライブライン領域における前記ダイシング領域を除く領域には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成し、前記ダイシング領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しないことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、層間絶縁膜が剥離しにくい半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を例示する平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】１本のダミーパターンを例示する断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する斜視図である。
【図５】第１の実施形態におけるウェーハ積層体を例示する平面図である。
【図６】図５に示すＢ−Ｂ’線による断面図である。
【図７】第２の実施形態におけるウェーハ積層体を例示する平面図である。
【図８】図７に示すＢ−Ｂ’線による断面図である。
【図９】比較例におけるウェーハ積層体を例示する平面図である。
【図１０】図９に示すＢ−Ｂ’線による断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３は、１本のダミーパターンを例示する断面図である。
なお、図１〜図３は半導体装置を模式的に示している。例えば、図１及び図２において、ダミーパターンは実際よりも大きく且つ少なく描かれている。また、図１においては、リング及びダミーパターンを模式的に示し、層間絶縁膜におけるリング及びダミーパターンよりも上方の部分、並びに集積回路は省略している。後述する類似の図についても同様である。
【００１１】
図１〜図３に示すように、本実施形態に係る半導体装置１においては、シリコン基板１１が設けられており、シリコン基板１１上の全面に多層配線膜１２が設けられている。多層配線膜１２においては、絶縁材料からなる層間絶縁膜１３中に、金属材料からなる配線１４及びビア１５が多段に形成されている。例えば、半導体装置１は、ＳｏＣ（システム・オン・チップ）製品であり、周波数が数ギガヘルツの高周波信号を扱う無線デバイスである。多層配線膜１２は例えば７層構造であり、配線１４が７段に積層されている。各段の配線１４の下方には、ビア１５が設けられている。そして、例えば、最上層の配線１４によってインダクタ（図示せず）が形成されている。
【００１２】
層間絶縁膜１３においては、下層側から順に、ＴＥＯＳ層２１、ＳｉＣＮ層２２、ＳｉＨ４層２３、ＴＥＯＳ層２４及びＴＥＯＳ層２５が積層されている。ＴＥＯＳ層２１、２４及び２５は、ＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積されたシリコン酸化物（ＳｉＯ２）からなる層である。ＳｉＣＮ層２２はシリコン炭窒化物（ＳｉＣＮ）によって形成された層であり、低誘電率膜（Ｌｏｗ−ｋ膜）の一種である。低誘電率膜とは、比誘電率がシリコン酸化物（ＳｉＯ２）の比誘電率（約３．８）よりも低い材料からなる膜である。ＳｉＨ４層２３は、モノシラン（ＳｉＨ４）を原料としたＣＶＤ法によって堆積されたシリコン酸化物（ＳｉＯ２）からなる層である。なお、ＳｉＨ４層２３の代わりに、フッ素含有シリケートガラス（ＦＳＧ）からなる層を設けてもよい。
【００１３】
また、最下層のビア１５は例えばタングステン（Ｗ）からなり、最下層の配線１４は例えば銅（Ｃｕ）からなり、これらはＴＥＯＳ層２１中に設けられている。下から２層目から５層目までのビア１５及び配線１４は、例えば銅（Ｃｕ）からなり、ＳｉＣＮ層２２中に設けられている。下から６層目のビア１５及び配線１４は、例えば銅からなり、ＳｉＨ４層２３中に設けられている。下から７層目、すなわち、最上層のビア１５及び配線１４は、例えば銅からなり、ＴＥＯＳ層２４中に設けられている。ＴＥＯＳ層２５中にはビア１５及び配線１４は設けられていない。なお、図１及び後述する図５においては、ＴＥＯＳ層２５は図示を省略されている。
【００１４】
上方から見て、半導体装置１の形状は矩形である。また、上方から見て、半導体装置１の中央部にはデバイス領域Ｒｄが設定されている。デバイス領域Ｒｄは、演算処理及びデータ記憶等の半導体装置１の本来の機能を実現する領域である。デバイス領域Ｒｄにおいては、多層配線膜１２内に形成された配線１４及びビア１５、並びにシリコン基板１１の上面に形成された拡散領域及び素子分離膜等（図示せず）により、集積回路１６が形成されている。デバイス領域Ｒｄの外縁には、この外縁に沿ってリング３１が形成されている。リング３１は、下から１層目から７層目までの配線１４及びビア１５が上下方向及びデバイス領域Ｒｄの外縁が延びる方向に沿って連結されることによって形成された枠状の構造物である。リング３１は集積回路１６を囲んでいる。
【００１５】
上方から見て、デバイス領域Ｒｄの周囲には、周辺領域Ｒｃが設定されている。周辺領域Ｒｃはデバイス領域Ｒｄを保護する領域であり、その形状はデバイス領域Ｒｄを囲む枠状である。周辺領域Ｒｃには、複数本のダミーパターン３２が形成されている。ダミーパターン３２は、全層、すなわち、下から１層目から７層目までの配線１４及びビア１５が上下方向に沿って連結されることによって形成された構造物であり、その形状は上下方向に延びる棒状である。また、上方から見て、ダミーパターン３２の形状は矩形である。ダミーパターン３２は集積回路１６の一部としては機能しないが、層間絶縁膜１３をシリコン基板１１に対して固定するアンカーとして機能する。
【００１６】
上方から見て、周辺領域Ｒｃの周囲には、端縁領域Ｒｅが設定されている。端縁領域Ｒｅは、半導体装置１の外縁部を構成しており、その形状は周辺領域Ｒｃを囲む枠状である。端縁領域Ｒｅには、ダミーパターンは設けられていない。また、ダミーパターンを構成しない配線１４及びビア１５も設けられていない。但し、端縁領域Ｒｅには、層間絶縁膜１３は設けられている。また、マーク構造体３３（図５参照）の一部分が残留している場合がある。
【００１７】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する斜視図であり、
図５は、本実施形態におけるウェーハ積層体を例示する平面図であり、
図６は、図５に示すＢ−Ｂ’線による断面図である。
【００１８】
先ず、図４（ａ）、図５及び図６に示すように、シリコンウェーハ６１を準備する。シリコンウェーハ６１においては、複数のデバイス領域Ｒｄが設定されている。複数のデバイス領域Ｒｄは例えばマトリクス状に配列されており、格子状のスクライブライン領域Ｒｓｃによって区画されている。スクライブライン領域Ｒｓｃの各直線部分における幅方向中央部には、ダイシング領域Ｒｄｃが設定されている。すなわち、ダイシング領域Ｒｄｃはスクライブライン領域Ｒｓｃの内部に位置し、ダイシング領域Ｒｄｃの形状は、各直線部分の幅がスクライブライン領域Ｒｓｃの各直線部分の幅よりも細い格子状である。スクライブライン領域Ｒｓｃにおけるダイシング領域Ｒｄｃを除く領域は、非ダイシング領域Ｒｎｄとなっている。
【００１９】
次に、図４（ｂ）、図５及び図６に示すように、シリコンウェーハ６１の上面に拡散領域及び素子分離膜等（図示せず）を形成する。次に、シリコンウェーハ６１上の全面に、多層配線膜１２を形成する。多層配線膜１２は、層間絶縁膜１３内に配線１４及びビア１５を設けることによって形成する。シリコンウェーハ６１及び多層配線膜１２により、ウェーハ積層体６２が作製される。
【００２０】
このとき、各デバイス領域Ｒｄ内においては、シリコンウェーハ６１の上面に形成された拡散領域及び素子分離膜、並びに多層配線膜１２の配線１４及びビア１５により、集積回路１６を形成する。また、各デバイス領域Ｒｄの外縁に沿って、リング３１を形成する。リング３１は、多層配線膜１２の全層、すなわち、下から１層目から７層目までの配線１４及びビア１５を、上下方向及びデバイス領域Ｒｄの外縁が延びる方向に沿って連結することによって形成する。
【００２１】
更に、スクライブライン領域Ｒｓｃにおけるダイシング領域Ｒｄｃを除く非ダイシング領域Ｒｎｄにおいては、配線１４及びビア１５からなるダミーパターン３２を形成する。ダミーパターン３２は、多層配線膜１２の全層、すなわち、下から１層目から７層目までの配線１４及びビア１５を上下方向に連結させることによって形成する。一方、ダイシング領域Ｒｄｃには、配線１４及びビア１５を形成せず、従って、ダミーパターン３２も形成しない。但し、ダイシング領域Ｒｄｃには、各工程において位置合わせに使用するマーク構造体３３及び評価用のサンプルであるＴＥＧ（test element group）（図示せず）を形成する。
【００２２】
次に、図４（ｃ）、図５及び図６に示すように、ウェーハ積層体６２をダイシングして、複数個の半導体装置１に切り分ける。具体的には、ダイシングブレード（図示せず）により、ダイシング領域Ｒｄｃの各直線部分の幅方向中央部に配置された多層配線膜１２及びシリコンウェーハ６１を切削して除去する。これにより、シリコンウェーハ６１がデバイス領域Ｒｄ毎に複数枚のシリコン基板１１に切り分けられると共に、多層配線膜１２がシリコン基板１１毎に切り分けられる。このとき、ダイシング領域Ｒｄｃの各直線部分の幅方向中央部は消失するが、幅方向両端部は残留し、半導体装置１の端縁領域Ｒｅとなる。また、スクライブライン領域Ｒｓｃの非ダイシング領域Ｒｎｄは、半導体装置１の周辺領域Ｒｃとなる。
【００２３】
以下、各部の寸法について、一例を挙げて説明する。
シリコンウェーハ６１におけるスクライブライン領域Ｒｓｃの各直線部分の幅は９５μｍとし、そのうち、ダイシング領域Ｒｄｃの幅は７５μｍとする。ダイシング領域Ｒｄｃの各直線部分は、スクライブライン領域Ｒｓｃの各直線部分の幅方向中央部に配置されているため、非ダイシング領域Ｒｎｄはスクライブライン領域Ｒｓｃの各直線部分の幅方向両端部に配置され、その幅はそれぞれ１０μｍとなる。従って、ダイシング後の半導体装置１において、周辺領域Ｒｃの幅は１０μｍとなる。また、上方から見て、ダミーパターン３２の形状は、一辺の長さが１μｍの正方形とする。この場合、非ダイシング領域Ｒｎｄ（周辺領域Ｒｃ）の幅は１０μｍであるから、非ダイシング領域Ｒｎｄにはダミーパターン３２を６列程度配列させることができる。
【００２４】
また、ダイシング領域Ｒｄｃのうち、実際にダイシングブレードが通過する領域の幅は３０〜３５μｍであり、従って、ダイシング領域Ｒｄｃの残部、すなわち、ダイシング後の半導体装置１における端縁領域Ｒｅの幅は、平均して２０μｍ程度となる。ダイシングブレードはダイシング領域Ｒｄｃの中央部を狙ってウェーハ積層体６２に接触させるが、実際には中央部からずれる場合もあり、その場合には、端縁領域Ｒｅの幅が変動する。
【００２５】
次に、本実施形態の作用効果について説明する。
本実施形態においては、スクライブライン領域Ｒｓｃにおける非ダイシング領域Ｒｎｄにダミーパターン３２を設けているため、このダミーパターン３２がストッパー（壁）の役割を果たし、層間絶縁膜１３と配線１４の剥離の起点を作らないという効果を発揮する。このため、ウェーハ積層体６２を半導体装置１に切り分ける際のダイシングの衝撃によって層間絶縁膜１３が剥離することを防止できる。また、半導体装置１をモールド樹脂によって封止して実装するときに、モールド樹脂と層間絶縁膜１３との間に発生する熱応力により、層間絶縁膜１３が剥離することを防止できる。
【００２６】
また、スクライブライン領域Ｒｓｃのうち、ダイシング領域Ｒｄｃにはダミーパターン３２を形成していないため、ダイシングの際にダイシングブレードが切削する金属材料は、例えばマーク構造体３３及びＴＥＧを形成する金属材料だけであり、切削する金属材料の総量が少ない。これにより、ダイシングブレードに金属材料が被着することが少なく、ダイシングブレードの目詰まりが生じにくい。このため、ダイシングブレードを良好な状態で長期間にわたって使用することができる。この結果、ダイシングブレードの劣化に起因するチッピングが生じにくく、また、チッピングに起因して層間絶縁膜１３が剥がれることが少ない。更に、ダイシングブレードの耐用期間が伸びると共に、半導体装置１の歩留まりが向上するため、半導体装置１の製造コストの低減及びスループットの向上が期待できる。
【００２７】
更に、本実施形態においては、デバイス領域Ｒｄの外縁に沿って集積回路１６を囲むリング３１を形成しているため、ダイシングによって半導体装置１の端部に印加されたストレスが、デバイス領域Ｒｄ内に配置された層間絶縁膜１３に及ぼす影響を抑えることができる。また、半導体装置１の端部から層間絶縁膜１３内の界面に剥離が生じても、この剥離がデバイス領域Ｒｄまで進入することを防止できる。なお、図１及び図２には、リング３１は１本しか示されていないが、リング３１の本数は１本には限定されない。例えば、リング３１は２〜７本形成することができる。
【００２８】
更にまた、本実施形態に係る半導体装置１においては、多層配線膜１２の端面において配線１４及びビア１５が露出していないため、組立の際に発生するダストが少ない。
【００２９】
次に、本発明の第２の実施形態について説明する。
図７は、本実施形態におけるウェーハ積層体を例示する平面図であり、
図８は、図７に示すＢ−Ｂ’線による断面図である。
なお、図７においては、ＴＥＯＳ層２５は図示を省略されている。
【００３０】
図７及び図８に示すように、本実施形態は、前述の第１の実施形態と比較して、ダイシング領域Ｒｄｃにおける層間絶縁膜１３の下部にも、ダミーパターンを形成する点が異なっている。具体的には、ウェーハ積層体６３において、ダイシング領域Ｒｄｃにおける層間絶縁膜１３の下部、すなわち、ＴＥＯＳ層２１及びＳｉＣＮ層２２の内部に、下から１層目から５層目までの配線１４及びビア１５を形成し、これらを上下方向に連結させて、ダミーパターン３４を形成する。一方、ダイシング領域Ｒｄｃにおける層間絶縁膜１３の上部、すなわち、ＳｉＨ４層２３、ＴＥＯＳ層２４及びＴＥＯＳ層２５の内部には、ダミーパターンを形成しない。
【００３１】
従って、ダミーパターン３４はダミーパターン３２よりも短く、ダミーパターン３４の下端はダミーパターン３２と同様にシリコンウェーハ６１に接しているが、ダミーパターン３４の上端はダミーパターン３２の上端よりも低い位置にある。これにより、ダイシング後の半導体装置においては、端縁領域Ｒｅにおける層間絶縁膜１３の下部、すなわち、ＴＥＯＳ層２１及びＳｉＣＮ層２２にはダミーパターン３４が残留し、ＴＥＯＳ層２１及びＳｉＣＮ層２２の端面において露出する。
【００３２】
本実施形態における上記以外の構成及び製造方法は、前述の第１の実施形態と同様である。例えば、本実施形態においても、非ダイシング領域Ｒｎｄにはダミーパターン３２を形成する。これにより、ダイシング後の半導体装置において、周辺領域Ｒｃにはダミーパターン３２が残留する。
【００３３】
本実施形態によれば、ダイシング後の半導体装置において、低誘電率膜であるＳｉＣＮ層２２の端面にダミーパターン３４が露出するため、その分、ＳｉＣＮ層２２の露出面積が低減し、ＳｉＣＮ層２２の吸湿を抑制することができる。また、ダミーパターン３２に加えてダミーパターン３４を設けることにより、ストッパーの効果がより向上し、ダイシングのためのマージンを広げることができる。
【００３４】
なお、本実施形態においては、ダイシングブレードによる切削領域にダミーパターン３４が介在するため、一部のダミーパターン３４は、ダイシングブレードによって切削される。しかし、ダミーパターン３４は層間絶縁膜１３の上部には設けられておらず、特に、最も厚い最上層の配線１４はダミーパターン３４に含まれていないため、切削される金属材料の総量は少ない。このため、ダミーパターン３４を設けても、ダイシングブレードの目詰まりはそれほど進行しない。
【００３５】
特に、本実施形態に係る半導体装置が高周波信号を扱う装置である場合には、多層配線膜１２の最上層において配線１４によりインダクタを形成する場合が多い。この場合、インダクタの抵抗を低減するために、最上層の配線１４を例えば３μｍ程度と厚くするが、そうすると、ダミーパターン３２を構成する最上層の配線１４の厚さも厚くなってしまう。しかし、本実施形態においては、ダイシング領域Ｒｄｃに形成されるダミーパターン３４には最上層の配線１４は含まれていないため、ダミーパターン３４を設けても、切削される金属材料の総量が大きく増加することがない。従って、ダミーパターン３４を切削しても、ダイシングブレードが急速に劣化することはない。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００３６】
なお、本実施形態においては、ダイシング領域Ｒｄｃにおいて、ＴＥＯＳ層２１及びＳｉＣＮ層２２にダミーパターン３４を形成する例を示したが、本発明はこれには限定されない。例えば、ダイシング領域ＲｄｃのＴＥＯＳ層２１のみにダミーパターンを形成してもよく、ＴＥＯＳ層２１、ＳｉＣＮ層２２及びＳｉＨ４層２３にダミーパターンを形成してもよい。但し、ダイシング領域Ｒｄｃにおいては、最上層の配線層であるＴＥＯＳ層２４にはダミーパターンを形成しない。
【００３７】
次に、比較例について説明する。
図９は、本比較例におけるウェーハ積層体を例示する平面図であり、
図１０は、図９に示すＢ−Ｂ’線による断面図である。
なお、図９においては、ＴＥＯＳ層２５は図示を省略されている。
【００３８】
図９及び図１０に示すように、本比較例においては、ダイシング領域Ｒｄｃにもダミーパターン３２を形成する。すなわち、ウェーハ積層体１０２のスクライブライン領域Ｒｓｃの全体において、ＴＥＯＳ層２１、ＳｉＣＮ層２２、ＳｉＨ４層２３、ＴＥＯＳ層２４及びＴＥＯＳ層２５の内部に、全層の配線１４及びビア１５、すなわち、下から１層目から７層目までの配線１４及びビア１５を上下方向に連結させて、ダミーパターン３２を形成する。これにより、ダイシング後の半導体装置においては、周辺領域Ｒｃだけでなく、端縁領域Ｒｅにもダミーパターン３２が残留する。また、本比較例に係る半導体装置においては、デバイス領域Ｒｄにリング３１（図１参照）が設けられていない。
【００３９】
本比較例においては、ダイシング領域Ｒｄｃにもダミーパターン３２が形成されているため、ダイシング時にダイシングブレードによって切削される金属材料の総量が多い。このため、同じダイシングブレードを使用してダイシングを続けると、ダイシングブレードに金属材料が被着して目詰まりし、チッピングが生じやすくなる。この結果、ダイシング時に多層配線膜１２が剥離しやすくなる。また、ダイシング時には剥離しなくても、ダイシング時に受けたストレスに起因して、多層配線膜１２内の界面が脆弱になる。これにより、半導体装置の実装時において、半導体装置を封止するモールド樹脂が熱収縮して、シリコン基板に反りを生じさせるような応力が多層配線膜１２に印加されると、剥離しやすくなる。これを防止するためには、ダイシングブレードを頻繁に交換する必要があるが、そうすると半導体装置の生産性が低下すると共に、製造コストが増加してしまう。
【００４０】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００４１】
１ 半導体装置、１１ シリコン基板、１２ 多層配線膜、１３ 層間絶縁膜、１４ 配線、１５ ビア、１６ 集積回路、２１ ＴＥＯＳ層、２２ ＳｉＣＮ層、２３ ＳｉＨ４層、２４ ＴＥＯＳ層、２５ ＴＥＯＳ層、３１ リング、３２ ダミーパターン、３３ マーク構造体、３４ ダミーパターン、６１ シリコンウェーハ、６２ ウェーハ積層体、６３ ウェーハ積層体、１０２ ウェーハ積層体、Ｒｃ 周辺領域、Ｒｄ デバイス領域、Ｒｄｃ ダイシング領域、Ｒｅ 端縁領域、Ｒｎｄ 非ダイシング領域、Ｒｓｃ スクライブライン領域
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜内に設けられた配線と、
前記層間絶縁膜内に設けられたビアと、
を備え、
デバイス領域の周囲の周辺領域における前記層間絶縁膜の内部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されており、
前記周辺領域の周囲に配置され外縁部を構成する端縁領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されていないことを特徴とする半導体装置。
【請求項２】
前記端縁領域における前記層間絶縁膜の下部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記端縁領域における前記層間絶縁膜の下部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されていないことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記層間絶縁膜の下部は、低誘電率膜によって形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記デバイス領域の外縁には、前記配線及び前記ビアが上下方向及び前記デバイス領域の外縁が延びる方向に連結されたリングが形成されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
複数のデバイス領域がスクライブライン領域によって区画された半導体ウェーハ上に、層間絶縁膜内に配線及びビアが設けられた多層配線膜を形成する工程と、
前記スクライブライン領域内に設定されたダイシング領域の一部に配置された前記多層配線膜及び前記半導体ウェーハを除去することにより、前記多層配線膜及び前記半導体ウェーハを前記デバイス領域毎に切り分ける工程と、
を備え、
前記多層配線膜を形成する工程において、前記スクライブライン領域における前記ダイシング領域を除く領域には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成し、前記ダイシング領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しないことを特徴とする半導体装置の製造方法。
【請求項７】
前記多層配線膜を形成する工程において、前記ダイシング領域における前記層間絶縁膜の下部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記多層配線膜を形成する工程において、前記ダイシング領域における前記層間絶縁膜の下部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しないことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記多層配線膜を形成する工程において、前記層間絶縁膜の下部を低誘電率膜によって形成することを特徴とする請求項６〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜内に設けられた配線と、
前記層間絶縁膜内に設けられたビアと、
を備え、
デバイス領域の周囲の周辺領域における前記層間絶縁膜の内部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されており、
前記周辺領域の周囲に配置され外縁部を構成する端縁領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されていないことを特徴とする半導体装置。
【請求項２】
前記端縁領域における前記層間絶縁膜の下部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記端縁領域における前記層間絶縁膜の下部には、前記配線及び前記ビアが上下方向に連結されたダミーパターンが形成されていないことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記層間絶縁膜の下部は、低誘電率膜によって形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記デバイス領域の外縁には、前記配線及び前記ビアが上下方向及び前記デバイス領域の外縁が延びる方向に連結されたリングが形成されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
複数のデバイス領域がスクライブライン領域によって区画された半導体ウェーハ上に、層間絶縁膜内に配線及びビアが設けられた多層配線膜を形成する工程と、
前記スクライブライン領域内に設定されたダイシング領域の一部に配置された前記多層配線膜及び前記半導体ウェーハを除去することにより、前記多層配線膜及び前記半導体ウェーハを前記デバイス領域毎に切り分ける工程と、
を備え、
前記多層配線膜を形成する工程において、前記スクライブライン領域における前記ダイシング領域を除く領域には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成し、前記ダイシング領域における前記層間絶縁膜の少なくとも上部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しないことを特徴とする半導体装置の製造方法。
【請求項７】
前記多層配線膜を形成する工程において、前記ダイシング領域における前記層間絶縁膜の下部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記多層配線膜を形成する工程において、前記ダイシング領域における前記層間絶縁膜の下部には、前記配線及び前記ビアを上下方向に連結させたダミーパターンを形成しないことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記多層配線膜を形成する工程において、前記層間絶縁膜の下部を低誘電率膜によって形成することを特徴とする請求項６〜８のいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２１６６４８（Ｐ２０１１−２１６６４８Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１０−８２９６３（Ｐ２０１０−８２９６３）
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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