【課題】 スリムな細長の集積回路装置及びこれを含む電子機器の提供。
【解決手段】集積回路装置１０は、第１及び第２の電源線の間にプッシュプル接続され、チャージポンプ動作によりその接続ノードＮＤに第１及び第２の電源線のいずれかの電圧を出力するための第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１と、接続ノードＮＤと電気的に接続されると共に、その一端に所与の電圧が印加されるフライングコンデンサの他端と電気的に接続されるパッドＰＤとを含む。第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１の少なくとも一方の一部又は全部と重なるように、該第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１の少なくとも一方の上層にパッドＰＤが配置される。 （もっと読む）

【課題】 回路面積の縮小を実現できる集積回路装置、電子機器の提供。
【解決手段】 集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向Ｄ１とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向Ｄ２とした場合に、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＮ１〜ＣＢＮを含む。回路ブロックＣＢ１〜ＣＢＮの両端の回路ブロックは、走査線を駆動するための第１及び第２の走査ドライバブロックＳＢ１、ＳＢ２であり、残りの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢ１〜ＤＢ４を含む。 （もっと読む）

【課題】
半導体集積回路装置の集積度をより向上させる。
【解決手段】
ＶＤＤ配線１は、基板１０内のＮウェル２に沿って配設され、ＧＮＤ配線３は、基板１０内のＰウェル４に沿って配設される。基板バイアスＶＤＤ２配線５は、ＶＤＤ配線１およびＧＮＤ配線３と同一の層で交差する方向に配され、電気的に絶縁される。Ｐ＋拡散層７が、ＶＤＤ配線１と基板バイアスＶＤＤ２配線５方向が交差する部分の近傍におけるＮウェル２内に配され、ＶＤＤ配線１とコンタクトを介して電気的に接続される。Ｎ＋拡散層８が、ＧＮＤ配線３と基板バイアスＶＤＤ２配線５の配線方向が交差する部分の近傍におけるＰウェル４内に配され、ＧＮＤ配線３とコンタクトを介して電気的に接続される。Ｐ＋拡散層７をＶＤＤ配線１に係る配線経路として用い、Ｎ＋拡散層８をＧＮＤ配線３に係る配線経路として用いる。 （もっと読む）

【課題】半導体チップを切り出す際に生じるばりによる半導体装置の歩留まりの低下及び信頼性の低下を防止し且つ半導体チップの取り数を向上させることができるようにする。
【解決手段】半導体装置は、それぞれが半導体ウェハ１１の上に形成され、ワイヤがボンディングされる複数のボンディングパッド１４を有する複数の半導体デバイス１５を備えている。各半導体デバイス１５の間には、各半導体デバイス１５を半導体ウェハ１１から切り出す分割溝を形成する領域である分割溝形成領域１２が格子状に設けられている。
半導体ウェハ１１の上における各半導体デバイス１５同士の間の領域であり且つ前記ワイヤの下側となる領域を除く領域には、半導体ウェハ１１のテスト用の電極である複数の検査用パッド１８が形成されている。 （もっと読む）

【課題】本発明は、電流ばらつきによる特性ばらつきを削減し、低消費電力化の可能な受信機用半導体集積回路を提供することを目的とする。
【解決手段】本発明の半導体集積回路は、バイアス電流検出回路および電流制御回路を設け、バイアス電流が多い場合には高周波回路の電流を削減し、バイアス電流が少ない場合には高周波回路の電流を多くすることにより、高周波回路の特性劣化を防ぐとともに電流の削減を図り低消費電力化が可能となる。 （もっと読む）

【課題】 従来、配置配線後のレイアウトデータにおいて、電圧降下（ＩＲ−ＤＲＯＰ）の緩和のために容量セル挿入を行っているが、ＤＲＯＰしている論理セルに容量セルを近接配置できないため、十分なＤＲＯＰ抑制効果が得られず、再度の配置配線処理が必要となってしまう。
【解決手段】 論理セル４０３に加えて電源配線４０１とグランド配線４０２との間に１つ又は複数の容量セル４０６，４０７，４０８を備えた基本セル４００等を予め論理合成セルライブラリとして用意しておき、論理合成又はレイアウト設計段階で挿入することで、一律のＤＲＯＰ抑制効果を得る。 （もっと読む）

【課題】 トランジスタの閾値電圧を変更することなく、出力電圧を低く設定できる基準電圧回路を提供すること。
【解決手段】 定電流源であるデプレッション型ＭＯＳトランジスタと、定電流を受けるエンハンスメント型ＭＯＳトランジスタで構成された基準電圧回路において、デプレッション型ＭＯＳトランジスタのバックゲートをグラウンドに接続した。 （もっと読む）

【課題】 チップサイズの増大を抑制しつつ、半導体チップの特性検査によるボンディング用パッドの損傷を防止する。
【解決手段】 半導体ウェハＷには、能動領域が形成されたチップ領域１が配置され、チップ領域１はスクライブライン２を介して互いに隔てられ、チップ領域１の周辺部には、スクライブライン２上に延伸されるようにして電極パッド３が配置されている。 （もっと読む）

【課題】 電源投入時に内部回路の初期設定を行うと共に、テストモードにおいて電源電圧が継続して印加されていても電源投入時と同様に内部回路の初期設定を可能とする。
【解決手段】 この半導体集積回路は、電源電圧の立ち上がりを検出して第１のリセット信号を所定の期間活性化するパワーオンリセット回路１０と、外部から供給されるタイミングパルスに同期して、テストモードにおいて活性化される信号をラッチすることにより、第２のリセット信号を活性化するラッチ回路２１と、タイミングパルスに基づいてラッチ回路をリセットすることにより、第２のリセット信号を非活性化するラッチ解除手段２２と、第１のリセット信号と第２のリセット信号との論理和を求めることにより、内部回路に供給すべきリセット信号を生成する論理回路２３とを具備する。 （もっと読む）

【課題】 シリアルインターフェース回路の組み込みを容易化できる半導体装置及び電子機器を提供すること。
【解決手段】 半導体装置は、第１の半導体チップ１０と、外部デバイスとの間でシリアルバスを介してシリアルデータの転送を行う高速シリアルＩ／Ｆ回路３０を有し、第１の半導体チップ１０にスタック配置される第２の半導体チップ２０とを含む。第２の半導体チップ２０の短辺である辺ＳＢ１に沿って、外部デバイスと高速シリアルＩ／Ｆ回路３０とを接続するためのパッド（電極）が配置されるパッド領域８１が設けられる。第２の半導体チップ２０の長辺である辺ＳＢ２に沿って、第１の半導体チップ１０が含む内部回路１２と高速シリアルＩ／Ｆ回路３０とを接続するためのパッドが配置されるパッド領域８２が設けられる。 （もっと読む）

【課題】抵抗分布のばらつきを防止する。
【解決手段】第1の面12aに存在する複数の配線部形成領域12cを有する半導体基板12と、第1の面上に設けられている第1絶縁膜14と、素子13に至って設けられている1個又は2個以上の埋込みコンタクト16aと、素子とは非接続として設けられている複数のダミー埋込みコンタクト18aと、埋込みコンタクトに電気的に接続されている複数の第1配線部22及びダミー埋込みコンタクトに接続されているダミー第1配線部24を含む第1配線層20と、表面14a及び第1配線層上を覆っている第2絶縁膜30と、第1配線部を露出させるヴィアホール32を埋め込む埋込みヴィア32aと、ダミー第1配線部の一部分を露出させる複数のダミーヴィアホール18を埋め込むダミー埋込みヴィア18aと、埋込みヴィアに電気的に接続されている第2配線部42及びダミー埋込みヴィアに接続されているダミー第2配線部44を含む第2配線層40とを具えている。 （もっと読む）

【課題】 合理的な構成で高速化及び高集積化を実現した２種類の入出力回路を備えた半導体集積回路装置を提供する。
【解決手段】 第１電源電圧で動作する第１入出力回路と、上記第１電源電圧よりも低い第２電源電圧で動作する内部回路及び上記第１電源電圧よりも低い第３電源電圧で動作する第２入出力回路とを備える。上記第１入出力回路の出力回路では、上記第２電源電圧に対応した信号振幅をレベル変換回路で上記第１電源電圧に対応した信号振幅に変換し、出力回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを駆動する。上記第２入出力回路の出力回路では、上記同様にレベル変換回路で駆動信号を形成し、上記第３電源電圧に対応した信号振幅の出力信号を形成する第２及び第３ＮチャネルＭＯＳＦＥＴを駆動する。 （もっと読む）

【課題】 抵抗分圧回路において、半導体装置の面積を増大させずにトリミング用のスイッチの抵抗を小さくして、出力電圧を高精度に調整すること。
【解決手段】 トリミング用のスイッチにトランスミッションゲートを用いることで、基板バイアス効果を抑制し抵抗分圧回路の分圧抵抗の精度を高めた。 （もっと読む）

【課題】 高い精度で入出力回路の信号遅延を解析することができるテスト回路を備えた半導体集積回路装置及びそのテスト方法を提供する。
【解決手段】 上記テスト回路は、複数の入出力回路において内部出力ノードを他の入出力回路の上記内部入力ノードと接続して縦列形態し、パルス入力端子と初段の入出力回路の上記内部入力ノードを接続し、上記パルス入力端子の信号と終段の入出力回路の上記内部出力ノードの信号とを論理回路を通してパルス出力端子に伝える。上記論理回路は、上記パルス入力端子の変化タイミングと上記終段の入出力回路の上記内部出力ノードの信号の変化タイミングに同期したパルス幅のパルス信号を形成する （もっと読む）

【課題】チップ設計におけるチップの再設計時間を最小に抑える。
【解決手段】カスタム設計チップを、可変でスケーラブルなモジュールマルチプロセッサ設計で、設計を含むモジュールの再設計を行わずに提供する方法である。
この設計では、ＰＵモジュール、第１の複数のアシストプロセッシングモジュール、及び、各々が複数のアシストプロセッシングモジュールのうち異なる１つに関連付けられている第１の複数のＤＭＡコントロールモジュールが含まれる。複数のモジュールのうち１つ以上のモジュールを含む、第１のマルチプロセッサ設計を生成し、この第１の設計から、削減する、及び／又は、追加するモジュールの数を予め選択する。更に、予め選択されたモジュールが選択された数削減及び／又は追加された、第２のマルチプロセッサ設計を行う。 （もっと読む）

【課題】 シリアルインターフェース回路の組み込みを容易化できる半導体装置及び電子機器を提供すること。
【解決手段】 半導体装置は、第１の半導体チップ１０と、第１の半導体チップ１０にスタック配置される第２の半導体チップ２０を含む。第２の半導体チップ２０は、外部デバイスとの間でシリアルバスを介してシリアルデータの転送を行い、第１の半導体チップ１０が含む内部回路１２との間でパラレルデータの転送を行う高速シリアルＩ／Ｆ回路３０を含む。高速シリアルＩ／Ｆ回路３０の物理層回路４０は、第２の半導体チップ２０の短辺である辺ＳＢ１側に配置され、ロジック回路６０は、辺ＳＢ１に対向する辺ＳＢ３側に配置される。 （もっと読む）

【課題】
機密情報を有するセキュリティ用途のＬＳＩにおいて、チップ裏面からのレーザ顕微鏡観察やＦＩＢによる加工、改ざんに対して、集積回路の保護が不十分であった。
【解決手段】
半導体基板１２と、半導体基板上に集積回路１１が設けられた半導体集積回路装置において、半導体基板１２の裏面に絶縁層１３と導電層１４を設ける。さらに、チップ裏面において、集積回路１１の下方を覆うように裏面シールド配線１７を形成する。裏面シールド配線１７の一端には、パターン発生回路２１より任意のパターン信号が入力され、裏面シールド配線１７の他端から出力されるパターン信号とパターン発生回路２１で発生したパターン信号との一致／不一致をパターン検出回路２４によりチェックする。 （もっと読む）

【課題】 ＧＰＳ信号を受信して測位演算を行う機能を有するＧＰＳ受信機に用いられる半導体集積回路において、従来よりも消費電力を低減する。
【解決手段】 半導体集積回路は、中間周波数信号を復調してベースバンド信号を生成すると共にＧＰＳ信号に関する相関処理を行うベースバンド処理部３０と、ベースバンド信号に基づいて測位演算を行うＣＰＵ４１と、ＣＰＵによって得られた演算結果を格納するためのＳＲＡＭ４３と、時刻を計測するリアルタイムクロック４４と、ベースバンド処理部とＣＰＵとに対して、通常動作状態において第１の電源電圧を供給すると共に、待機動作状態において電源電圧を供給しない第１の電源供給手段８１と、ＳＲＡＭとリアルタイムクロックとに対して、通常動作状態において第２の電源電圧を供給すると共に、待機動作状態において第３の電源電圧を供給する第２の電源供給手段８２とを具備する。 （もっと読む）

【課題】半導体チップの温度分布を極力均一にする半導体装置を提供する。
【解決手段】半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、半導体チップ内のセル密度を小さく、チップ周辺に向かうに従ってセル密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に一様に素子を形成するが、素子の一部については動作しないように配線することにより、半導体チップ内の動作する素子セル密度を小さく、チップ周辺に向かうに従って動作しないセル密度を大きくして、チップ内の温度分布を小さくしたことを特徴とする半導体装置。 （もっと読む）

【課題】複数のスタンダードセルが並列に配置された場合に、プロセスに起因して各スタンダードセル内のMOSトランジスタのゲート端からSTI領域までの距離Ｘにばらつきが存在するという問題が全く発生せず、STIストレスに起因するシリコン基板の歪みによる影響を軽減し、プロセスによる駆動能力のばらつきを抑え、狙い通りの駆動能力を持つスタンダードセルを作成する。
【解決手段】半導体基板上にそれぞれMOS トランジスタ形成領域を有する複数のスタンダードセル１０が横方向に並べられて配置されて構成されたスタンダードセルアレイ１を具備し、スタンダードセルアレイ内で横方向に隣り合うスタンダードセルは、それぞれのMOSトランジスタ形成領域の拡散層同士がSTI領域４０を介在することなく連続的に形成されている。 （もっと読む）