半導体ウェハ及びそのレイアウト設定方法並びにレチクルレイアウト設定方法
【課題】デバイスチップ領域及びスクライブラインの幅を広げることなく、アライメントマークを配置する。
【解決手段】半導体ウェハに、デバイスチップ領域２を２つ以上含む複合チップ領域４がＸ軸方向及びＹ軸方向に複数配置されている。デバイスチップ領域２を分離するための複数のスクライブライン６がＸ軸及びＹ軸に平行に形成されている。複合チップ領域４に、半導体ウェハの位置合わせを行なうためのアライメントセル８が、複合チップ領域４内において隣り合うデバイスチップ領域２の間のスクライブライン６に複合チップ領域４内のデバイスチップ領域数よりも少ない個数で形成されている。
【解決手段】半導体ウェハに、デバイスチップ領域２を２つ以上含む複合チップ領域４がＸ軸方向及びＹ軸方向に複数配置されている。デバイスチップ領域２を分離するための複数のスクライブライン６がＸ軸及びＹ軸に平行に形成されている。複合チップ領域４に、半導体ウェハの位置合わせを行なうためのアライメントセル８が、複合チップ領域４内において隣り合うデバイスチップ領域２の間のスクライブライン６に複合チップ領域４内のデバイスチップ領域数よりも少ない個数で形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体ウェハ及びそのレイアウト設定方法並びにレチクルレイアウト設定方法に関し、特に、ウェハの位置決めを行なうためのアライメントマークを備えた半導体ウェハ及びそのレイアウト設定方法並びにそのレイアウト設定方法を実現するためのレチクルレイアウト設定方法に関するものである。
【背景技術】
【０００２】
アナログ回路を備えた半導体装置の製造工程において、通常、半導体装置のアナログ特性を向上させるために、ヒューズ素子を切断して抵抗値を調整するレーザートリミング処理がウェハ状態で行なわれる。このレーザートリミング処理において半導体ウェハの位置合わせを行なうために、半導体ウェハにアライメントマークが形成されている。
【０００３】
半導体ウェハにはスクライブラインによって互いに分離された複数のデバイスチップ領域がマトリクス状に配置されており、レーザートリミング処理に用いられるアライメントマークは個々のデバイスチップ領域にそれぞれ設けられている（例えば、特許文献１を参照。）。
レーザートリミング処理においてはそのアライメントマークを利用して半導体ウェハの位置合わせと角度（θ）合わせが行なわれる。
【特許文献１】特開２００１−３５９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年では半導体装置の微細化が進み、デバイスチップ領域のサイズが縮小されているため、各デバイスチップ領域にアライメントマークを配置するのが困難であるという問題があった。
仮に、デバイスチップ領域にアライメントマークを配置すると、デバイスチップ領域のサイズが大きくなって、１枚の半導体ウェハにおけるデバイスチップ領域数が減少し、製造コストが増加するという問題が生じる。
【０００５】
また、アライメントマークをスクライブラインに配置した場合であっても、各デバイスチップ領域に対してアライメントマークを配置すると、スクライブライン上に設置される他のセルと干渉し、アライメントマークが設置できない場合が発生する。この場合には、スクライブライン幅を拡大し対応しなければならず、スクライブラインの幅が大きくなって１枚の半導体ウェハにおけるデバイスチップ領域数が減少し、製造コストが増加するという問題があった。
【０００６】
そこで本発明は、デバイスチップ領域及びスクライブラインの幅を広げることなく、アライメントマークを配置することができる半導体ウェハ及びそのレイアウト設定方法並びにそのレイアウト設定方法を実現するためのレチクルレイアウト設定方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体ウェハは、デバイスチップ領域を２つ以上含む複合チップ領域がＸ軸方向及びＹ軸方向に複数配置され、上記デバイスチップ領域を分離するための複数のスクライブラインがＸ軸及びＹ軸に平行に形成されており、上記複合チップ領域に、半導体ウェハの位置合わせを行なうためのアライメントマークが、上記複合チップ領域内において隣り合う上記デバイスチップ領域の間の上記スクライブラインに上記複合チップ領域内のデバイスチップ領域数よりも少ない個数で形成されているものである。
本願特許請求の範囲及び本明細書において、アライメントマークとは、Ｘ軸方向及びＹ軸方向の位置合わせをできるアライメントマークを意味し、例えばＬ字型のものや、十字型のもの、互いに直交する方向に長手方向をもつ２つのアライメントマークの組を挙げることができる。
【０００８】
本発明の半導体ウェハにおける複合チップ領域が、Ｘ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域を備えている場合には、上記アライメントマークが１つだけ形成されている例を挙げることができる。
【０００９】
本発明の半導体ウェハにおける複合チップ領域が、Ｘ軸方向に１つ、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合には、２つの上記アライメントマークが、Ｙ軸に平行に、互いに離間している２つの上記スクライブラインに１つずつ配置されている例を挙げることができる。
【００１０】
また、本発明の半導体ウェハにおける複合チップ領域が、Ｘ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域を備えている場合には、複合チップ領域内に、２つの上記アライメントマークが上記複合チップ領域内でのＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置されている例を挙げることができる。
【００１１】
また、本発明の半導体ウェハにおける複合チップ領域が、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合には、複合チップ領域内に、３つの上記アライメントマークが、直角三角形の頂点に対応する位置であって、互いに異なる領域の、隣り合う上記デバイスチップ領域間の上記スクライブラインに配置されている例を挙げることができる。
【００１２】
また、上記と同様に、複合チップ領域が、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合、複合チップ領域内に、４つの上記アライメントマークが、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置であって、互いに異なる領域の、隣り合う上記デバイスチップ領域間の上記スクライブラインに配置されている例を挙げることができる。
【００１３】
本発明にかかる半導体ウェハのレイアウト設定方法は、複数のデバイスチップ領域がマトリクス状に配置され、上記デバイスチップ領域を分離するためのスクライブラインが形成され、上記スクライブラインに半導体ウェハの位置合わせを行なうためのアライメントマークが形成された半導体ウェハを形成するためのレイアウトを設定する方法であって、半導体ウェハの主表面に、デバイスチップ領域を２つ以上含む複合チップ領域をＸ軸方向及びＹ軸方向に複数配置し、上記Ｘ軸及び上記Ｙ軸に平行なスクライブラインを複数配置し、上記アライメントマークを、上記複合チップ領域内において隣り合う上記デバイスチップ領域の間の上記スクライブラインに上記複合チップ領域内のデバイスチップ領域数よりも少ない個数で配置するものである。
【００１４】
本発明のレイアウト設定方法において、複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域を含む場合には、複合チップ領域内に、アライメントマークを１つだけ配置する例を挙げることができる。
【００１５】
また、複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に３つ以上のデバイスチップ領域を含む場合には、複合チップ領域内に、２つの上記アライメントマークを、Ｙ軸に平行に、互いに離間している２つの上記スクライブラインに１つずつ配置する例を挙げることができる。
【００１６】
また、複合チップ領域がＸ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域を含む場合には、複合チップ領域内に、２つの上記アライメントマークを上記複合チップ領域内でのＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置する例を挙げることができる。
【００１７】
複合チップ領域がＸ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を含む場合には、複合チップ領域内に、３つの上記アライメントマークを、直角三角形の頂点に対応する位置であって、互いに異なる領域の、隣り合う上記デバイスチップ領域間の上記スクライブラインに配置する例を挙げることができる。
【００１８】
さらに、上記の場合は、複合チップ領域内に、４つの上記アライメントマークを、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置であって、互いに異なる領域の、隣り合う上記デバイスチップ領域間の上記スクライブラインに配置することが好ましい。
【００１９】
本発明にかかるレチクルレイアウト設定方法は、本発明の半導体ウェハのレイアウト設定方法を実現するためのレチクルレイアウト設定方法であって、半導体ウェハのデバイスチップ領域を形成するためのデバイスチップ形成用領域を２つ以上含む複合チップ形成用領域を、レチクルの露光面に、露光装置において規定されているレチクル露光領域のＸ軸方向の幅寸法、Ｙ軸方向の幅寸法及び斜め方向の幅寸法に基づいて可能な限り配置するものである。
【発明の効果】
【００２０】
本発明の半導体ウェハでは、デバイスチップ領域を２つ以上含む複合チップ領域が複数配置され、デバイスチップ領域を分離するためのスクライブラインが形成されており、それぞれの複合チップ領域に、複合チップ領域内において隣り合うデバイスチップ領域の間のスクライブラインにアライメントマークが複合チップ領域内のデバイスチップ領域数よりも少ない個数で形成されているようにしたので、個々のデバイスチップ領域の周辺にアライメントマークを配置する必要がなく、デバイスチップ領域及びスクライブラインの幅を広げることなく、アライメントマークを配置することができる。
そして、アライメントマークが複合チップ領域内において隣り合うデバイスチップ領域の間に形成されていることにより、以下の効果がある。
（１）複合チップ領域の最外側にアライメントマークが配置されない。
（２）（１）により、隣り合う複合チップ領域の境界のスクライブラインにアライメントマークが形成されないため、隣り合う複合チップ領域の境界のスクライブラインの幅を広くする必要がない。
【００２１】
複合チップ領域が、Ｘ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域を備えている場合に、複合チップ領域内にアライメントマークが１つだけ形成されているようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
また、このように複合チップ領域内に１つしかアライメントマークが配置されていない場合には、別の複合チップ領域内に形成されているアライメントマークも利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００２２】
複合チップ領域が、Ｘ軸方向に１つ、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合に、複合チップ領域内に２つのアライメントマークがＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置されているようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
この場合も、別の複合チップ領域内に形成されているアライメントマークも利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００２３】
また、複合チップ領域が、Ｘ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域を備えている場合に、複合チップ領域内に、２つのアライメントマークがＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置されているようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
この場合も、別の複合チップ領域内に形成されているアライメントマークも利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００２４】
また、複合チップ領域が、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合に、複合チップ領域内に、３つのアライメントマークが、それぞれ異なった隣り合うデバイスチップ領域間のスクライブラインに、直角三角形の頂点に対応する位置に、配置されているようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。さらに、同一複合チップ領域内に、Ｘ軸方向に平行に配置された２つのアライメントマークと、Ｙ軸方向に平行に配置された２つのアライメントマークが配置されているので、これら３つのアライメントマークを利用して半導体ウェハの位置合わせと角度合わせを行なうことができる。
【００２５】
また、上記と同様に、複合チップ領域が、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合、４つのアライメントマークが、それぞれ異なった隣り合うデバイスチップ領域間のスクライブラインに、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置に、配置されているようにすれば、いずれかのアライメントマークが形成不良などにより利用できなくても、残りのアライメントマークを利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。これにより、半導体装置の製造の歩留まりを向上させることができる。
【００２６】
本発明の半導体ウェハのレイアウト設定方法では、半導体ウェハの主表面に、デバイスチップ領域を２つ以上含む複合チップ領域をＸ軸方向及びＹ軸方向に複数配置し、Ｘ軸及びＹ軸に平行なスクライブラインを複数配置し、アライメントマークを、複合チップ領域内の隣り合うデバイスチップ領域の間のスクライブラインに複合チップ領域内のデバイスチップ領域数よりも少ない個数で配置するようにしたので、それぞれのデバイスチップ領域の周辺にアライメントマークを配置する必要がなく、デバイスチップ領域のサイズが小さくても確実にアライメントマークを配置することができる。アライメントマークを複合チップ領域内の隣り合うデバイスチップ領域の間に配置するようにしているので、アライメントマークを他の複合チップ領域のアライメントマークに近接して配置することがなく、スクライブラインの幅を広くする必要がない。
【００２７】
複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域を含む場合に、複合チップ領域内に、アライメントマークを１つだけ配置するようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
【００２８】
また、複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に３つ以上のデバイスチップ領域を含む場合に、複合チップ領域内に、２つのアライメントマークを互いに離間している２つのスクライブラインに１つずつＹ軸に平行に配置するようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
【００２９】
また、複合チップ領域がＸ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域を含む場合に、複合チップ領域内に、２つのアライメントマークを、Ｙ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置するようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
【００３０】
複合チップ領域がＸ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を含む場合に、複合チップ領域内に、３つのアライメントマークを、それぞれ異なった隣り合うデバイスチップ領域間のスクライブラインに、直角三角形の頂点に対応する位置に、配置するようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。さらに、同一複合チップ領域内に、Ｘ軸方向に平行に配置された２つのアライメントマークと、Ｙ軸方向に平行に配置された２つのアライメントマークを配置することになるので、これら３つのアライメントマークを利用して半導体ウェハの位置合わせと角度合わせを行なうことができる。
【００３１】
上記の場合において、複合チップ領域内に、４つのアライメントマークを、それぞれ異なった隣り合うデバイスチップ領域間のスクライブラインに、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置に、配置するようにすれば、いずれかのアライメントマークが形成不良などにより利用できなくても、残りのアライメントマークを利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００３２】
本発明のレチクルレイアウト設定方法では、半導体ウェハのデバイスチップ領域を形成するためのデバイスチップ形成用領域を２つ以上含む複合チップ形成用領域を、レチクルの露光面に、露光装置において規定されているレチクル露光領域のＸ軸方向の幅寸法、Ｙ軸方向の幅寸法及び斜め方向の幅寸法に基づいて可能な限り配置するようにしたので、このレイアウト設定方法を用いて設定したレチクルを用いて露光を行なうことにより、本発明にかかる半導体ウェハのレイアウトを実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下に、図面を参照しながら本発明にかかる半導体ウェハの好適な実施形態を説明する。本明細書中で参照する図面において、左右方向をＸ軸方向、上下方向をＹ軸方向とする。なお、Ｘ軸とＹ軸は互いに直交する基準軸である。
【００３４】
図１は半導体ウェハの一実施例を示す図であり、（Ａ）は半導体ウェハ主表面のレイアウトを示す拡大図、（Ｂ）はアライメントセルの拡大図である。なお、図１及び以下に参照する図面において、デバイスチップ領域２は本来製品として使用される本番チップ領域（図示は省略）と、その外周に形成されているガードリング（図示は省略）を含むものとする。
【００３５】
半導体ウェハの主表面に複数のデバイスチップ領域２がマトリクス状に配置されている。さらに、デバイスチップ領域２をＸ軸方向に２つ、Ｙ軸方向に３つ含む長方形領域である複合チップ領域４が、Ｘ軸方向及びＹ軸方向にマトリクス状に配置されている。
【００３６】
デバイスチップ領域２を分離するための複数のスクライブライン６がＸ軸及びＹ軸に平行に形成されている。
それぞれの複合チップ領域４内のスクライブライン６に、例えばレーザートリミングの位置合わせに利用する４つのアライメントセル（アライメントマーク）８が配置されている。
（Ｂ）に示すように、アライメントセル８には、例えばポリシリコンからなるアライメントマーク９ａと９ｂが形成されている。アライメントマーク９ａ，９ｂは平面形状が長方形であり、アライメントマーク９ａはＹ軸方向に長手方向をもって、アライメントマーク９ｂはＸ軸方向に長手方向をもって配置されている。
【００３７】
デバイスチップ領域２は例えばＸ軸方向の幅が１５００μｍ（マイクロメートル）、Ｙ軸方向の幅が２０００μｍであり、スクライブライン６の幅は例えば１１０μｍである。アライメントセル８の大きさは例えばＸ軸方向の長さが２３７μｍ、Ｙ軸方向の長さが７４μｍである。
【００３８】
図２は１つの複合チップ領域４の拡大図である。図２に示されているように、アライメントセル８ａ,８ｂ,８ｃ,８ｄは、同一複合チップ領域４内において隣り合うデバイスチップ領域２の間に配置されている。
また、アライメントセル８ａ,８ｂ,８ｃ,８ｄは、複合チップ領域４内において、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線によって形成される長方形の頂点に対応する位置に配置されている。
【００３９】
Ｘ軸方向に平行に配置されているアライメントセル８ａと８ｄ、８ｂと８ｄは互いの間の距離が最大となるように配置されている。アライメントセル８ａと８ｄ、８ｂと８ｄをできるだけ離して配置することにより、位置合わせ精度と角度合わせ精度を向上させることができる。
【００４０】
この実施例では、１つの複合チップ領域４内に、Ｘ軸に平行に配置されたアライメントセル８ａと８ｄの組及び８ｂと８ｃの組と、Ｙ軸に平行に配置されたアライメントセル８ａと８ｂの組及び８ｃと８ｄの組を備えているので、これらを用いてレーザートリミング処理における位置合わせ及び角度合わせを行なうことができる。
さらに、Ｘ軸方向とＹ軸方向に平行に配置されたアライメントセル８をそれぞれ２組ずつ備えているので、いずれかのアライメントマーク、例えば８ｂが形成不良などの理由により使用できなくても、残りの３つのアライメントセル８ａと８ｄの組，８ｃと８ｄの組を利用してレーザートリミングの位置合わせと角度合わせを行なうことができる。
【００４１】
また、アライメントセル８は、同一複合チップ領域４内において隣り合うデバイスチップ領域４の間に配置されており、複合チップ領域４の外周には配置されていないので、隣の複合チップ領域４との間のスクライブライン６をアライメントセル８の２つ分以上の幅に形成する必要がない。
【００４２】
上記実施例では、それぞれの複合チップ領域４内に４つのアライメントセル８ａ,８ｂ,８ｃ,８ｄを配置しているが、例えば図３及び図４に示されるように、それぞれの複合チップ領域４内に３つのアライメントセル８ａ,８ｂ,８ｃを配置するようにしてもよい。複合チップ領域４内に３つのアライメントセル８ａ,８ｂ,８ｃを配置する場合には、それぞれを直角三角形の頂点に対応する位置に配置する例を挙げることができる。そうすれば、複合チップ領域４内に、Ｙ軸方向に平行に配置されたアライメントセル８ａと８ｂの組と、Ｘ軸方向に平行に配置されたアライメントセル８ｂと８ｃの組が配置されるので、これらのアライメントセル８ａ,８ｂ,８ｃを利用して、レーザートリミングの位置合わせと角度合わせを行なうことができる。
ただし、３つのアライメントセル８ａ,８ｂ,８ｃのうちいずれかが形成不良などの理由によって位置合わせや角度合わせに利用できない場合には、図１及び図２の場合とは異なり、隣接する他の複合チップ領域４に配置されているアライメントセル８のいずれかを利用することで、位置合わせや角度合わせを行なうことができる。
【００４３】
図３及び図４では、Ｘ軸方向に平行に配置されているアライメントセル８ｂと８ｃは互いの間の距離が最大となるように配置されている。アライメントセル８ｂと８ｃをできるだけ離して配置することにより、位置合わせ精度と角度合わせ精度を向上させることができる。
【００４４】
図１，図２，図３及び図４では、複合チップ領域４はＸ軸方向に２つ、Ｙ軸方向に３つのデバイスチップ領域２を備えているが、本発明はこれに限定されるものではなく、複合チップ領域４はＸ軸方向、Ｙ軸方向にデバイスチップ領域２をいくつ含んでいてもよい。ただし、Ｘ軸方向に１つ、Ｙ軸方向に１つしかデバイスチップ領域２を含まない場合を除く。
【００４５】
図５及び図６は半導体ウェハ主表面の他のレイアウト例を示す図である。
図５は、複合チップ領域４がＸ軸方向に２つ、Ｙ軸方向に５つのデバイスチップ領域２を含んでいる場合を示している。それぞれの複合チップ領域４のスクライブラインには４つのアライメントセル８ａ,８ｂ,８ｃ,８ｄが配置されている。図１及び図２に示したアライメントセル８ａ,８ｂ,８ｃ,８ｄと同様に、複合チップ領域４内において隣り合うデバイスチップ領域２の間に配置されている。アライメントセル８ａと８ｄ、８ｂと８ｃはＸ軸方向に平行に配置されており、アライメントセル８ａと８ｂ、８ｃと８ｄはＹ軸方向に平行に配置されている。
【００４６】
Ｘ軸方向に平行に配置されているアライメントセル８ａと８ｄ、８ｂと８ｃはそれぞれ最大限離れて配置されている。また、Ｙ軸方向に平行に配置されているアライメントセル８ａと８ｂ、８ｃと８ｄはそれぞれ最大限離れて配置されている。Ｘ軸方向、Ｙ軸方向に平行に配置されている２つのアライメントマークをできるだけ離して配置することにより、半導体ウェハの位置合わせ精度及び角度合わせ精度が向上する。
【００４７】
図６は、複合チップ領域４がＸ軸方向に３つ、Ｙ軸方向に３つのデバイスチップ領域２を含んでいる。この場合も図１，図２及び図５の場合と同様に、それぞれの複合チップ領域４のスクライブライン６に４つのアライメントセル８が配置されており、アライメントセル８は、複合チップ領域４内において隣り合うデバイスチップ領域２の間に配置されている。アライメントセル８ａと８ｄ、８ｂと８ｃはＸ軸方向に平行に配置されており、アライメントセル８ａと８ｂ、８ｃと８ｄはＹ軸方向に平行に配置されている。
【００４８】
図６に示した場合も、Ｘ軸方向に平行に配置されているアライメントセル８ａと８ｄ、８ｂと８ｃはそれぞれ最大限離れて配置され、Ｙ軸方向に平行に配置されているアライメントセル８ａと８ｂ、８ｃと８ｄはそれぞれ最大限離れて配置されている。Ｘ軸方向、Ｙ軸方向に平行に配置されている２つのアライメントマークをできるだけ離して配置することにより、半導体ウェハの位置合わせ精度及び角度合わせ精度が向上する。
【００４９】
図１、図２、図５及び図６に示されるように、複合チップ領域４がＸ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域２を含む場合には、それぞれの複合チップ領域４に、Ｘ軸に平行に配置されたアライメントセル８ａと８ｄの組及び８ｂと８ｃの組と、Ｙ軸に平行に配置されたアライメントセル８ａと８ｂの組及び８ｃと８ｄの組が配置されている例を挙げることができるが、例えば図３及び図４に示したように、それぞれの複合チップ領域４に、Ｘ軸に平行に配置されたアライメントセル８と、Ｙ軸に平行に配置されたアライメントセル８が１組ずつ配置されているだけでもよい。また、１つの複合チップ領域４に５つ以上のアライメントセル８が配置されていてもよい。
【００５０】
図７及び図８はさらに他の半導体ウェハのレイアウト例を示す図である。
図７において、それぞれの複合チップ領域４はＸ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域２を含んでいる。複合チップ領域４には、２つのデバイスチップ領域２の間に１つのアライメントセル８が配置されている。
【００５１】
また、図８において、それぞれの複合チップ領域４はＸ軸方向に１つ、Ｙ軸方向に３つのデバイスチップ領域２を含んでいる。複合チップ領域４には２つのアライメントセル８が配置されており、それらは同一複合チップ領域４内において隣り合うデバイスチップ領域２の間に配置されている。さらに、それら２つのアライメントセル８はＹ軸に平行に配置されている。
【００５２】
図７及び図８においては、複合チップ領域４はＸ軸方向に１つのデバイスチップ領域２しか含んでいないので、デバイスチップ領域２とアライメントセル８の大きさの関係から、２つ以上のアライメントセル８をＸ軸に平行に配置することはできない。さらに、図７に示されるように、複合チップ領域４はＹ軸方向に２つのデバイスチップ領域２しか含んでいないので、複合チップ領域４の最外側にアライメントセル８を配置しないようにするためには、アライメントセル８を１つしか配置できない。
【００５３】
図７に示されるようなレイアウトが設定されている半導体ウェハは、対象となっている複合チップ領域４とは異なる２つの複合チップ領域４に配置されているアライメントセル８を利用すれば、位置合わせ及び角度合わせを行なうことができる。
また、図８に示されるようなレイアウトが設定されている半導体ウェハでは、対象となっている複合チップ領域４とは別の複合チップ領域４に配置されているアライメントマーク４を１つ利用すれば、半導体ウェハの位置合わせ及び角度合わせを行なうことができる。
【００５４】
図８に示すレイアウトでは、複合チップ領域４がＸ軸方向に１つ、Ｙ軸方向に３つのデバイスチップ領域２を含んでいるが、本発明はこれに限定されるものではなく、複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に４つ以上のデバイスチップ領域２を含んでいてもよい。
【００５５】
半導体ウェハ主表面のレイアウト例として、他に、複合チップ領域がＸ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域２を含むものを挙げることができる。このような場合、それぞれの複合チップ領域４に、２つのアライメントセル８が、Ｙ軸に平行なスクライブラインを挟んで、Ｘ軸方向に平行に、配置されている例を挙げることができる。このようなレイアウトが設定されている半導体ウェハは、レーザートリミングの対象となっている複合チップ領域とは異なる複合チップ領域のアライメントマークを１つ利用すれば、半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００５６】
以上において説明したレイアウトは、全てＸ軸とＹ軸を逆にすることができる。
【００５７】
図９は半導体ウェハ主表面のレイアウトに基づいて設定したレチクルの一実施例を説明するためのレチクル露光面の平面図である。なお、図９に示されているレチクルは図１及び図２に示したレイアウトに基づいて設定されている。
【００５８】
このレチクルの露光面には、半導体ウェハのデバイスチップ領域２に露光するためのデバイスチップ形成用領域１０がマトリクス状に形成されている。また、半導体ウェハのスクライブライン６を形成するためのスクライブライン形成用領域１１が格子状に形成されている。
このレチクルでは、半導体ウェハの複合チップ領域４（図１及び図２を参照）に対応した複数の複合チップ形成用領域１２が設定されており、デバイスチップ形成用領域１０は複合チップ形成用領域１２の配置パターンに基づいて形成されている。
【００５９】
デバイスチップ形成用領域１０の設置個数は、複合チップ形成用領域１２の設置個数に基づいて決定される。即ち、ここでは複合チップ形成用領域１２はＸ軸方向に２つ、Ｙ軸方向に３つのデバイスチップ形成用領域１０を含むので、レチクル全体としては、Ｘ軸方向に２の整数倍の個数、例えば６個、Ｙ軸方向に３の整数倍の個数を配置する。
また、半導体装置の製造において、一度の露光でより多くのデバイスチップ領域２に対して露光を行なう例を挙げることができる。そのため、レチクルにはできるだけ多くのデバイスチップ形成用領域１０を配置するようにする。露光装置に規定されている露光範囲とデバイスチップ形成用領域１０及びスクライブライン形成用領域１１のサイズの関係から、Ｘ軸方向、Ｙ軸方向に配置する複合チップ形成用領域１２の個数を設定する。
【００６０】
露光装置における露光範囲は、Ｘ軸方向の幅寸法、Ｙ軸方向の幅寸法、斜め方向の寸法（対角線長さ）によって規定されている。しかし、Ｘ軸方向の幅寸法及びＹ軸方向に幅寸法に基づいて複合チップ形成用領域１２の設置個数を設定しても、設定したレイアウトの斜め方向の寸法が露光装置で規定されている斜め方向の寸法を超えることがある。この場合には、デバイスチップ形成用領域１０単位ではなく、複合チップ形成用領域１２単位でＸ軸方向の設置個数を減らすようにする。
【００６１】
上記のレチクルレイアウト設定方法では、複合チップ形成用領域１２がＸ軸方向に２つ、Ｙ軸方向に３つのデバイスチップ形成用領域１０を含んでいるが、本発明はこれに限定されるものではなく、複合チップ形成用領域１２がＸ軸方向又はＹ軸方向に２つ以上のデバイスチップ形成用領域１０を含むものであればよい。
【００６２】
このレチクルレイアウト設定方法の実施例では、複合チップ形成用領域１２はＸ軸方向に２つ、Ｙ軸方向に３つのデバイスチップ形成用領域１０を含んでいるが、本発明のレチクルレイアウト設定方法はこれに限定されるものではなく、本発明の半導体ウェハレイアウト設定方法に対応して複合チップ形成用領域内のデバイスチップ形成用領域の配列を変更することができる。
【００６３】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば上記の実施例ではアライメントマークとして互いに直交する方向に長手方向をもつ２つのアライメントマークの組を用いているが、本発明はこれに限定されるものではなく、アライメントマークとして例えばＬ字型のものや、十字型のものを用いることもできる。
また、本明細書中に示したデバイスチップ領域２、スクライブライン６、アライメントセル８などのサイズは一例であって、本発明はこれに限定されるものではない。
【図面の簡単な説明】
【００６４】
【図１】半導体ウェハの一実施例を示す図であり、（Ａ）は半導体ウェハ主表面のレイアウトを示す拡大図、（Ｂ）はアライメントセルの拡大図である。
【図２】同実施例の複合チップ領域を詳細に示す図である。
【図３】半導体ウェハの他の実施例を説明するための、半導体ウェハ主表面のレイアウトの拡大図である。
【図４】同実施例の複合チップ領域を詳細に示す図である。
【図５】半導体ウェハのレイアウトのさらに他の実施例を説明するための拡大図である。
【図６】半導体ウェハのレイアウトのさらに他の実施例を説明するための拡大図である。
【図７】半導体ウェハのレイアウトのさらに他の実施例を説明するための拡大図である。
【図８】半導体ウェハのレイアウトのさらに他の実施例を説明するための拡大図である。
【図９】レチクルレイアウト設定方法の一実施例を説明するための図である。
【符号の説明】
【００６５】
２ デバイスチップ領域
４ 複合チップ領域
６ スクライブライン
８，８ａ，８ｂ，８ｃ，８ｄ アライメントマーク
１０ デバイスチップ形成用領域
１２ 複合チップ形成用領域
【技術分野】
【０００１】
本発明は半導体ウェハ及びそのレイアウト設定方法並びにレチクルレイアウト設定方法に関し、特に、ウェハの位置決めを行なうためのアライメントマークを備えた半導体ウェハ及びそのレイアウト設定方法並びにそのレイアウト設定方法を実現するためのレチクルレイアウト設定方法に関するものである。
【背景技術】
【０００２】
アナログ回路を備えた半導体装置の製造工程において、通常、半導体装置のアナログ特性を向上させるために、ヒューズ素子を切断して抵抗値を調整するレーザートリミング処理がウェハ状態で行なわれる。このレーザートリミング処理において半導体ウェハの位置合わせを行なうために、半導体ウェハにアライメントマークが形成されている。
【０００３】
半導体ウェハにはスクライブラインによって互いに分離された複数のデバイスチップ領域がマトリクス状に配置されており、レーザートリミング処理に用いられるアライメントマークは個々のデバイスチップ領域にそれぞれ設けられている（例えば、特許文献１を参照。）。
レーザートリミング処理においてはそのアライメントマークを利用して半導体ウェハの位置合わせと角度（θ）合わせが行なわれる。
【特許文献１】特開２００１−３５９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年では半導体装置の微細化が進み、デバイスチップ領域のサイズが縮小されているため、各デバイスチップ領域にアライメントマークを配置するのが困難であるという問題があった。
仮に、デバイスチップ領域にアライメントマークを配置すると、デバイスチップ領域のサイズが大きくなって、１枚の半導体ウェハにおけるデバイスチップ領域数が減少し、製造コストが増加するという問題が生じる。
【０００５】
また、アライメントマークをスクライブラインに配置した場合であっても、各デバイスチップ領域に対してアライメントマークを配置すると、スクライブライン上に設置される他のセルと干渉し、アライメントマークが設置できない場合が発生する。この場合には、スクライブライン幅を拡大し対応しなければならず、スクライブラインの幅が大きくなって１枚の半導体ウェハにおけるデバイスチップ領域数が減少し、製造コストが増加するという問題があった。
【０００６】
そこで本発明は、デバイスチップ領域及びスクライブラインの幅を広げることなく、アライメントマークを配置することができる半導体ウェハ及びそのレイアウト設定方法並びにそのレイアウト設定方法を実現するためのレチクルレイアウト設定方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体ウェハは、デバイスチップ領域を２つ以上含む複合チップ領域がＸ軸方向及びＹ軸方向に複数配置され、上記デバイスチップ領域を分離するための複数のスクライブラインがＸ軸及びＹ軸に平行に形成されており、上記複合チップ領域に、半導体ウェハの位置合わせを行なうためのアライメントマークが、上記複合チップ領域内において隣り合う上記デバイスチップ領域の間の上記スクライブラインに上記複合チップ領域内のデバイスチップ領域数よりも少ない個数で形成されているものである。
本願特許請求の範囲及び本明細書において、アライメントマークとは、Ｘ軸方向及びＹ軸方向の位置合わせをできるアライメントマークを意味し、例えばＬ字型のものや、十字型のもの、互いに直交する方向に長手方向をもつ２つのアライメントマークの組を挙げることができる。
【０００８】
本発明の半導体ウェハにおける複合チップ領域が、Ｘ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域を備えている場合には、上記アライメントマークが１つだけ形成されている例を挙げることができる。
【０００９】
本発明の半導体ウェハにおける複合チップ領域が、Ｘ軸方向に１つ、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合には、２つの上記アライメントマークが、Ｙ軸に平行に、互いに離間している２つの上記スクライブラインに１つずつ配置されている例を挙げることができる。
【００１０】
また、本発明の半導体ウェハにおける複合チップ領域が、Ｘ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域を備えている場合には、複合チップ領域内に、２つの上記アライメントマークが上記複合チップ領域内でのＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置されている例を挙げることができる。
【００１１】
また、本発明の半導体ウェハにおける複合チップ領域が、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合には、複合チップ領域内に、３つの上記アライメントマークが、直角三角形の頂点に対応する位置であって、互いに異なる領域の、隣り合う上記デバイスチップ領域間の上記スクライブラインに配置されている例を挙げることができる。
【００１２】
また、上記と同様に、複合チップ領域が、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合、複合チップ領域内に、４つの上記アライメントマークが、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置であって、互いに異なる領域の、隣り合う上記デバイスチップ領域間の上記スクライブラインに配置されている例を挙げることができる。
【００１３】
本発明にかかる半導体ウェハのレイアウト設定方法は、複数のデバイスチップ領域がマトリクス状に配置され、上記デバイスチップ領域を分離するためのスクライブラインが形成され、上記スクライブラインに半導体ウェハの位置合わせを行なうためのアライメントマークが形成された半導体ウェハを形成するためのレイアウトを設定する方法であって、半導体ウェハの主表面に、デバイスチップ領域を２つ以上含む複合チップ領域をＸ軸方向及びＹ軸方向に複数配置し、上記Ｘ軸及び上記Ｙ軸に平行なスクライブラインを複数配置し、上記アライメントマークを、上記複合チップ領域内において隣り合う上記デバイスチップ領域の間の上記スクライブラインに上記複合チップ領域内のデバイスチップ領域数よりも少ない個数で配置するものである。
【００１４】
本発明のレイアウト設定方法において、複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域を含む場合には、複合チップ領域内に、アライメントマークを１つだけ配置する例を挙げることができる。
【００１５】
また、複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に３つ以上のデバイスチップ領域を含む場合には、複合チップ領域内に、２つの上記アライメントマークを、Ｙ軸に平行に、互いに離間している２つの上記スクライブラインに１つずつ配置する例を挙げることができる。
【００１６】
また、複合チップ領域がＸ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域を含む場合には、複合チップ領域内に、２つの上記アライメントマークを上記複合チップ領域内でのＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置する例を挙げることができる。
【００１７】
複合チップ領域がＸ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を含む場合には、複合チップ領域内に、３つの上記アライメントマークを、直角三角形の頂点に対応する位置であって、互いに異なる領域の、隣り合う上記デバイスチップ領域間の上記スクライブラインに配置する例を挙げることができる。
【００１８】
さらに、上記の場合は、複合チップ領域内に、４つの上記アライメントマークを、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置であって、互いに異なる領域の、隣り合う上記デバイスチップ領域間の上記スクライブラインに配置することが好ましい。
【００１９】
本発明にかかるレチクルレイアウト設定方法は、本発明の半導体ウェハのレイアウト設定方法を実現するためのレチクルレイアウト設定方法であって、半導体ウェハのデバイスチップ領域を形成するためのデバイスチップ形成用領域を２つ以上含む複合チップ形成用領域を、レチクルの露光面に、露光装置において規定されているレチクル露光領域のＸ軸方向の幅寸法、Ｙ軸方向の幅寸法及び斜め方向の幅寸法に基づいて可能な限り配置するものである。
【発明の効果】
【００２０】
本発明の半導体ウェハでは、デバイスチップ領域を２つ以上含む複合チップ領域が複数配置され、デバイスチップ領域を分離するためのスクライブラインが形成されており、それぞれの複合チップ領域に、複合チップ領域内において隣り合うデバイスチップ領域の間のスクライブラインにアライメントマークが複合チップ領域内のデバイスチップ領域数よりも少ない個数で形成されているようにしたので、個々のデバイスチップ領域の周辺にアライメントマークを配置する必要がなく、デバイスチップ領域及びスクライブラインの幅を広げることなく、アライメントマークを配置することができる。
そして、アライメントマークが複合チップ領域内において隣り合うデバイスチップ領域の間に形成されていることにより、以下の効果がある。
（１）複合チップ領域の最外側にアライメントマークが配置されない。
（２）（１）により、隣り合う複合チップ領域の境界のスクライブラインにアライメントマークが形成されないため、隣り合う複合チップ領域の境界のスクライブラインの幅を広くする必要がない。
【００２１】
複合チップ領域が、Ｘ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域を備えている場合に、複合チップ領域内にアライメントマークが１つだけ形成されているようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
また、このように複合チップ領域内に１つしかアライメントマークが配置されていない場合には、別の複合チップ領域内に形成されているアライメントマークも利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００２２】
複合チップ領域が、Ｘ軸方向に１つ、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合に、複合チップ領域内に２つのアライメントマークがＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置されているようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
この場合も、別の複合チップ領域内に形成されているアライメントマークも利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００２３】
また、複合チップ領域が、Ｘ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域を備えている場合に、複合チップ領域内に、２つのアライメントマークがＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置されているようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
この場合も、別の複合チップ領域内に形成されているアライメントマークも利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００２４】
また、複合チップ領域が、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合に、複合チップ領域内に、３つのアライメントマークが、それぞれ異なった隣り合うデバイスチップ領域間のスクライブラインに、直角三角形の頂点に対応する位置に、配置されているようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。さらに、同一複合チップ領域内に、Ｘ軸方向に平行に配置された２つのアライメントマークと、Ｙ軸方向に平行に配置された２つのアライメントマークが配置されているので、これら３つのアライメントマークを利用して半導体ウェハの位置合わせと角度合わせを行なうことができる。
【００２５】
また、上記と同様に、複合チップ領域が、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備えている場合、４つのアライメントマークが、それぞれ異なった隣り合うデバイスチップ領域間のスクライブラインに、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置に、配置されているようにすれば、いずれかのアライメントマークが形成不良などにより利用できなくても、残りのアライメントマークを利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。これにより、半導体装置の製造の歩留まりを向上させることができる。
【００２６】
本発明の半導体ウェハのレイアウト設定方法では、半導体ウェハの主表面に、デバイスチップ領域を２つ以上含む複合チップ領域をＸ軸方向及びＹ軸方向に複数配置し、Ｘ軸及びＹ軸に平行なスクライブラインを複数配置し、アライメントマークを、複合チップ領域内の隣り合うデバイスチップ領域の間のスクライブラインに複合チップ領域内のデバイスチップ領域数よりも少ない個数で配置するようにしたので、それぞれのデバイスチップ領域の周辺にアライメントマークを配置する必要がなく、デバイスチップ領域のサイズが小さくても確実にアライメントマークを配置することができる。アライメントマークを複合チップ領域内の隣り合うデバイスチップ領域の間に配置するようにしているので、アライメントマークを他の複合チップ領域のアライメントマークに近接して配置することがなく、スクライブラインの幅を広くする必要がない。
【００２７】
複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域を含む場合に、複合チップ領域内に、アライメントマークを１つだけ配置するようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
【００２８】
また、複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に３つ以上のデバイスチップ領域を含む場合に、複合チップ領域内に、２つのアライメントマークを互いに離間している２つのスクライブラインに１つずつＹ軸に平行に配置するようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
【００２９】
また、複合チップ領域がＸ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域を含む場合に、複合チップ領域内に、２つのアライメントマークを、Ｙ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置するようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。
【００３０】
複合チップ領域がＸ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を含む場合に、複合チップ領域内に、３つのアライメントマークを、それぞれ異なった隣り合うデバイスチップ領域間のスクライブラインに、直角三角形の頂点に対応する位置に、配置するようにすれば、各デバイスチップ領域の周辺にアライメントマークを形成する必要がないので、スクライブラインの幅を広くすることなくアライメントマークを配置することができる。さらに、同一複合チップ領域内に、Ｘ軸方向に平行に配置された２つのアライメントマークと、Ｙ軸方向に平行に配置された２つのアライメントマークを配置することになるので、これら３つのアライメントマークを利用して半導体ウェハの位置合わせと角度合わせを行なうことができる。
【００３１】
上記の場合において、複合チップ領域内に、４つのアライメントマークを、それぞれ異なった隣り合うデバイスチップ領域間のスクライブラインに、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置に、配置するようにすれば、いずれかのアライメントマークが形成不良などにより利用できなくても、残りのアライメントマークを利用することで半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００３２】
本発明のレチクルレイアウト設定方法では、半導体ウェハのデバイスチップ領域を形成するためのデバイスチップ形成用領域を２つ以上含む複合チップ形成用領域を、レチクルの露光面に、露光装置において規定されているレチクル露光領域のＸ軸方向の幅寸法、Ｙ軸方向の幅寸法及び斜め方向の幅寸法に基づいて可能な限り配置するようにしたので、このレイアウト設定方法を用いて設定したレチクルを用いて露光を行なうことにより、本発明にかかる半導体ウェハのレイアウトを実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下に、図面を参照しながら本発明にかかる半導体ウェハの好適な実施形態を説明する。本明細書中で参照する図面において、左右方向をＸ軸方向、上下方向をＹ軸方向とする。なお、Ｘ軸とＹ軸は互いに直交する基準軸である。
【００３４】
図１は半導体ウェハの一実施例を示す図であり、（Ａ）は半導体ウェハ主表面のレイアウトを示す拡大図、（Ｂ）はアライメントセルの拡大図である。なお、図１及び以下に参照する図面において、デバイスチップ領域２は本来製品として使用される本番チップ領域（図示は省略）と、その外周に形成されているガードリング（図示は省略）を含むものとする。
【００３５】
半導体ウェハの主表面に複数のデバイスチップ領域２がマトリクス状に配置されている。さらに、デバイスチップ領域２をＸ軸方向に２つ、Ｙ軸方向に３つ含む長方形領域である複合チップ領域４が、Ｘ軸方向及びＹ軸方向にマトリクス状に配置されている。
【００３６】
デバイスチップ領域２を分離するための複数のスクライブライン６がＸ軸及びＹ軸に平行に形成されている。
それぞれの複合チップ領域４内のスクライブライン６に、例えばレーザートリミングの位置合わせに利用する４つのアライメントセル（アライメントマーク）８が配置されている。
（Ｂ）に示すように、アライメントセル８には、例えばポリシリコンからなるアライメントマーク９ａと９ｂが形成されている。アライメントマーク９ａ，９ｂは平面形状が長方形であり、アライメントマーク９ａはＹ軸方向に長手方向をもって、アライメントマーク９ｂはＸ軸方向に長手方向をもって配置されている。
【００３７】
デバイスチップ領域２は例えばＸ軸方向の幅が１５００μｍ（マイクロメートル）、Ｙ軸方向の幅が２０００μｍであり、スクライブライン６の幅は例えば１１０μｍである。アライメントセル８の大きさは例えばＸ軸方向の長さが２３７μｍ、Ｙ軸方向の長さが７４μｍである。
【００３８】
図２は１つの複合チップ領域４の拡大図である。図２に示されているように、アライメントセル８ａ,８ｂ,８ｃ,８ｄは、同一複合チップ領域４内において隣り合うデバイスチップ領域２の間に配置されている。
また、アライメントセル８ａ,８ｂ,８ｃ,８ｄは、複合チップ領域４内において、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線によって形成される長方形の頂点に対応する位置に配置されている。
【００３９】
Ｘ軸方向に平行に配置されているアライメントセル８ａと８ｄ、８ｂと８ｄは互いの間の距離が最大となるように配置されている。アライメントセル８ａと８ｄ、８ｂと８ｄをできるだけ離して配置することにより、位置合わせ精度と角度合わせ精度を向上させることができる。
【００４０】
この実施例では、１つの複合チップ領域４内に、Ｘ軸に平行に配置されたアライメントセル８ａと８ｄの組及び８ｂと８ｃの組と、Ｙ軸に平行に配置されたアライメントセル８ａと８ｂの組及び８ｃと８ｄの組を備えているので、これらを用いてレーザートリミング処理における位置合わせ及び角度合わせを行なうことができる。
さらに、Ｘ軸方向とＹ軸方向に平行に配置されたアライメントセル８をそれぞれ２組ずつ備えているので、いずれかのアライメントマーク、例えば８ｂが形成不良などの理由により使用できなくても、残りの３つのアライメントセル８ａと８ｄの組，８ｃと８ｄの組を利用してレーザートリミングの位置合わせと角度合わせを行なうことができる。
【００４１】
また、アライメントセル８は、同一複合チップ領域４内において隣り合うデバイスチップ領域４の間に配置されており、複合チップ領域４の外周には配置されていないので、隣の複合チップ領域４との間のスクライブライン６をアライメントセル８の２つ分以上の幅に形成する必要がない。
【００４２】
上記実施例では、それぞれの複合チップ領域４内に４つのアライメントセル８ａ,８ｂ,８ｃ,８ｄを配置しているが、例えば図３及び図４に示されるように、それぞれの複合チップ領域４内に３つのアライメントセル８ａ,８ｂ,８ｃを配置するようにしてもよい。複合チップ領域４内に３つのアライメントセル８ａ,８ｂ,８ｃを配置する場合には、それぞれを直角三角形の頂点に対応する位置に配置する例を挙げることができる。そうすれば、複合チップ領域４内に、Ｙ軸方向に平行に配置されたアライメントセル８ａと８ｂの組と、Ｘ軸方向に平行に配置されたアライメントセル８ｂと８ｃの組が配置されるので、これらのアライメントセル８ａ,８ｂ,８ｃを利用して、レーザートリミングの位置合わせと角度合わせを行なうことができる。
ただし、３つのアライメントセル８ａ,８ｂ,８ｃのうちいずれかが形成不良などの理由によって位置合わせや角度合わせに利用できない場合には、図１及び図２の場合とは異なり、隣接する他の複合チップ領域４に配置されているアライメントセル８のいずれかを利用することで、位置合わせや角度合わせを行なうことができる。
【００４３】
図３及び図４では、Ｘ軸方向に平行に配置されているアライメントセル８ｂと８ｃは互いの間の距離が最大となるように配置されている。アライメントセル８ｂと８ｃをできるだけ離して配置することにより、位置合わせ精度と角度合わせ精度を向上させることができる。
【００４４】
図１，図２，図３及び図４では、複合チップ領域４はＸ軸方向に２つ、Ｙ軸方向に３つのデバイスチップ領域２を備えているが、本発明はこれに限定されるものではなく、複合チップ領域４はＸ軸方向、Ｙ軸方向にデバイスチップ領域２をいくつ含んでいてもよい。ただし、Ｘ軸方向に１つ、Ｙ軸方向に１つしかデバイスチップ領域２を含まない場合を除く。
【００４５】
図５及び図６は半導体ウェハ主表面の他のレイアウト例を示す図である。
図５は、複合チップ領域４がＸ軸方向に２つ、Ｙ軸方向に５つのデバイスチップ領域２を含んでいる場合を示している。それぞれの複合チップ領域４のスクライブラインには４つのアライメントセル８ａ,８ｂ,８ｃ,８ｄが配置されている。図１及び図２に示したアライメントセル８ａ,８ｂ,８ｃ,８ｄと同様に、複合チップ領域４内において隣り合うデバイスチップ領域２の間に配置されている。アライメントセル８ａと８ｄ、８ｂと８ｃはＸ軸方向に平行に配置されており、アライメントセル８ａと８ｂ、８ｃと８ｄはＹ軸方向に平行に配置されている。
【００４６】
Ｘ軸方向に平行に配置されているアライメントセル８ａと８ｄ、８ｂと８ｃはそれぞれ最大限離れて配置されている。また、Ｙ軸方向に平行に配置されているアライメントセル８ａと８ｂ、８ｃと８ｄはそれぞれ最大限離れて配置されている。Ｘ軸方向、Ｙ軸方向に平行に配置されている２つのアライメントマークをできるだけ離して配置することにより、半導体ウェハの位置合わせ精度及び角度合わせ精度が向上する。
【００４７】
図６は、複合チップ領域４がＸ軸方向に３つ、Ｙ軸方向に３つのデバイスチップ領域２を含んでいる。この場合も図１，図２及び図５の場合と同様に、それぞれの複合チップ領域４のスクライブライン６に４つのアライメントセル８が配置されており、アライメントセル８は、複合チップ領域４内において隣り合うデバイスチップ領域２の間に配置されている。アライメントセル８ａと８ｄ、８ｂと８ｃはＸ軸方向に平行に配置されており、アライメントセル８ａと８ｂ、８ｃと８ｄはＹ軸方向に平行に配置されている。
【００４８】
図６に示した場合も、Ｘ軸方向に平行に配置されているアライメントセル８ａと８ｄ、８ｂと８ｃはそれぞれ最大限離れて配置され、Ｙ軸方向に平行に配置されているアライメントセル８ａと８ｂ、８ｃと８ｄはそれぞれ最大限離れて配置されている。Ｘ軸方向、Ｙ軸方向に平行に配置されている２つのアライメントマークをできるだけ離して配置することにより、半導体ウェハの位置合わせ精度及び角度合わせ精度が向上する。
【００４９】
図１、図２、図５及び図６に示されるように、複合チップ領域４がＸ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域２を含む場合には、それぞれの複合チップ領域４に、Ｘ軸に平行に配置されたアライメントセル８ａと８ｄの組及び８ｂと８ｃの組と、Ｙ軸に平行に配置されたアライメントセル８ａと８ｂの組及び８ｃと８ｄの組が配置されている例を挙げることができるが、例えば図３及び図４に示したように、それぞれの複合チップ領域４に、Ｘ軸に平行に配置されたアライメントセル８と、Ｙ軸に平行に配置されたアライメントセル８が１組ずつ配置されているだけでもよい。また、１つの複合チップ領域４に５つ以上のアライメントセル８が配置されていてもよい。
【００５０】
図７及び図８はさらに他の半導体ウェハのレイアウト例を示す図である。
図７において、それぞれの複合チップ領域４はＸ軸方向に１つ、Ｙ軸方向に２つのデバイスチップ領域２を含んでいる。複合チップ領域４には、２つのデバイスチップ領域２の間に１つのアライメントセル８が配置されている。
【００５１】
また、図８において、それぞれの複合チップ領域４はＸ軸方向に１つ、Ｙ軸方向に３つのデバイスチップ領域２を含んでいる。複合チップ領域４には２つのアライメントセル８が配置されており、それらは同一複合チップ領域４内において隣り合うデバイスチップ領域２の間に配置されている。さらに、それら２つのアライメントセル８はＹ軸に平行に配置されている。
【００５２】
図７及び図８においては、複合チップ領域４はＸ軸方向に１つのデバイスチップ領域２しか含んでいないので、デバイスチップ領域２とアライメントセル８の大きさの関係から、２つ以上のアライメントセル８をＸ軸に平行に配置することはできない。さらに、図７に示されるように、複合チップ領域４はＹ軸方向に２つのデバイスチップ領域２しか含んでいないので、複合チップ領域４の最外側にアライメントセル８を配置しないようにするためには、アライメントセル８を１つしか配置できない。
【００５３】
図７に示されるようなレイアウトが設定されている半導体ウェハは、対象となっている複合チップ領域４とは異なる２つの複合チップ領域４に配置されているアライメントセル８を利用すれば、位置合わせ及び角度合わせを行なうことができる。
また、図８に示されるようなレイアウトが設定されている半導体ウェハでは、対象となっている複合チップ領域４とは別の複合チップ領域４に配置されているアライメントマーク４を１つ利用すれば、半導体ウェハの位置合わせ及び角度合わせを行なうことができる。
【００５４】
図８に示すレイアウトでは、複合チップ領域４がＸ軸方向に１つ、Ｙ軸方向に３つのデバイスチップ領域２を含んでいるが、本発明はこれに限定されるものではなく、複合チップ領域がＸ軸方向に１つ、Ｙ軸方向に４つ以上のデバイスチップ領域２を含んでいてもよい。
【００５５】
半導体ウェハ主表面のレイアウト例として、他に、複合チップ領域がＸ軸方向に２つ、Ｙ軸方向に２つのデバイスチップ領域２を含むものを挙げることができる。このような場合、それぞれの複合チップ領域４に、２つのアライメントセル８が、Ｙ軸に平行なスクライブラインを挟んで、Ｘ軸方向に平行に、配置されている例を挙げることができる。このようなレイアウトが設定されている半導体ウェハは、レーザートリミングの対象となっている複合チップ領域とは異なる複合チップ領域のアライメントマークを１つ利用すれば、半導体ウェハの位置合わせや角度合わせを行なうことができる。
【００５６】
以上において説明したレイアウトは、全てＸ軸とＹ軸を逆にすることができる。
【００５７】
図９は半導体ウェハ主表面のレイアウトに基づいて設定したレチクルの一実施例を説明するためのレチクル露光面の平面図である。なお、図９に示されているレチクルは図１及び図２に示したレイアウトに基づいて設定されている。
【００５８】
このレチクルの露光面には、半導体ウェハのデバイスチップ領域２に露光するためのデバイスチップ形成用領域１０がマトリクス状に形成されている。また、半導体ウェハのスクライブライン６を形成するためのスクライブライン形成用領域１１が格子状に形成されている。
このレチクルでは、半導体ウェハの複合チップ領域４（図１及び図２を参照）に対応した複数の複合チップ形成用領域１２が設定されており、デバイスチップ形成用領域１０は複合チップ形成用領域１２の配置パターンに基づいて形成されている。
【００５９】
デバイスチップ形成用領域１０の設置個数は、複合チップ形成用領域１２の設置個数に基づいて決定される。即ち、ここでは複合チップ形成用領域１２はＸ軸方向に２つ、Ｙ軸方向に３つのデバイスチップ形成用領域１０を含むので、レチクル全体としては、Ｘ軸方向に２の整数倍の個数、例えば６個、Ｙ軸方向に３の整数倍の個数を配置する。
また、半導体装置の製造において、一度の露光でより多くのデバイスチップ領域２に対して露光を行なう例を挙げることができる。そのため、レチクルにはできるだけ多くのデバイスチップ形成用領域１０を配置するようにする。露光装置に規定されている露光範囲とデバイスチップ形成用領域１０及びスクライブライン形成用領域１１のサイズの関係から、Ｘ軸方向、Ｙ軸方向に配置する複合チップ形成用領域１２の個数を設定する。
【００６０】
露光装置における露光範囲は、Ｘ軸方向の幅寸法、Ｙ軸方向の幅寸法、斜め方向の寸法（対角線長さ）によって規定されている。しかし、Ｘ軸方向の幅寸法及びＹ軸方向に幅寸法に基づいて複合チップ形成用領域１２の設置個数を設定しても、設定したレイアウトの斜め方向の寸法が露光装置で規定されている斜め方向の寸法を超えることがある。この場合には、デバイスチップ形成用領域１０単位ではなく、複合チップ形成用領域１２単位でＸ軸方向の設置個数を減らすようにする。
【００６１】
上記のレチクルレイアウト設定方法では、複合チップ形成用領域１２がＸ軸方向に２つ、Ｙ軸方向に３つのデバイスチップ形成用領域１０を含んでいるが、本発明はこれに限定されるものではなく、複合チップ形成用領域１２がＸ軸方向又はＹ軸方向に２つ以上のデバイスチップ形成用領域１０を含むものであればよい。
【００６２】
このレチクルレイアウト設定方法の実施例では、複合チップ形成用領域１２はＸ軸方向に２つ、Ｙ軸方向に３つのデバイスチップ形成用領域１０を含んでいるが、本発明のレチクルレイアウト設定方法はこれに限定されるものではなく、本発明の半導体ウェハレイアウト設定方法に対応して複合チップ形成用領域内のデバイスチップ形成用領域の配列を変更することができる。
【００６３】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば上記の実施例ではアライメントマークとして互いに直交する方向に長手方向をもつ２つのアライメントマークの組を用いているが、本発明はこれに限定されるものではなく、アライメントマークとして例えばＬ字型のものや、十字型のものを用いることもできる。
また、本明細書中に示したデバイスチップ領域２、スクライブライン６、アライメントセル８などのサイズは一例であって、本発明はこれに限定されるものではない。
【図面の簡単な説明】
【００６４】
【図１】半導体ウェハの一実施例を示す図であり、（Ａ）は半導体ウェハ主表面のレイアウトを示す拡大図、（Ｂ）はアライメントセルの拡大図である。
【図２】同実施例の複合チップ領域を詳細に示す図である。
【図３】半導体ウェハの他の実施例を説明するための、半導体ウェハ主表面のレイアウトの拡大図である。
【図４】同実施例の複合チップ領域を詳細に示す図である。
【図５】半導体ウェハのレイアウトのさらに他の実施例を説明するための拡大図である。
【図６】半導体ウェハのレイアウトのさらに他の実施例を説明するための拡大図である。
【図７】半導体ウェハのレイアウトのさらに他の実施例を説明するための拡大図である。
【図８】半導体ウェハのレイアウトのさらに他の実施例を説明するための拡大図である。
【図９】レチクルレイアウト設定方法の一実施例を説明するための図である。
【符号の説明】
【００６５】
２ デバイスチップ領域
４ 複合チップ領域
６ スクライブライン
８，８ａ，８ｂ，８ｃ，８ｄ アライメントマーク
１０ デバイスチップ形成用領域
１２ 複合チップ形成用領域
【特許請求の範囲】
【請求項１】
デバイスチップ領域を２つ以上含む複合チップ領域がＸ軸方向及びＹ軸方向に複数配置され、前記デバイスチップ領域を分離するための複数のスクライブラインがＸ軸及びＹ軸に平行に形成されており、前記複合チップ領域に、半導体ウェハの位置合わせを行なうためのアライメントマークが、前記複合チップ領域内において隣り合う前記デバイスチップ領域の間の前記スクライブラインに前記複合チップ領域内のデバイスチップ領域数よりも少ない個数で形成されていることを特徴とする半導体ウェハ。
【請求項２】
前記複合チップ領域は、Ｘ軸方向に１つ、Ｙ軸方向に２つの前記デバイスチップ領域を備え、
前記複合チップ領域内に、前記アライメントマークが１つだけ形成されている請求項１に記載の半導体ウェハ。
【請求項３】
前記複合チップ領域は、Ｘ軸方向に１つ、Ｙ軸方向に３つ以上の前記デバイスチップ領域を備え、
前記複合チップ領域内に、２つの前記アライメントマークが、Ｙ軸に平行に、互いに離間している２つの前記スクライブラインに１つずつ配置されている請求項１に記載の半導体ウェハ。
【請求項４】
前記複合チップ領域は、Ｘ軸方向に２つ、Ｙ軸方向に２つの前記デバイスチップ領域を備え、
前記複合チップ領域内に、２つの前記アライメントマークが前記複合チップ領域内でのＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置されている請求項１に記載の半導体ウェハ。
【請求項５】
前記複合チップ領域は、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備え、
前記複合チップ領域内に、３つの前記アライメントマークが、直角三角形の頂点に対応する位置であって、互いに異なる領域の、隣り合う前記デバイスチップ領域間の前記スクライブラインに配置されている請求項１に記載の半導体ウェハ。
【請求項６】
前記複合チップ領域内に、４つの前記アライメントマークが、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置であって、互いに異なる領域の、隣り合う前記デバイスチップ領域間の前記スクライブラインに配置されている請求項５に記載の半導体ウェハ。
【請求項７】
複数のデバイスチップ領域がマトリクス状に配置され、前記デバイスチップ領域を分離するためのスクライブラインが形成され、前記スクライブラインに半導体ウェハの位置合わせを行なうためのアライメントマークが形成された半導体ウェハを形成するためのレイアウトを設定する方法であって、
半導体ウェハの主表面に、デバイスチップ領域を２つ以上含む複合チップ領域をＸ軸方向及びＹ軸方向に複数配置し、前記Ｘ軸及び前記Ｙ軸に平行なスクライブラインを複数配置し、前記アライメントマークを、前記複合チップ領域内において隣り合う前記デバイスチップ領域の間の前記スクライブラインに前記複合チップ領域内のデバイスチップ領域数よりも少ない個数で配置することを特徴とする半導体ウェハのレイアウト設定方法。
【請求項８】
前記複合チップ領域は、Ｘ軸方向に１つ、Ｙ軸方向に２つの前記デバイスチップ領域を備え、
前記複合チップ領域内に、前記アライメントマークを１つだけ配置する請求項７に記載のレイアウト設定方法。
【請求項９】
前記複合チップ領域は、Ｘ軸方向に１つ、Ｙ軸方向に３つ以上の前記デバイスチップ領域を備え、
前記複合チップ領域内に、２つの前記アライメントマークを、Ｙ軸に平行に、互いに離間している２つの前記スクライブラインに１つずつ配置する請求項７に記載のレイアウト設定方法。
【請求項１０】
前記複合チップ領域は、Ｘ軸方向に２つ、Ｙ軸方向に２つの前記デバイスチップ領域を備え、
前記複合チップ領域内に、２つの前記アライメントマークを前記複合チップ領域内でのＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置する請求項７に記載のレイアウト設定方法。
【請求項１１】
前記複合チップ領域は、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備え、
前記複合チップ領域内に、３つの前記アライメントマークを、直角三角形の頂点に対応する位置であって、互いに異なる領域の、隣り合う前記デバイスチップ領域間の前記スクライブラインに配置する請求項７に記載のレイアウト設定方法。
【請求項１２】
前記複合チップ領域内に、４つの前記アライメントマークを、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置であって、互いに異なる領域の、隣り合う前記デバイスチップ領域間の前記スクライブラインに配置する請求項１１に記載のレイアウト設定方法。
【請求項１３】
請求項７から１２のいずれかに記載の半導体ウェハのレイアウト設定方法を実現するためのレチクルレイアウト設定方法であって、
前記半導体ウェハの前記デバイスチップ領域を形成するためのデバイスチップ形成用領域を２つ以上含む複合チップ形成用領域を、前記レチクルの露光面に、露光装置において規定されているレチクル露光領域のＸ軸方向の幅寸法、Ｙ軸方向の幅寸法及び斜め方向の幅寸法に基づいて可能な限り配置することを特徴とするレチクルレイアウト設定方法。
【請求項１】
デバイスチップ領域を２つ以上含む複合チップ領域がＸ軸方向及びＹ軸方向に複数配置され、前記デバイスチップ領域を分離するための複数のスクライブラインがＸ軸及びＹ軸に平行に形成されており、前記複合チップ領域に、半導体ウェハの位置合わせを行なうためのアライメントマークが、前記複合チップ領域内において隣り合う前記デバイスチップ領域の間の前記スクライブラインに前記複合チップ領域内のデバイスチップ領域数よりも少ない個数で形成されていることを特徴とする半導体ウェハ。
【請求項２】
前記複合チップ領域は、Ｘ軸方向に１つ、Ｙ軸方向に２つの前記デバイスチップ領域を備え、
前記複合チップ領域内に、前記アライメントマークが１つだけ形成されている請求項１に記載の半導体ウェハ。
【請求項３】
前記複合チップ領域は、Ｘ軸方向に１つ、Ｙ軸方向に３つ以上の前記デバイスチップ領域を備え、
前記複合チップ領域内に、２つの前記アライメントマークが、Ｙ軸に平行に、互いに離間している２つの前記スクライブラインに１つずつ配置されている請求項１に記載の半導体ウェハ。
【請求項４】
前記複合チップ領域は、Ｘ軸方向に２つ、Ｙ軸方向に２つの前記デバイスチップ領域を備え、
前記複合チップ領域内に、２つの前記アライメントマークが前記複合チップ領域内でのＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置されている請求項１に記載の半導体ウェハ。
【請求項５】
前記複合チップ領域は、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備え、
前記複合チップ領域内に、３つの前記アライメントマークが、直角三角形の頂点に対応する位置であって、互いに異なる領域の、隣り合う前記デバイスチップ領域間の前記スクライブラインに配置されている請求項１に記載の半導体ウェハ。
【請求項６】
前記複合チップ領域内に、４つの前記アライメントマークが、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置であって、互いに異なる領域の、隣り合う前記デバイスチップ領域間の前記スクライブラインに配置されている請求項５に記載の半導体ウェハ。
【請求項７】
複数のデバイスチップ領域がマトリクス状に配置され、前記デバイスチップ領域を分離するためのスクライブラインが形成され、前記スクライブラインに半導体ウェハの位置合わせを行なうためのアライメントマークが形成された半導体ウェハを形成するためのレイアウトを設定する方法であって、
半導体ウェハの主表面に、デバイスチップ領域を２つ以上含む複合チップ領域をＸ軸方向及びＹ軸方向に複数配置し、前記Ｘ軸及び前記Ｙ軸に平行なスクライブラインを複数配置し、前記アライメントマークを、前記複合チップ領域内において隣り合う前記デバイスチップ領域の間の前記スクライブラインに前記複合チップ領域内のデバイスチップ領域数よりも少ない個数で配置することを特徴とする半導体ウェハのレイアウト設定方法。
【請求項８】
前記複合チップ領域は、Ｘ軸方向に１つ、Ｙ軸方向に２つの前記デバイスチップ領域を備え、
前記複合チップ領域内に、前記アライメントマークを１つだけ配置する請求項７に記載のレイアウト設定方法。
【請求項９】
前記複合チップ領域は、Ｘ軸方向に１つ、Ｙ軸方向に３つ以上の前記デバイスチップ領域を備え、
前記複合チップ領域内に、２つの前記アライメントマークを、Ｙ軸に平行に、互いに離間している２つの前記スクライブラインに１つずつ配置する請求項７に記載のレイアウト設定方法。
【請求項１０】
前記複合チップ領域は、Ｘ軸方向に２つ、Ｙ軸方向に２つの前記デバイスチップ領域を備え、
前記複合チップ領域内に、２つの前記アライメントマークを前記複合チップ領域内でのＹ軸に平行なスクライブラインを挟んでＸ軸方向に平行に配置する請求項７に記載のレイアウト設定方法。
【請求項１１】
前記複合チップ領域は、Ｘ軸方向に２つ以上、Ｙ軸方向に３つ以上のデバイスチップ領域を備え、
前記複合チップ領域内に、３つの前記アライメントマークを、直角三角形の頂点に対応する位置であって、互いに異なる領域の、隣り合う前記デバイスチップ領域間の前記スクライブラインに配置する請求項７に記載のレイアウト設定方法。
【請求項１２】
前記複合チップ領域内に、４つの前記アライメントマークを、Ｘ軸に平行な２本の直線とＹ軸に平行な２本の直線で形成される長方形の頂点に対応する位置であって、互いに異なる領域の、隣り合う前記デバイスチップ領域間の前記スクライブラインに配置する請求項１１に記載のレイアウト設定方法。
【請求項１３】
請求項７から１２のいずれかに記載の半導体ウェハのレイアウト設定方法を実現するためのレチクルレイアウト設定方法であって、
前記半導体ウェハの前記デバイスチップ領域を形成するためのデバイスチップ形成用領域を２つ以上含む複合チップ形成用領域を、前記レチクルの露光面に、露光装置において規定されているレチクル露光領域のＸ軸方向の幅寸法、Ｙ軸方向の幅寸法及び斜め方向の幅寸法に基づいて可能な限り配置することを特徴とするレチクルレイアウト設定方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−９６２３９（Ｐ２００７−９６２３９Ａ）
【公開日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願番号】特願２００５−２８７１６４（Ｐ２００５−２８７１６４）
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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