一実施形態においては、基板上にシリコン膜又はシリコンゲルマニウム膜を堆積させる方法であって、プロセスチャンバ内に基板を配置するステップと、基板表面を約６００℃〜９００℃の範囲の温度に、プロセスチャンバ内の圧力を約１３Ｐａ（０.１トール）〜約２７ｋＰａ（２００トール）の範囲に維持しつつ、加熱するステップと、を含む前記が提供される。堆積ガスは、プロセスチャンバに供給され、ＳｉＨ_４、任意のゲルマニウム源ガス、エッチング剤、キャリヤガス、任意に少なくとも１つのドーパントガスを含んでいる。シリコン膜又はシリコンゲルマニウム膜は、基板上に選択的且つエピタキシャル的に成長する。一実施形態は、シリコン含有膜とキャリヤガスとして不活性ガスを堆積させる方法を含んでいる。方法は、また、選択的シリコンゲルマニウムエピタキシャル膜を用いる電子デバイスの製造を含んでいる。 （もっと読む）

【課題】ｎ型電界効果トランジスタ（ＮＦＥＴ）およびｐ型電界効果トランジスタ（ＰＦＥＴ）がそれぞれ、第１の半導体の単結晶層内に配置されたチャネル領域を有し、ＰＦＥＴのチャネル領域には第１の大きさの応力が加えられているが、ＮＦＥＴのチャネル領域にはその大きさの応力が加えられていない構造体およびその製造方法を提供すること。
【解決手段】この応力は、第１の半導体とは格子不整合の第２の半導体の層によって加えられる。この第２の半導体の層は、ＰＦＥＴのソースおよびドレイン領域ならびに拡張領域の上の、ＰＦＥＴのチャネル領域から第１の距離のところに形成されており、この第２の半導体の層は、ＮＦＥＴのソースおよびドレイン領域の上の、ＮＦＥＴのチャネル領域からより大きな第２の距離のところにも形成されており、またはＮＦＥＴには全く形成されていない。 （もっと読む）

【課題】 高性能デバイスの金属置換ゲートのための構造および形成方法を提供する。
【解決手段】 まず、半導体基板（２４０）上に設けたエッチ・ストップ層（２５０）上に、犠牲ゲート構造（２６０）を形成する。犠牲ゲート構造（３００）の側壁上に、１対のスペーサ（４００）を設ける。次いで、犠牲ゲート構造（３００）を除去して、開口（６００）を形成する。続けて、スペーサ（４００）間の開口（６００）内に、タングステン等の金属の第１の層（７００）、窒化チタン等の拡散バリア層（８００）、およびタングステン等の金属の第２の層（９００）を含む金属ゲート（１０００）を形成する。 （もっと読む）

ｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１００｝面であり、ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１１０｝面である、という条件を満足する半導体装置とする。 （もっと読む）

基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）

複数の積層された層群を有する超格子を形成するステップによって、半導体装置を製作する方法である。また当該方法は、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップを有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。また前記超格子は、共通のエネルギーバンド構造を有しても良い。

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異種金属により形成されるデュアルメタルゲートを備えるＭＯＳトランジスタ（１０）を形成する方法を提供する。ＨｆＯ_２のようなゲート誘電体（３４）を半導体基板（３１）の上に堆積させる。次に、犠牲層（３５）をゲート誘電体（３４）を覆うように堆積させる。犠牲層（３５）をパターニングして、基板（３１）の第１領域（３２）（例えばｐＭＯＳ）の上のゲート誘電体（３４）が露出し、かつ基板（３１）の第２領域（３３）（例えばｎＭＯＳ）の上のゲート誘電体（３４）が犠牲層（３５）によって保護されたままになるようにする。第１ゲート導体材料（５１）を残りの犠牲領域（３５）の上に、かつ露出したゲート誘電体（３４）の上に堆積させる。基板（３１）の第２領域（３３）の上の第１ゲート導体材料（５１）がエッチングにより全て除去されるように第１ゲート導体材料（５１）をパターニングする。第１ゲート導体材料（５１）を取り除く際に、第２領域（３３）上の犠牲層（３５）は、下層の誘電体材料（３４）にダメージが加わるのを防止するように機能することができる。
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【課題】 本発明では剥離技術を用いることにより様々な基板上に薄膜素子を形成し、従来の技術では不可能であると考えられていた部分に薄膜素子を形成することにより、省スペース化を図ると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供する。
【解決手段】 本発明では、剥離技術を用いて一旦基板から剥離させた膜厚５０μｍ以下の素子形成層を基板上に固着することにより、様々な基板上に薄膜素子を形成することを特徴とする。例えば、可撓性基板上に固着された薄膜素子をパネルの裏面に貼り付けたり、直接パネルの裏面に固着したり、さらには、パネルに貼り付けられたＦＰＣ上に薄膜素子を固着することにより、省スペース化を図ることができる。 （もっと読む）

【課題】 高いビット数のデジタル信号に対応し、線形性が良く、占有面積の小さいＤ／Ａ変換回路を提供する。
【解決手段】 複数の容量を有するＤ／Ａ変換回路であって、複数の容量は、第１電極と、第１電極に接している第１誘電体と、第１誘電体に接している第２電極と、第２電極に接している第２誘電体と、第２誘電体に接している第３電極とをそれぞれ有しており、第２電極は、第１電極及び第３電極と重なっており、第２電極は、第１電極及び第３電極と重なっている部分において開口部を有しており、第２電極が有する開口部において、第１誘電体及び第２誘電体にコンタクトホールが形成されており、コンタクトホールを介して第１電極と第３電極が接続されていることを特徴とするＤ／Ａ変換回路。 （もっと読む）