半導体装置および電子機器
【課題】 本発明では剥離技術を用いることにより様々な基板上に薄膜素子を形成し、従来の技術では不可能であると考えられていた部分に薄膜素子を形成することにより、省スペース化を図ると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供する。
【解決手段】 本発明では、剥離技術を用いて一旦基板から剥離させた膜厚50μm以下の素子形成層を基板上に固着することにより、様々な基板上に薄膜素子を形成することを特徴とする。例えば、可撓性基板上に固着された薄膜素子をパネルの裏面に貼り付けたり、直接パネルの裏面に固着したり、さらには、パネルに貼り付けられたFPC上に薄膜素子を固着することにより、省スペース化を図ることができる。
【解決手段】 本発明では、剥離技術を用いて一旦基板から剥離させた膜厚50μm以下の素子形成層を基板上に固着することにより、様々な基板上に薄膜素子を形成することを特徴とする。例えば、可撓性基板上に固着された薄膜素子をパネルの裏面に貼り付けたり、直接パネルの裏面に固着したり、さらには、パネルに貼り付けられたFPC上に薄膜素子を固着することにより、省スペース化を図ることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数の薄膜トランジスタ(以下、TFTという)で構成された半導体装置を含む素子形成層を剥離により作製する技術に関する。
【背景技術】
【0002】
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いてTFTを形成する技術が注目されている。TFTはICや電気光学装置のような電子デバイスに広く応用されている。
【0003】
なお、これらのTFTを形成する基板としては、現在、ガラス基板や石英基板が多く使用されているが、割れやすく、重いという欠点がある。また、大量生産を行う上で、これらの基板は大型化が困難であり、不向きである。そのため、可撓性を有する基板、代表的にはフレキシブルなプラスチックフィルムの上にTFTで構成された素子を形成することが試みられている。
【0004】
しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のTFTを形成できないのが現状である。そのため、プラスチックフィルム上に直接TFTを形成して得られた半導体装置、表示装置、または発光装置等は、まだ実現されていない。
【0005】
これに対して、ガラスや石英などの基板上に薄膜素子を形成した後、基板から薄膜素子を剥離し、プラスチックフィルム等の基板に固着させる技術が開示されている(例えば、特許文献1参照。)。
【0006】
なお、このようにプラスチックフィルム等の可撓性を有する基体上に半導体装置、表示装置、または発光装置等を作製することができれば、厚みが薄く軽量であるということに加えて、曲面を有するフレキシブルなディスプレイ等に用いることができ、応用範囲を広げることができる。
【0007】
【特許文献1】特開平10−125929号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
そこで、本発明では剥離技術を用いることにより様々な基板上に薄膜素子を形成し、従来の技術では不可能であると考えられていた部分に薄膜素子を形成することにより、省スペース化を図ると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明では、剥離技術を用いて一旦基板から剥離させた膜厚50μm以下の素子形成層を基板上に固着することにより、様々な基板上に薄膜素子を形成することを特徴とする。なお、固着する基板としては、用途に応じた様々な材料を選択することができるが、特に可撓性基板上に固着することにより耐衝撃性やフレキシビリティに優れた薄膜素子を形成することができる。また、ここで素子形成層に含まれるTFTとしては、非晶質半導体層を活性層として形成されるアモルファスシリコンTFT(a−SiTFT)や、結晶質半導体層を活性層として形成されるポリシリコンTFT(p−SiTFT)等がある。
【0010】
本発明では、剥離技術により、直接基板上に固着することもできるが、補助基板上に剥離技術により一旦固着して、チップを形成した後、チップを基板上の所望の位置に貼り付けることもできる。
【0011】
なお、薄膜素子を固着する基板としてプラスチックなどの可撓性基板を用いることは、基板を選ばずに素子が形成できるという剥離技術のメリットを生かすことができるので、より好ましい。さらに別の基板から剥離させた膜厚50μm以下の素子形成層を先に形成された素子形成層の上に重ねて固着することを繰り返すことにより、薄膜素子をさらに高集積化させることもできる。
【0012】
また、本発明において、被剥離体となる素子形成層は、膜厚50μm以下であり、素子形成層から生じる熱で素子が劣化しやすいことから、基板には、熱を効果的に放出させることのできる熱伝導性材料を用いることもできる。さらに、既に固着された素子形成層上に別の素子形成層を固着する場合にも、固着表面(既に固着された素子形成層上)に熱伝導性の薄膜を形成することが好ましい。
【0013】
本発明は、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、前記FPCには、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴としている。
また、本発明の他の構成として、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、前記FPCには、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴としている。
なお、ここでいうFPCとは、フレキシブルプリント配線基板(Flexible Printed Circuit)を指し、屈曲性のある回路基板を意味する。
【0014】
本発明は、基板上に画素部および駆動回路を有し、前記駆動回路は、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路からなることを特徴としている。
また、他の構成として、基板上に画素部および駆動回路を有し、前記駆動回路は、複数のTFTを含む素子形成層を前記基板上に直接固着して形成された集積回路からなることを特徴としている。
すなわち、上記構成において、駆動回路は基板上に画素部と同様にして作り込まれたのではなく、別で形成された後、剥離技術によりパネルの所望の位置に固着されたことを特徴とする。なお、このとき、駆動回路を直接パネル上に固着することもできるが、例えば、予め配線が形成されている補助基板上に固着した後、はんだボールを介してパネル上の所望の位置に貼り付けることもできる。
【0015】
本発明は、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルの裏面に、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴としている。
また、他の構成として、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルの裏面に、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴としている。
なお、上記構成では、可撓性基板上に剥離技術により形成された集積回路をパネル上に貼り付ける構成と異なり、パネルの裏面に直接固着することを特徴とする。
【0016】
上記構成において、前記集積回路は、コントローラ、CPU(Central Processing unit)、またはメモリのうち少なくとも一つを含むことを特徴としている。また、前記集積回路は、その膜厚が50μm以下であることを特徴としている。
【0017】
本発明は、上記構成の半導体装置を用いることを特徴とする電子機器であることを特徴としている。
【0018】
以上の各構成において、半導体装置には、CPU、MPU(Micro Processor unit)、メモリ、マイコン、画像処理プロセッサを含み、さらにこれらを搭載したモジュールの他、パネルと外部電源とを電気的に接続するFPCが貼り付けられたモジュールも含めることとする。表示装置には、液晶、EL、PDP、電子ペーパーなどを含む。また、パネルは、アクティブマトリクス型であっても良いし、パッシブマトリクス型であっても良い。
【発明の効果】
【0019】
以上より、剥離技術を用いて薄膜素子を形成することにより、従来の技術では不可能であると考えられていた部分に薄膜素子を形成することが可能となるため省スペース化を図ることができると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0020】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
(実施の形態1)
本実施の形態1では、パネル100を外部と電気的に接続するためのFPC(Flexible Printed Circuit)上に剥離技術を用いて形成された集積回路が備えられたモジュール(半導体モジュール)について図1を用いて説明する。
【0021】
図1(A)には、半導体モジュールの上面図を示し、図1(B)には、半導体モジュールの断面図を示す。パネル100には、画素部105、および駆動回路(信号線駆動回路107、走査線駆動回路106)が設けられており、これらの駆動回路と外部に設けられた外部電源等(図示せず)を電気的に接続するためのFPC108が、接着剤109によりパネル100上に貼り付けられている。
【0022】
そして、FPC108上には、集積回路(コントローラ101、CPU(Central Processing unit)102、メモリ103)が剥離技術により形成される。
【0023】
なお、これらの集積回路(コントローラ101、CPU(Central Processing unit)102、メモリ103)は、剥離技術を用いることにより、50μm以下の膜厚で形成することができる。そのため、FPC108のような可撓性のフィルム上に集積回路を形成することが可能となる。また、図1(B)に示すようにFPC108の形状が湾曲して物理的な力が加わる場合にも、剥離技術により形成された集積回路は、それ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。
【0024】
また、図1(B)のFPC108上に形成された集積回路の一部であるCPU102の拡大図を図1(C)に示す。
【0025】
複数のTFT111で構成される素子形成層112が剥離技術(この場合には2回剥離)により、可撓性の補助基板113上に固着され、さらにバンプ114を介してFPC108上の配線115と電気的に接続される。なお、ここでは、補助基板113上に素子形成層112を固着した後、バンプ114によりFPC108上の配線115と電気的に接続させる場合について示したが、本発明はこれに限られることはなく、補助基板113およびバンプ114を用いることなく直接素子形成層112を配線115と電気的に接続させる構成とすることもできる。なお、2回剥離の方法については、実施の形態5において詳細に説明することとする。
【0026】
また、FPC上に集積回路を形成する場合の他のバリエーションとして、図2(A)、(B)に示すようにFPC208に固着される集積回路を大型化してもよい。
【0027】
なお、この場合における集積回路は、図2(A)に示すように大型で可撓性の補助基板上にコントローラ、CPU、メモリ等を単体で固着してなる集積回路210を形成し、FPC208の上に貼り付けても良いし、図2(B)に示すように補助基板214上にコントローラ211、CPU212、メモリ213等により構成される集積回路215を固着した後、FPC216の上に貼り付けても良い。
【0028】
このようにFPCの上に固着される集積回路を大型化することにより、固着(貼り合わせ)マージンを大きく取ることができるので、固着(貼り合わせ)時における位置合わせを容易に行うことができる。
【0029】
さらに、本発明の剥離方法としては、先に述べた2回剥離ではなく、基板上に形成された素子形成層222をバンプ224を介して基板(ここでは、FPC228)上の配線225と電気的に接続される位置に固着した後、基板を剥離する1回剥離の構成も可能であり、この場合には、図2(C)に示す形状が得られる。
【0030】
(実施の形態2)
本実施の形態2では、パネル上の駆動回路が剥離技術により形成されたモジュール(半導体モジュール)について図3を用いて説明する。
【0031】
図3(A)には、半導体モジュールの上面図を示す。パネル300には、画素部305、および駆動回路(信号線駆動回路307、走査線駆動回路306)が設けられており、これらと外部に設けられた外部電源等(図示せず)を電気的に接続するためのFPC308が、接着剤309によりパネル300上に貼り付けられている。
【0032】
本実施の形態において、これらの駆動回路(信号線駆動回路307、走査線駆動回路306)は、剥離技術により形成されることから、可撓性の基板を用いてパネルを形成する場合にも容易にその基板上に形成することができる。
【0033】
図3(B)には、パネル上に形成された駆動回路(信号線駆動回路307、走査線駆動回路306)の拡大図を示す。なお、ここでは、補助基板314上に素子形成層312が固着されたチップの構造について詳細に説明する。
【0034】
図3(B)に示すように、複数のTFT311で構成される素子形成層312は剥離技術により可撓性の補助基板314上に形成される。なお、補助基板314には、予め配線315が形成されており、剥離された素子形成層312は、バンプ313を介して配線315と電気的に接続される。さらに、配線315と電気的に接続されたはんだボール316を介してパネル300上に貼り付けることにより、パネル300上の配線(図示せず)と駆動回路を電気的に接続することができる。
【0035】
また、図3(B)の323の拡大図を図3(C)に示す。素子形成層312に含まれる複数の配線は、図3(C)に示すように引き出し配線321により引き出されており、これに接して形成されたバンプ313が異方導電性接着層317を介して補助基板314上の配線315と電気的に接続されている。
【0036】
ここで、異方導電性接着層317に用いる材料としては、Ag、Au、Al等の金属粒子を絶縁性被膜で覆った異方導電性粒子325と、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤等の接着剤324とからなる。異方導電性接着層317において、異方導電性粒子325を間に介することによりバンプ313と補助基板314上の配線315とが電気的に接続される。
【0037】
以上のように、可撓性の補助基板314上に駆動回路を固着して形成されたチップをはんだボール316を介してパネル300上に貼り付けることにより形成された駆動回路は、基板の形状が湾曲して物理的な力が加わる場合にも、それ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。
【0038】
さらに、1つのチップに不良が発見された場合にも、その不良チップのみを正常なチップと交換すればよいので、歩留まりを向上させることができる。
【0039】
なお、本実施の形態では、信号線駆動回路307、および走査線駆動回路306のそれぞれが、複数の半導体チップを貼り付けることにより形成される場合について示したが、本発明はこれに限られることはなく、それぞれ1つのチップで形成されていても良い。
【0040】
(実施の形態3)
本実施の形態3では、剥離技術により可撓性基板上に形成された集積回路(コントローラ401、CPU402、メモリ403)を可撓性基板ごとパネルの裏面に貼り付ける場合について図4を用いて説明する。
【0041】
図4(A)には、半導体モジュールの上面図を示し、図4(B)には、半導体モジュールの断面図を示す。パネル400には、画素部405、および駆動回路(信号線駆動回路407、走査線駆動回路406)が設けられており、これらと外部に設けられた外部電源等(図示せず)を電気的に接続するためのFPC408が、接着剤409によりパネル400上に貼り付けられている。
【0042】
また、パネル400の裏面には、図4(B)に示すように剥離技術(2回剥離)により集積回路(コントローラ401、CPU402、メモリ403)が形成された可撓性の基板412が接着剤413により貼り付けられている。
【0043】
なお、これらの集積回路(コントローラ401、CPU402、メモリ403)は、可撓性の基板412上に剥離技術により形成され、その形状がフレキシブルであることから、パネルを形成する基板411への貼り付けが容易になる。
【0044】
また、図4(C)には、図4(B)の410における画素部405、およびCPU402の拡大図を示す。
【0045】
すなわち、パネル400上には、TFT、および素子を含み画素を構成する素子形成層425が固着され、画素部405が形成されている。なお、ここでは示さないが、同じ面に駆動回路を構成する素子形成層が固着され、駆動回路(信号線駆動回路407、走査線駆動回路406)が形成されている。
【0046】
また、ここで示す画素部405には、液晶素子が形成されることから画素部405を形成する素子形成層425の上には、液晶416を挟んで対向電極417を含む基板414が設けられている。
【0047】
一方、パネル400の反対側の面(画素部405が形成されていない面)には、可撓性の基板412上に剥離技術(2回剥離)により形成されたCPU402等の集積回路415が形成されている。なお、集積回路415の配線が露出する面がパネル400に接着剤413により貼り付けられる。接着剤413に用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。
【0048】
また、本実施形態の場合には、集積回路415の配線は、図4(B)の420において、FPC408と電気的に接続される。
【0049】
なお、本実施の形態においては、パネルの裏面に集積回路を形成することができ、外部に集積回路を設ける必要がないことから、省スペース化が実現でき、半導体装置の小型化を図ることができる。
【0050】
(実施の形態4)
本実施の形態4では、実施の形態3とは異なり、画素を構成する素子形成層が固着された基板の裏面に集積回路を補助基板上に剥離して形成されるチップを貼り付けることにより、画素部および駆動回路が形成される基板の裏面に集積回路が形成されたモジュール(半導体モジュール)について図5を用いて説明する。
【0051】
図5(A)には、半導体モジュールの表面の上面図を示し、図5(B)には、裏面の上面図、さらに図5(C)には、半導体モジュールの断面図を示す。なお、本実施の形態においては、図5(A)に示すようにフレキシブルな形状を有する可撓性基板を用いてパネルを形成することにより、可撓性基板上にも素子形成層が容易に形成できる固着のメリットを生かすことができるので、より好ましい。
【0052】
パネル500には、画素部505、および駆動回路(信号線駆動回路507、走査線駆動回路506)が設けられており、これらと外部電源(図示せず)、および外部回路(図示せず)とを電気的に接続するためのFPC508が、接着剤509によりパネル500上に貼り付けられている。
【0053】
また、パネル500の裏面には、図5(B)に示すように剥離技術(2回剥離)により集積回路512(コントローラ501、CPU502、メモリ503)が形成されたチップが貼り付けられている。
【0054】
なお、これらの集積回路512(コントローラ501、CPU502、メモリ503)は、可撓性の補助基板上に固着された後、パネル500に貼り付けられるため、パネル500が、可撓性基板で、パネル500の形状が湾曲して物理的な力が加わる場合にも、それ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。
【0055】
また、図5(C)に示すようにパネルの表面に形成された画素部および駆動回路と、パネルの裏面に形成された集積回路(コントローラ501、CPU502、メモリ503)は、補助配線513により電気的に接続されている。なお、補助配線513を形成する材料としては、Au、Cu、Al、Al−Si、またはAu合金等を用いることができる。
【0056】
また、本実施の形態において、FPC508は、パネルの裏面に接着剤509により貼り付けられており、パネルの裏面に貼り付けられた集積回路512(コントローラ501、CPU502、メモリ503)と電気的に接続され、さらに裏面に形成された配線(図示せず)、及び補助配線513を介して表面に形成された画素部505、および駆動回路(信号線駆動回路507、走査線駆動回路506)とも電気的に接続される。
【0057】
なお、本実施の形態においては、パネルの裏面に集積回路を形成することができ、外部に集積回路を設ける必要がないことから、省スペース化が実現でき、半導体装置の小型化を図ることができる。
【0058】
(実施の形態5)
本実施の形態5では、本発明に用いる剥離技術(2回剥離)について、図6、7を用いて詳細に説明する。
【0059】
図6(A)には、第1の基板600上に金属層601、金属酸化物層602、および酸化物層603が順次積層され、その上に複数のTFTおよび配線を含む素子形成層604が形成された状態を示す。
【0060】
第1の基板600としては、ガラス基板、石英基板、プラスチック基板、セラミック基板、シリコン基板、金属基板またはステンレス基板を用いることができるが、本実施の形態では、ガラス基板であるAN100を用いることとする。
【0061】
そして、第1の基板600上に形成される金属層601に用いる材料としては、W、Ti、Ta、Mo、Nd、Ni、Co、Zr、Zn、Ru、Rh、Pd、Os、Ir、Ptから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、またはこれらの積層、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層、またはこれらの積層を用いればよい。なお、金属層601の膜厚は10nm〜200nm、好ましくは50nm〜75nmとすればよい。
【0062】
ここで、スパッタリング法により金属層601を形成する場合には、第1の基板600を固定するため、第1の基板600の周縁部付近における膜厚が不均一になりやすい。そのため、ドライエッチングによって周縁部のみを除去することが好ましいが、その際、第1の基板600もエッチングされないように、基板600と金属層601との間に酸化窒化シリコン膜からなる絶縁膜を100nm程度形成することもできる。
【0063】
金属層601上には、金属酸化物層602および酸化物層603が形成されるが、本実施の形態では、まず酸化物層603を形成した後、金属層601の一部が後の工程において酸化され、金属酸化物層602となる場合について説明する。
【0064】
すなわち、ここでは金属層601としてタングステンからなる層(膜厚10nm〜200nm、好ましくは50nm〜75nm)を形成し、さらに大気にふれることなく、酸化物層603、ここでは酸化シリコン層(膜厚150nm〜200nm)を積層形成する。酸化物層603の膜厚は、金属層601の膜厚の2倍以上とすることが望ましい。例えば、酸化シリコンターゲットを用いたスパッタリング法により、酸化シリコン膜を150nm〜200nmの膜厚とするのが好ましい。
【0065】
また、酸化物層603上に形成される素子形成層604は、TFT(pチャネル型TFT、またはnチャネル型TFT)を適宜組み合わせて形成された素子を含む半導体装置、表示装置、または発光装置が形成される層のことをいう。ここで示すTFTは、下地膜605上の半導体膜の一部に形成された不純物領域606およびチャネル形成領域607、ゲート絶縁膜620、およびゲート電極608により構成され、配線609により電気的に接続されている。さらに、後で外部との接続を可能にする電極パッド610も形成されている。
【0066】
また、この素子形成層604を形成する際に、少なくとも水素を含む材料膜(半導体膜または金属膜)を形成した後に水素を含む材料膜中に含まれる水素を拡散するための熱処理を行う。この熱処理は420℃以上であればよく、素子形成層604の形成プロセスとは別途行ってもよいし、兼用させて工程を省略してもよい。例えば、水素を含む材料膜として水素を含むアモルファスシリコン膜をCVD法により成膜した後、結晶化させるため500℃以上の熱処理を行えば、加熱によりポリシリコン膜が形成できると同時に水素の拡散を行うことができる。
【0067】
なお、この熱処理を行うことにより、金属層601と酸化物層603との間に結晶構造を有する金属酸化物層602が形成される。なお、金属層601と酸化物層603とを積層形成する際に、金属膜601aと酸化シリコン膜602との間に2nm〜5nm程度形成されていたアモルファス状態の金属酸化物層(酸化タングステン膜)もこの熱処理により結晶構造を形成するため金属酸化物層602に含まれる。
【0068】
本実施の形態では、素子形成層の一部を作製する工程において、金属酸化物層602が形成される場合について説明したが、本発明はこの方法に限られることはなく、金属層601を形成した後、金属酸化物層602を形成し、酸化物層603を形成する方法でも良い。
【0069】
次に、図6(B)に示すように、素子形成層604上に有機樹脂層611を形成する。有機樹脂層611に用いる材料としては、水またはアルコール類に可溶な有機材料を用い、これを全面に塗布、硬化することにより形成する。この有機材料の組成としては、例えば、エポキシ系、アクリレート系、シリコン系等のいかなるものでもよい。具体的には、スピンコート法により水溶性樹脂(東亜合成製:VL−WSHL10)(膜厚30μm)を塗布し、仮硬化させるために2分間の露光を行ったあと、UV光を裏面から2.5分、表面から10分、合計12.5分の露光を行って本硬化させることにより有機樹脂層611が形成される。
【0070】
なお、後の剥離を行いやすくするために、金属酸化物層602における密着性を部分的に低下させる処理を行う。密着性を部分的に低下させる処理は、剥離しようとする領域の周縁に沿って金属層601または酸化物層603にレーザー光を部分的に照射する処理、或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて酸化物層603の層内または界面の一部分に損傷を与える処理である。具体的にはダイヤモンドペンなどで硬い針を垂直に押しつけて荷重をかけて動かせばよい。好ましくは、スクライバー装置を用い、押し込み量を0.1mm〜2mmとし、圧力をかけて動かせばよい。このように、剥離を行う前に剥離現象が生じやすくなるような部分、即ち、きっかけをつくることが重要であり、密着性を選択的(部分的)に低下させる前処理を行うことで、剥離不良がなくなり、さらに歩留まりも向上する。
【0071】
次に、第1の接着層612を形成することにより、有機樹脂層611上に第1の接着層612を介して第2の基板613を貼り付けることができる。なお、第1の接着層611を形成する材料としては、後の工程において、所定の処理を行うことにより接着性を弱めることのできる公知の材料を用いることができるが、本実施の形態では、後の工程において、光照射により接着力が低下する感光性の両面テープを用いる場合について説明する。
【0072】
さらに、第1の基板600の露出面にも同様に第2の接着層614を形成し、第2の接着層614を介して第3の基板615を貼り付ける。なお、第2の接着層614を形成する材料は、第1の接着層612と同様に両面テープを用いることとする。ここで貼り付けた第3の基板615は、後の剥離工程で第1の基板601が破損することを防ぐ。第2の基板613および第3の基板615としては、第1の基板600よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。
【0073】
次に、上記密着性を部分的に低下させた領域側から剥離させ、金属層601が設けられている第1の基板600を物理的手段により引き剥がす。本実施の形態の場合には、金属層601および基板600を金属酸化物層602の部分において、比較的小さな力(例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等)で引き剥がすことができる。具体的には、酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離させ、引き剥がすことができる。こうして、酸化物層603上に形成された素子形成層604を第1の基板600から分離することができる。剥離時の状態を図6(C)に示す。
【0074】
また、剥離により露出した表面には、金属酸化物層602の一部が残っており、これは、後の工程において、露出面を基板等に接着する際に密着性を低下させる原因となることから、露出面に残っている金属酸化物層602の一部を除去する処理を行うことが好ましい。なお、これらを除去するためには、アンモニア水溶液などのアルカリ性の水溶液や酸性水溶液などを用いることができる。その他、金属酸化物層602の一部が剥離しやすくなる温度(430℃)以下で、以降の工程を行っても良い。
【0075】
次に、第3の接着層616を形成し、第3の接着層616を介して第4の基板617と酸化物層603(及び素子形成層604)とを接着する(図7(A))。なお、第1の接着層612により接着された第2の基板613と有機樹脂層611との密着性よりも、第3の接着層616により接着された酸化物層603(及び素子形成層604)と第4の基板617との密着性の方が高いことが重要である。
【0076】
第4の基板617としては、ガラス基板、石英基板、セラミック基板、可撓性基板(プラスチック基板)、シリコン基板、金属基板、またはステンレス基板等を用いることができるが、本実施の形態では可撓性を有する基板を用いることが好ましい。なお、第4の基板617には、貼り付けられた素子形成層との電気的な接続を得るための配線を形成しておく必要がある。なお、配線形成の方法としては、LSIの分野において、チップを貼り付ける基板(ダイともいう)に配線を形成する場合に用いる公知の方法を用いることができるので説明は省略する。
【0077】
さらに、本発明における素子形成層は、50μm以下の薄膜であることから、第4の基板617表面における凹凸により、素子形成層604に含まれる素子破壊、接続破壊等が生じないように第4の基板617の表面に平坦化膜を形成しても良い。
【0078】
また、第3の接着層616に用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉末、またはフィラーを含ませることにより、高い熱伝導性を持たせることがより好ましい。
【0079】
次に、第2の基板613側から紫外線を照射することにより、第1の接着層612に用いている両面テープの接着力を低下させ、素子形成層604から第2の基板613を分離させる(図7(B))。さらに、ここで露出した表面を水洗することにより、第1の接着層612および有機樹脂層611を溶かして除去することができる(図7(C))。
【0080】
なお、素子形成層604が、画素部、および駆動回路である場合には、図7(C)に示すように形成される。(ただし、画素部の場合には、図7(C)の形状を得た後、TFTと電気的に接続された素子が形成される。)一方、素子形成層604が、集積回路(コントローラ、CPU、メモリ)である場合にも、本実施の形態で説明した剥離技術を用いて形成することができる。すなわち、図7(A)に示す第4の基板617として、予め配線が形成されている可撓性の補助基板を用いればよく、バンプを介して、画素部および駆動回路が形成されている基板の裏面に貼り付ければよい。
【0081】
以上により、本実施の形態に説明した剥離技術を用いることにより、実施の形態1〜実施の形態4を実施することができる。
【0082】
(実施の形態6)
本実施の形態6では、同一基板上にnチャネル型TFT及びpチャネル型TFTを同時に作製する方法について、図8、図9を用いて説明する。
【0083】
基板800としては、石英基板、半導体基板、セラミックス基板、金属基板等を用いることができるが、本実施の形態ではガラス基板(#1737)を用いる。
【0084】
次に基板800上に下地絶縁膜804としてプラズマCVD法で成膜温度300℃、原料ガスSiH4、N2Oから作製される酸化窒化シリコン膜(組成比Si=32%、O=59%、N=7%、H=2%)を100nmの厚さに積層形成し、さらに大気解放せず連続的にプラズマCVD法で成膜温度300℃、成膜ガスSiH4で非晶質構造を有する半導体層(ここでは非晶質シリコン層)を54nmの厚さで形成する。この非晶質シリコン層は水素を含んでおり、後の熱処理によって水素を拡散させ、物理的手段で酸化物層の層内、あるいは界面において剥離することができる。
【0085】
次に、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜(ここではポリシリコン層)を形成する。ここでは脱水素化のための熱処理(500℃、1時間)の後、結晶化のための熱処理(550℃、4時間)を行って結晶構造を有するシリコン膜を得る。また、この脱水素化のための熱処理(500℃、1時間)は、非晶質シリコン膜に含まれる水素をW膜と酸化シリコン膜との界面に拡散する熱処理を兼ねている。なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術を用いるが、他の公知の結晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。
【0086】
次に、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザー光(XeCl:波長308nm)の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長400nm以下のエキシマレーザー光や、YAGレーザーの第2高調波、第3高調波を用いる。ここでは、繰り返し周波数10〜1000Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて100〜500mJ/cm2に集光し、90〜95%のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数30Hz、エネルギー密度470mJ/cm2でレーザー光の照射を大気中で行う。
【0087】
なお、大気中、または酸素雰囲気中で行うため、レーザー光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザーを用いる例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザーを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。代表的には、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用すればよい。連続発振のレーザーを用いる場合には、出力10Wの連続発振のYVO4レーザから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。
【0088】
次に、上記レーザー光の照射により形成された酸化膜に加え、オゾン水で表面を120秒処理して合計1〜5nmの酸化膜からなるバリア層を形成する。本実施の形態ではオゾン水を用いてバリア層を形成するが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマCVD法やスパッタ法や蒸着法などで1〜10nm程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザー光の照射により形成された酸化膜を除去してもよい。
【0089】
次に、バリア層上にスパッタリング法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を10nm〜400nm、ここでは膜厚100nmで成膜する。本実施の形態では、アルゴン元素を含む非晶質シリコン膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマCVD法を用いてアルゴン元素を含む非晶質シリコン膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比(SiH4:Ar)を1:99とし、成膜圧力を6.665Pa(0.05Torr)とし、RFパワー密度を0.087W/cm2とし、成膜温度を350℃とする。
【0090】
その後、650℃に加熱された炉に入れて3分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。
【0091】
次に、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【0092】
次いで、得られた結晶構造を有するシリコン膜(ポリシリコン膜とも呼ばれる)の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層805、806を形成する。半導体層805、806を形成した後、レジストからなるマスクを除去する(図8(A))。
【0093】
次に、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜807となるシリコンを主成分とする絶縁膜を形成する。本実施の形態では、プラズマCVD法により115nmの厚さで酸化シリコン膜を形成する(図8(B))。
【0094】
さらに、ゲート絶縁膜807上に膜厚20〜100nmの第1の導電膜808と、膜厚100〜400nmの第2の導電膜809とを積層形成する。本実施の形態では、ゲート絶縁膜807上に膜厚50nmの窒化タンタル膜、膜厚370nmのタングステン膜を順次積層する。
【0095】
第1の導電膜808及び第2の導電膜809を形成する導電性材料としてはTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、第1の導電膜808及び第2の導電膜809としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いてもよい。また、2層構造に限定されず、例えば、膜厚50nmのタングステン膜、膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、膜厚30nmの窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、第1の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第2の導電膜のアルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、第3の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。
【0096】
次に、図8(C)に示すように光露光工程によりレジストからなるマスク810、811を形成し、ゲート電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。エッチングにはICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いると良い。ICPエッチング法を用い、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4、CCl4などを代表とする塩素系ガスまたはCF4、SF6、NF3などを代表とするフッ素系ガス、またはO2を適宜用いることができる。
【0097】
本実施の形態では、基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイズは、12.5cm×12.5cmであり、コイル型の電極面積サイズ(ここではコイルの設けられた石英円板)は、直径25cmの円板である。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。第1のエッチング条件でのWに対するエッチング速度は200.39nm/min、TaNに対するエッチング速度は80.32nm/minであり、TaNに対するWの選択比は約2.5である。また、この第1のエッチング条件によって、Wのテーパー角は、約26°となる。この後、レジストからなるマスク810、811を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。第2のエッチング条件でのWに対するエッチング速度は58.97nm/min、TaNに対するエッチング速度は66.43nm/minである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0098】
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°とすればよい。
【0099】
こうして、第1のエッチング処理により第1の導電層と第2の導電層からなる第1の形状の導電層812、813(第1の導電層812a、813aと第2の導電層812b、813b)を形成する。ゲート絶縁膜となる絶縁膜807は、10〜20nm程度エッチングされ、第1の形状の導電層812、813で覆われない領域が薄くなったゲート絶縁膜811となる。
【0100】
次に、図8(D)に示すようにレジストからなるマスクを除去せずに第2のエッチング処理を行う。ここでは、エッチング用ガスにSF6とCl2とO2とを用い、それぞれのガス流量比を24/12/24(sccm)とし、1.3Paの圧力でコイル型の電極に700WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを25秒行う。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。第2のエッチング処理でのWに対するエッチング速度は227.3nm/min、TaNに対するエッチング速度は32.1nm/minであり、TaNに対するWの選択比は7.1であり、ゲート絶縁膜811であるSiONに対するエッチング速度は33.7nm/minであり、SiONに対するWの選択比は6.83である。このようにエッチングガス用ガスにSF6を用いた場合、ゲート絶縁膜811との選択比が高いので膜減りを抑えることができる。本実施の形態におけるゲート絶縁膜811の膜減りは8nm程度である。
【0101】
この第2のエッチング処理によりWのテーパー角を70°とすることができる。この第2のエッチング処理により第2の導電層814b、815bを形成する。このとき、第1の導電層は、ほとんどエッチングされず、第1の導電層814a、815aとなる。なお、第1の導電層814a、815aは、第1の導電層812a、813aとほぼ同一サイズである。実際には、第1の導電層の幅は、第2のエッチング処理前に比べて約0.3μm程度、即ち線幅全体で0.6μm程度後退する場合もあるがほとんどサイズに変化がない。
【0102】
また、2層構造に代えて、膜厚50nmのタングステン膜、膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、膜厚30nmの窒化チタン膜を順次積層した3層構造とした場合、第1のエッチング処理における第1のエッチング条件としては、BCl3とCl2とO2とを原料ガスに用い、それぞれのガス流量比を65/10/5(sccm)とし、基板側(試料ステージ)に300WのRF(13.56MHz)電力を投入し、1.2Paの圧力でコイル型の電極に450WのRF(13.56MHz)電力を投入してプラズマを生成して117秒のエッチングを行えばよく、第1のエッチング処理における第2のエッチング条件としては、CF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm)とし、基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行えばよく、第2のエッチング処理としてはBCl3とCl2を用い、それぞれのガス流量比を20/60(sccm)とし、基板側(試料ステージ)には100WのRF(13.56MHz)電力を投入し、1.2Paの圧力でコイル型の電極に600WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行えばよい。
【0103】
次に、レジストからなるマスク810を除去した後、次に、図9(A)に示すようにレジストからなるマスク818を形成し第1のドーピング処理を行う。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。なお、マスク818はpチャネル型TFTを形成する半導体膜及びその周辺の領域を保護するマスクである。
【0104】
第1のドーピング処理におけるイオンドープ法の条件はドーズ量を1.5×1015atoms/cm2とし、加速電圧を60〜100keVとしてリン(P)をドーピングする。なお、n型を付与する不純物元素として、典型的にはリン(P)または砒素(As)を用いることができる。ここでは、第2の導電層814b、815bをマスクとして各半導体層に不純物領域が自己整合的に形成される。勿論、マスク818で覆われた領域には添加されない。こうして、第1の不純物領域819と、第2の不純物領域820が形成される。第1の不純物領域819には1×1020〜1×1021/cm3の濃度範囲でn型を付与する不純物元素を添加されている。ここでは、第1の不純物領域と同じ濃度範囲の領域をn+領域とも呼ぶ。
【0105】
また、第2の不純物領域820は第1の導電層815aにより第1の不純物領域819よりも低濃度に形成され、1×1018〜1×1019/cm3の濃度範囲でn型を付与する不純物元素を添加されることになる。なお、第2の不純物領域820は、テーパー形状である第1の導電層815aの部分を通過させてドーピングを行うため、テーパ−部の端部に向かって不純物濃度が増加する濃度勾配を有している。ここでは、第2の不純物領域820と同じ濃度範囲の領域をn-領域とも呼ぶ。
【0106】
次いで、レジストからなるマスク818を除去した後、新たにレジストからなるマスク821を形成して図9(B)に示すように第2のドーピング処理を行う。
【0107】
上記第2のドーピング処理により、pチャネル型TFTを形成する半導体層にp型の導電型を付与する不純物元素が添加された第3の不純物領域822及び第4の不純物領域823を形成する。
【0108】
また、第3の不純物領域822には1×1020〜1×1021/cm3の濃度範囲でp型を付与する不純物元素が添加されるようにする。尚、第3の不純物領域822には先の工程でリン(P)が添加された領域(n--領域)であるが、p型を付与する不純物元素の濃度がその1.5〜3倍添加されていて導電型はp型となっている。ここでは、第3の不純物領域822と同じ濃度範囲の領域をp+領域とも呼ぶ。
【0109】
また、第4の不純物領域823は第1の導電層815aのテーパー部と重なる領域に形成されるものであり、1×1018〜1×1020/cm3の濃度範囲でp型を付与する不純物元素が添加されるようにする。ここでは、第4の不純物領域823と同じ濃度範囲の領域をp-領域とも呼ぶ。
【0110】
以上の工程により、それぞれの半導体層にn型またはp型の導電型を有する不純物領域が形成される。導電層814、815はTFTのゲート電極となる。
【0111】
次に、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法(RTA法)、或いはYAGレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
【0112】
次に、第1の絶縁膜824を形成する。なお、本実施の形態では、プラズマCVD法により形成された膜厚50nmの窒化酸化シリコン膜を用いる。勿論、この絶縁膜は窒化酸化シリコン膜に限定されるものでなく、窒化シリコン、酸化窒化シリコン、酸化シリコンといった絶縁膜を単層または積層構造として用いても良い。
【0113】
次に、第1の絶縁膜824上に第2の絶縁膜825を形成する。ここで形成される第2の絶縁膜825には、窒化シリコン、窒化酸化シリコン、酸化シリコンなどの絶縁膜を用いることができるが、本実施の形態では、プラズマCVD法により形成された膜厚50nmの窒化シリコン膜を用いることとする。
【0114】
次に、窒化シリコン膜からなる第2の絶縁膜825を形成した後、熱処理(300〜550℃で1〜12時間の熱処理)を行い、半導体層を水素化する工程を行う(図9(C))。この工程は第2の絶縁膜825に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、水素雰囲気下で350℃程度の熱処理や、プラズマ水素化(プラズマにより励起された水素を用いる)を行うこともできる。
【0115】
次に、第2の絶縁膜825上に有機絶縁物材料からなる第3の絶縁膜826を形成する。ここでは、膜厚1.6μmのアクリル樹脂膜を形成する。次に、各不純物領域に達するコンタクトホール827を形成する。
【0116】
なお、本実施の形態で用いるアクリル樹脂は感光性アクリルであるため、露光して現像することにより所望の位置を開孔することができる。また、第1の絶縁膜824および第2の絶縁膜825の一部のエッチングには、ドライエッチング法を用い、第1の絶縁膜824をエッチングストッパーとして第2の絶縁膜825のエッチングを行ってから、第1の絶縁膜824のエッチングを行う。これによりコンタクトホール827を得る。
【0117】
なお、本実施の形態では、有機樹脂膜で形成された第3の絶縁膜826を形成した後でコンタクトホールを形成する場合について説明したが、第3の絶縁膜826を形成する前に第2の絶縁膜825および第1の絶縁膜824をドライエッチングすることもできる。なお、この場合には、エッチング処理後、第3の絶縁膜826を形成する前に基板を熱処理(300〜550℃で1〜12時間の熱処理)するのが好ましい。
【0118】
そして、図9(D)に示すようにAl、Ti、Mo、W等を用いて配線828を形成することにより、nチャネル型TFT901、pチャネル型TFT902を同一基板上に形成することができる。
【0119】
(実施の形態7)
本実施の形態7では、本発明における剥離技術により、半導体装置を量産する場合の工程について図10を用いて説明する。
【0120】
図10(A)には、大型の可撓性基板上に固着される素子形成層を作製する工程を示すものであり、図10(B)は、大型の可撓性基板上になされる処理工程について示すものである。
【0121】
図10(A)における素子形成層の作製工程(a〜e)は、実施の形態5において説明するのと同様であるので、材料や処理条件などの詳細な説明は省略する。
【0122】
すなわち、工程aにおいて、第1の基板931上にTFT932を含む素子形成層930が形成され、工程bにおいて、TFT932上に有機樹脂層933が形成される。次に、工程cにおいて、接着層934を介して第2の基板935が貼り付けられた後、工程dにおいて、第1の基板931が剥離される。なお、工程dで得られた状態が複数の回路を有する場合には、回路毎に工程eにおいて、分断される。
【0123】
図10(B)において、可撓性基板900は、ロール901に巻き付けられており、これを順次、送りロール911により図の右方向へ移動させながら処理を行う。
【0124】
まず、第1の工程において、粘着フィルム902が圧着ロール(903、904)により可撓性基板900上に貼り付けられる。粘着フィルム902が形成されたところで、図1010(A)の工程eにおいて形成された状態の素子形成層を工程2において貼り付ける。
【0125】
次に、第3の工程では、素子形成層を貼り付けた可撓性基板にUV照射室905で、UV照射することにより、接着層934の接着力を低下させ、剥離手段906で、第2の基板935を除去した後、洗浄室907において基板上面を洗浄し、有機樹脂層933を除去する。
【0126】
さらに、本実施の形態では、第4の工程として保護膜を形成する。なお、ここでは、紫外線硬化樹脂等の有機材料を用い、塗布手段908を用いて塗布する。その後、UV照射室909によりUV照射し、有機材料を硬化させることにより保護膜を形成することができる。
【0127】
最後に、第5の工程では、固着された素子形成層毎にカッター910により分断される。
【0128】
以上の様に、大型の可撓性基板上に複数の素子形成層を固着することにより、連続的な処理が可能となり、なおかつ大量生産が可能となるためスループットが向上し、さらに生産コストの低減を図ることが可能となる。
【0129】
(実施の形態8)
本実施の形態8では、剥離技術によりCPUを形成した場合における機能および構成について図11を用いて説明する。
【0130】
まず、オペコードがデータバスインターフェース1101に入力されると、解析回路1103(Instruction Decoderともいう)においてコードが解読され、信号が制御信号発生回路1104(CPU Timing Control)に入力される。信号が入力されると、制御信号発生回路1104から、演算回路1109(以下、ALUと示す)、および記憶回路1110(以下、Registerと示す)に制御信号が出力される。
【0131】
なお、制御信号発生回路1104には、ALU1109を制御するALUコントローラ1105(以下、ACONと示す)、Register1110を制御する回路1106(以下、RCONと示す)、タイミングを制御するタイミングコントローラ1107(以下、TCONと示す)、および割り込みを制御する割り込みコントローラ1108(以下、ICONと示す)を含むものとする。
【0132】
一方、オペランドがデータバスインターフェース1101に入力されると、ALU1109、およびRegister1110に出力される。そして、制御信号発生回路1104から入力された制御信号に基づく処理(例えば、メモリリードサイクル、メモリライトサイクル、あるいはI/Oリードサイクル、I/Oライトサイクル等)がなされる。
【0133】
なお、Register1110は、汎用レジスタ、スタックポインタ(SP)、プログラムカウンタ(PC)等により構成される。
【0134】
また、アドレスコントローラー1111(以下、ADRCと示す)は、16ビットのアドレスを出力する。
【0135】
なお、本実施の形態に示したCPUの構成は、本発明の半導体チップに含まれるCPUの一例であり、本発明の構成を限定するものではない。従って、本実施の形態に示す以外の構造を有する公知のCPUを用いて本発明の半導体チップを完成させることも可能である。
【0136】
さらに、図11で説明した構成のCPUの動作におけるタイミングチャートを図12に示す。図12に示すCPUへの入力信号としては、CLK(クロック信号)があり、図11R>1においてSystem Clockとして入力される信号である。その他に図11の制御信号発生回路1104に入力されるRESET(リセット信号)や、データバスインターフェース1101に入力される信号(D0〜D7)(オペコードやオペランド)がそれぞれ入力される。また、CPUからの出力信号としては、MREQ(メモリーリクエスト)、RD(リード信号)、WD(ライト信号)がそれぞれ出力される。なお、この場合における動作周波数は5MHzとする。
【0137】
次に、図13、図14に本実施の形態で説明したCPUの写真を示す。図13(A)は、同一基板上に複数のCPUが形成されている様子を示す写真である。なお、ここで示すCPUは、実施の形態5で説明した方法を用いることにより形成することができる。また、図7で示す第4の基板617が可撓性基板で形成されているために、図13(A)に示すような湾曲した形状を取ることができる。また、図13(B)には、図13(A)で同一基板上に複数形成されたCPUを1つに切り離し、FPCを接続した様子を示す。
【0138】
さらに、図14(A)は、CPUの一部を示す写真であり、図14(B)に示すのは、本発明により形成されたCPUを音響装置の一部に組み込んだ様子を示す写真である。すなわち、本発明により形成されたCPUを従来のCPUと同様に駆動させることができる。
【0139】
(実施の形態9)
本実施の形態9では、実施の形態1〜4において示したようにモジュールの様々な部分に剥離技術を用いて形成された集積回路を組み込むことにより様々な電子機器を完成させることができる。
【0140】
これらの電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ、(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置)等が挙げられる。これら電子機器の具体例を図15に示す。
【0141】
図15(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。なお、表示部2003のモジュールは、剥離技術を用いて形成された集積回路を有している。なお、表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用装置が含まれる。
【0142】
図15(B)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。なお、表示部2203のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0143】
図15(C)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。なお、表示部2302のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0144】
図15(D)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカー部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【0145】
図15(E)は携帯書籍(電子書籍)であり、本体2501、表示部2502、記憶媒体2503、操作スイッチ2504、アンテナ2505等を含む。なお、表示部2502のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0146】
図15(F)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609、接眼部2610等を含む。なお、表示部2602のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0147】
ここで図15(G)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。なお、表示部2703のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0148】
以上の様に、本発明により作製された集積回路を有するモジュールの適用範囲は極めて広く、あらゆる分野の応用製品に適用することが可能である。
【図面の簡単な説明】
【0149】
【図1】本実施形態1に示す本発明の構成を説明する図。
【図2】本実施形態1に示す本発明の構成を説明する図。
【図3】本実施形態2に示す本発明の構成を説明する図。
【図4】本実施形態3に示す本発明の構成を説明する図。
【図5】本実施形態4に示す本発明の構成を説明する図。
【図6】剥離方法について説明する図。
【図7】剥離方法について説明する図。
【図8】TFTの作製工程について説明する図。
【図9】TFTの作製工程について説明する図。
【図10】量産工程について説明する図。
【図11】CPUの構成について説明する図。
【図12】CPUのタイミングチャート。
【図13】本発明により形成されるCPUの写真。
【図14】本発明により形成されるCPUの写真。
【図15】本発明を用いて形成される電子機器について説明する図。
【技術分野】
【0001】
本発明は、複数の薄膜トランジスタ(以下、TFTという)で構成された半導体装置を含む素子形成層を剥離により作製する技術に関する。
【背景技術】
【0002】
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いてTFTを形成する技術が注目されている。TFTはICや電気光学装置のような電子デバイスに広く応用されている。
【0003】
なお、これらのTFTを形成する基板としては、現在、ガラス基板や石英基板が多く使用されているが、割れやすく、重いという欠点がある。また、大量生産を行う上で、これらの基板は大型化が困難であり、不向きである。そのため、可撓性を有する基板、代表的にはフレキシブルなプラスチックフィルムの上にTFTで構成された素子を形成することが試みられている。
【0004】
しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のTFTを形成できないのが現状である。そのため、プラスチックフィルム上に直接TFTを形成して得られた半導体装置、表示装置、または発光装置等は、まだ実現されていない。
【0005】
これに対して、ガラスや石英などの基板上に薄膜素子を形成した後、基板から薄膜素子を剥離し、プラスチックフィルム等の基板に固着させる技術が開示されている(例えば、特許文献1参照。)。
【0006】
なお、このようにプラスチックフィルム等の可撓性を有する基体上に半導体装置、表示装置、または発光装置等を作製することができれば、厚みが薄く軽量であるということに加えて、曲面を有するフレキシブルなディスプレイ等に用いることができ、応用範囲を広げることができる。
【0007】
【特許文献1】特開平10−125929号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
そこで、本発明では剥離技術を用いることにより様々な基板上に薄膜素子を形成し、従来の技術では不可能であると考えられていた部分に薄膜素子を形成することにより、省スペース化を図ると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明では、剥離技術を用いて一旦基板から剥離させた膜厚50μm以下の素子形成層を基板上に固着することにより、様々な基板上に薄膜素子を形成することを特徴とする。なお、固着する基板としては、用途に応じた様々な材料を選択することができるが、特に可撓性基板上に固着することにより耐衝撃性やフレキシビリティに優れた薄膜素子を形成することができる。また、ここで素子形成層に含まれるTFTとしては、非晶質半導体層を活性層として形成されるアモルファスシリコンTFT(a−SiTFT)や、結晶質半導体層を活性層として形成されるポリシリコンTFT(p−SiTFT)等がある。
【0010】
本発明では、剥離技術により、直接基板上に固着することもできるが、補助基板上に剥離技術により一旦固着して、チップを形成した後、チップを基板上の所望の位置に貼り付けることもできる。
【0011】
なお、薄膜素子を固着する基板としてプラスチックなどの可撓性基板を用いることは、基板を選ばずに素子が形成できるという剥離技術のメリットを生かすことができるので、より好ましい。さらに別の基板から剥離させた膜厚50μm以下の素子形成層を先に形成された素子形成層の上に重ねて固着することを繰り返すことにより、薄膜素子をさらに高集積化させることもできる。
【0012】
また、本発明において、被剥離体となる素子形成層は、膜厚50μm以下であり、素子形成層から生じる熱で素子が劣化しやすいことから、基板には、熱を効果的に放出させることのできる熱伝導性材料を用いることもできる。さらに、既に固着された素子形成層上に別の素子形成層を固着する場合にも、固着表面(既に固着された素子形成層上)に熱伝導性の薄膜を形成することが好ましい。
【0013】
本発明は、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、前記FPCには、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴としている。
また、本発明の他の構成として、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、前記FPCには、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴としている。
なお、ここでいうFPCとは、フレキシブルプリント配線基板(Flexible Printed Circuit)を指し、屈曲性のある回路基板を意味する。
【0014】
本発明は、基板上に画素部および駆動回路を有し、前記駆動回路は、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路からなることを特徴としている。
また、他の構成として、基板上に画素部および駆動回路を有し、前記駆動回路は、複数のTFTを含む素子形成層を前記基板上に直接固着して形成された集積回路からなることを特徴としている。
すなわち、上記構成において、駆動回路は基板上に画素部と同様にして作り込まれたのではなく、別で形成された後、剥離技術によりパネルの所望の位置に固着されたことを特徴とする。なお、このとき、駆動回路を直接パネル上に固着することもできるが、例えば、予め配線が形成されている補助基板上に固着した後、はんだボールを介してパネル上の所望の位置に貼り付けることもできる。
【0015】
本発明は、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルの裏面に、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴としている。
また、他の構成として、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルの裏面に、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴としている。
なお、上記構成では、可撓性基板上に剥離技術により形成された集積回路をパネル上に貼り付ける構成と異なり、パネルの裏面に直接固着することを特徴とする。
【0016】
上記構成において、前記集積回路は、コントローラ、CPU(Central Processing unit)、またはメモリのうち少なくとも一つを含むことを特徴としている。また、前記集積回路は、その膜厚が50μm以下であることを特徴としている。
【0017】
本発明は、上記構成の半導体装置を用いることを特徴とする電子機器であることを特徴としている。
【0018】
以上の各構成において、半導体装置には、CPU、MPU(Micro Processor unit)、メモリ、マイコン、画像処理プロセッサを含み、さらにこれらを搭載したモジュールの他、パネルと外部電源とを電気的に接続するFPCが貼り付けられたモジュールも含めることとする。表示装置には、液晶、EL、PDP、電子ペーパーなどを含む。また、パネルは、アクティブマトリクス型であっても良いし、パッシブマトリクス型であっても良い。
【発明の効果】
【0019】
以上より、剥離技術を用いて薄膜素子を形成することにより、従来の技術では不可能であると考えられていた部分に薄膜素子を形成することが可能となるため省スペース化を図ることができると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0020】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
(実施の形態1)
本実施の形態1では、パネル100を外部と電気的に接続するためのFPC(Flexible Printed Circuit)上に剥離技術を用いて形成された集積回路が備えられたモジュール(半導体モジュール)について図1を用いて説明する。
【0021】
図1(A)には、半導体モジュールの上面図を示し、図1(B)には、半導体モジュールの断面図を示す。パネル100には、画素部105、および駆動回路(信号線駆動回路107、走査線駆動回路106)が設けられており、これらの駆動回路と外部に設けられた外部電源等(図示せず)を電気的に接続するためのFPC108が、接着剤109によりパネル100上に貼り付けられている。
【0022】
そして、FPC108上には、集積回路(コントローラ101、CPU(Central Processing unit)102、メモリ103)が剥離技術により形成される。
【0023】
なお、これらの集積回路(コントローラ101、CPU(Central Processing unit)102、メモリ103)は、剥離技術を用いることにより、50μm以下の膜厚で形成することができる。そのため、FPC108のような可撓性のフィルム上に集積回路を形成することが可能となる。また、図1(B)に示すようにFPC108の形状が湾曲して物理的な力が加わる場合にも、剥離技術により形成された集積回路は、それ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。
【0024】
また、図1(B)のFPC108上に形成された集積回路の一部であるCPU102の拡大図を図1(C)に示す。
【0025】
複数のTFT111で構成される素子形成層112が剥離技術(この場合には2回剥離)により、可撓性の補助基板113上に固着され、さらにバンプ114を介してFPC108上の配線115と電気的に接続される。なお、ここでは、補助基板113上に素子形成層112を固着した後、バンプ114によりFPC108上の配線115と電気的に接続させる場合について示したが、本発明はこれに限られることはなく、補助基板113およびバンプ114を用いることなく直接素子形成層112を配線115と電気的に接続させる構成とすることもできる。なお、2回剥離の方法については、実施の形態5において詳細に説明することとする。
【0026】
また、FPC上に集積回路を形成する場合の他のバリエーションとして、図2(A)、(B)に示すようにFPC208に固着される集積回路を大型化してもよい。
【0027】
なお、この場合における集積回路は、図2(A)に示すように大型で可撓性の補助基板上にコントローラ、CPU、メモリ等を単体で固着してなる集積回路210を形成し、FPC208の上に貼り付けても良いし、図2(B)に示すように補助基板214上にコントローラ211、CPU212、メモリ213等により構成される集積回路215を固着した後、FPC216の上に貼り付けても良い。
【0028】
このようにFPCの上に固着される集積回路を大型化することにより、固着(貼り合わせ)マージンを大きく取ることができるので、固着(貼り合わせ)時における位置合わせを容易に行うことができる。
【0029】
さらに、本発明の剥離方法としては、先に述べた2回剥離ではなく、基板上に形成された素子形成層222をバンプ224を介して基板(ここでは、FPC228)上の配線225と電気的に接続される位置に固着した後、基板を剥離する1回剥離の構成も可能であり、この場合には、図2(C)に示す形状が得られる。
【0030】
(実施の形態2)
本実施の形態2では、パネル上の駆動回路が剥離技術により形成されたモジュール(半導体モジュール)について図3を用いて説明する。
【0031】
図3(A)には、半導体モジュールの上面図を示す。パネル300には、画素部305、および駆動回路(信号線駆動回路307、走査線駆動回路306)が設けられており、これらと外部に設けられた外部電源等(図示せず)を電気的に接続するためのFPC308が、接着剤309によりパネル300上に貼り付けられている。
【0032】
本実施の形態において、これらの駆動回路(信号線駆動回路307、走査線駆動回路306)は、剥離技術により形成されることから、可撓性の基板を用いてパネルを形成する場合にも容易にその基板上に形成することができる。
【0033】
図3(B)には、パネル上に形成された駆動回路(信号線駆動回路307、走査線駆動回路306)の拡大図を示す。なお、ここでは、補助基板314上に素子形成層312が固着されたチップの構造について詳細に説明する。
【0034】
図3(B)に示すように、複数のTFT311で構成される素子形成層312は剥離技術により可撓性の補助基板314上に形成される。なお、補助基板314には、予め配線315が形成されており、剥離された素子形成層312は、バンプ313を介して配線315と電気的に接続される。さらに、配線315と電気的に接続されたはんだボール316を介してパネル300上に貼り付けることにより、パネル300上の配線(図示せず)と駆動回路を電気的に接続することができる。
【0035】
また、図3(B)の323の拡大図を図3(C)に示す。素子形成層312に含まれる複数の配線は、図3(C)に示すように引き出し配線321により引き出されており、これに接して形成されたバンプ313が異方導電性接着層317を介して補助基板314上の配線315と電気的に接続されている。
【0036】
ここで、異方導電性接着層317に用いる材料としては、Ag、Au、Al等の金属粒子を絶縁性被膜で覆った異方導電性粒子325と、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤等の接着剤324とからなる。異方導電性接着層317において、異方導電性粒子325を間に介することによりバンプ313と補助基板314上の配線315とが電気的に接続される。
【0037】
以上のように、可撓性の補助基板314上に駆動回路を固着して形成されたチップをはんだボール316を介してパネル300上に貼り付けることにより形成された駆動回路は、基板の形状が湾曲して物理的な力が加わる場合にも、それ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。
【0038】
さらに、1つのチップに不良が発見された場合にも、その不良チップのみを正常なチップと交換すればよいので、歩留まりを向上させることができる。
【0039】
なお、本実施の形態では、信号線駆動回路307、および走査線駆動回路306のそれぞれが、複数の半導体チップを貼り付けることにより形成される場合について示したが、本発明はこれに限られることはなく、それぞれ1つのチップで形成されていても良い。
【0040】
(実施の形態3)
本実施の形態3では、剥離技術により可撓性基板上に形成された集積回路(コントローラ401、CPU402、メモリ403)を可撓性基板ごとパネルの裏面に貼り付ける場合について図4を用いて説明する。
【0041】
図4(A)には、半導体モジュールの上面図を示し、図4(B)には、半導体モジュールの断面図を示す。パネル400には、画素部405、および駆動回路(信号線駆動回路407、走査線駆動回路406)が設けられており、これらと外部に設けられた外部電源等(図示せず)を電気的に接続するためのFPC408が、接着剤409によりパネル400上に貼り付けられている。
【0042】
また、パネル400の裏面には、図4(B)に示すように剥離技術(2回剥離)により集積回路(コントローラ401、CPU402、メモリ403)が形成された可撓性の基板412が接着剤413により貼り付けられている。
【0043】
なお、これらの集積回路(コントローラ401、CPU402、メモリ403)は、可撓性の基板412上に剥離技術により形成され、その形状がフレキシブルであることから、パネルを形成する基板411への貼り付けが容易になる。
【0044】
また、図4(C)には、図4(B)の410における画素部405、およびCPU402の拡大図を示す。
【0045】
すなわち、パネル400上には、TFT、および素子を含み画素を構成する素子形成層425が固着され、画素部405が形成されている。なお、ここでは示さないが、同じ面に駆動回路を構成する素子形成層が固着され、駆動回路(信号線駆動回路407、走査線駆動回路406)が形成されている。
【0046】
また、ここで示す画素部405には、液晶素子が形成されることから画素部405を形成する素子形成層425の上には、液晶416を挟んで対向電極417を含む基板414が設けられている。
【0047】
一方、パネル400の反対側の面(画素部405が形成されていない面)には、可撓性の基板412上に剥離技術(2回剥離)により形成されたCPU402等の集積回路415が形成されている。なお、集積回路415の配線が露出する面がパネル400に接着剤413により貼り付けられる。接着剤413に用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。
【0048】
また、本実施形態の場合には、集積回路415の配線は、図4(B)の420において、FPC408と電気的に接続される。
【0049】
なお、本実施の形態においては、パネルの裏面に集積回路を形成することができ、外部に集積回路を設ける必要がないことから、省スペース化が実現でき、半導体装置の小型化を図ることができる。
【0050】
(実施の形態4)
本実施の形態4では、実施の形態3とは異なり、画素を構成する素子形成層が固着された基板の裏面に集積回路を補助基板上に剥離して形成されるチップを貼り付けることにより、画素部および駆動回路が形成される基板の裏面に集積回路が形成されたモジュール(半導体モジュール)について図5を用いて説明する。
【0051】
図5(A)には、半導体モジュールの表面の上面図を示し、図5(B)には、裏面の上面図、さらに図5(C)には、半導体モジュールの断面図を示す。なお、本実施の形態においては、図5(A)に示すようにフレキシブルな形状を有する可撓性基板を用いてパネルを形成することにより、可撓性基板上にも素子形成層が容易に形成できる固着のメリットを生かすことができるので、より好ましい。
【0052】
パネル500には、画素部505、および駆動回路(信号線駆動回路507、走査線駆動回路506)が設けられており、これらと外部電源(図示せず)、および外部回路(図示せず)とを電気的に接続するためのFPC508が、接着剤509によりパネル500上に貼り付けられている。
【0053】
また、パネル500の裏面には、図5(B)に示すように剥離技術(2回剥離)により集積回路512(コントローラ501、CPU502、メモリ503)が形成されたチップが貼り付けられている。
【0054】
なお、これらの集積回路512(コントローラ501、CPU502、メモリ503)は、可撓性の補助基板上に固着された後、パネル500に貼り付けられるため、パネル500が、可撓性基板で、パネル500の形状が湾曲して物理的な力が加わる場合にも、それ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。
【0055】
また、図5(C)に示すようにパネルの表面に形成された画素部および駆動回路と、パネルの裏面に形成された集積回路(コントローラ501、CPU502、メモリ503)は、補助配線513により電気的に接続されている。なお、補助配線513を形成する材料としては、Au、Cu、Al、Al−Si、またはAu合金等を用いることができる。
【0056】
また、本実施の形態において、FPC508は、パネルの裏面に接着剤509により貼り付けられており、パネルの裏面に貼り付けられた集積回路512(コントローラ501、CPU502、メモリ503)と電気的に接続され、さらに裏面に形成された配線(図示せず)、及び補助配線513を介して表面に形成された画素部505、および駆動回路(信号線駆動回路507、走査線駆動回路506)とも電気的に接続される。
【0057】
なお、本実施の形態においては、パネルの裏面に集積回路を形成することができ、外部に集積回路を設ける必要がないことから、省スペース化が実現でき、半導体装置の小型化を図ることができる。
【0058】
(実施の形態5)
本実施の形態5では、本発明に用いる剥離技術(2回剥離)について、図6、7を用いて詳細に説明する。
【0059】
図6(A)には、第1の基板600上に金属層601、金属酸化物層602、および酸化物層603が順次積層され、その上に複数のTFTおよび配線を含む素子形成層604が形成された状態を示す。
【0060】
第1の基板600としては、ガラス基板、石英基板、プラスチック基板、セラミック基板、シリコン基板、金属基板またはステンレス基板を用いることができるが、本実施の形態では、ガラス基板であるAN100を用いることとする。
【0061】
そして、第1の基板600上に形成される金属層601に用いる材料としては、W、Ti、Ta、Mo、Nd、Ni、Co、Zr、Zn、Ru、Rh、Pd、Os、Ir、Ptから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、またはこれらの積層、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層、またはこれらの積層を用いればよい。なお、金属層601の膜厚は10nm〜200nm、好ましくは50nm〜75nmとすればよい。
【0062】
ここで、スパッタリング法により金属層601を形成する場合には、第1の基板600を固定するため、第1の基板600の周縁部付近における膜厚が不均一になりやすい。そのため、ドライエッチングによって周縁部のみを除去することが好ましいが、その際、第1の基板600もエッチングされないように、基板600と金属層601との間に酸化窒化シリコン膜からなる絶縁膜を100nm程度形成することもできる。
【0063】
金属層601上には、金属酸化物層602および酸化物層603が形成されるが、本実施の形態では、まず酸化物層603を形成した後、金属層601の一部が後の工程において酸化され、金属酸化物層602となる場合について説明する。
【0064】
すなわち、ここでは金属層601としてタングステンからなる層(膜厚10nm〜200nm、好ましくは50nm〜75nm)を形成し、さらに大気にふれることなく、酸化物層603、ここでは酸化シリコン層(膜厚150nm〜200nm)を積層形成する。酸化物層603の膜厚は、金属層601の膜厚の2倍以上とすることが望ましい。例えば、酸化シリコンターゲットを用いたスパッタリング法により、酸化シリコン膜を150nm〜200nmの膜厚とするのが好ましい。
【0065】
また、酸化物層603上に形成される素子形成層604は、TFT(pチャネル型TFT、またはnチャネル型TFT)を適宜組み合わせて形成された素子を含む半導体装置、表示装置、または発光装置が形成される層のことをいう。ここで示すTFTは、下地膜605上の半導体膜の一部に形成された不純物領域606およびチャネル形成領域607、ゲート絶縁膜620、およびゲート電極608により構成され、配線609により電気的に接続されている。さらに、後で外部との接続を可能にする電極パッド610も形成されている。
【0066】
また、この素子形成層604を形成する際に、少なくとも水素を含む材料膜(半導体膜または金属膜)を形成した後に水素を含む材料膜中に含まれる水素を拡散するための熱処理を行う。この熱処理は420℃以上であればよく、素子形成層604の形成プロセスとは別途行ってもよいし、兼用させて工程を省略してもよい。例えば、水素を含む材料膜として水素を含むアモルファスシリコン膜をCVD法により成膜した後、結晶化させるため500℃以上の熱処理を行えば、加熱によりポリシリコン膜が形成できると同時に水素の拡散を行うことができる。
【0067】
なお、この熱処理を行うことにより、金属層601と酸化物層603との間に結晶構造を有する金属酸化物層602が形成される。なお、金属層601と酸化物層603とを積層形成する際に、金属膜601aと酸化シリコン膜602との間に2nm〜5nm程度形成されていたアモルファス状態の金属酸化物層(酸化タングステン膜)もこの熱処理により結晶構造を形成するため金属酸化物層602に含まれる。
【0068】
本実施の形態では、素子形成層の一部を作製する工程において、金属酸化物層602が形成される場合について説明したが、本発明はこの方法に限られることはなく、金属層601を形成した後、金属酸化物層602を形成し、酸化物層603を形成する方法でも良い。
【0069】
次に、図6(B)に示すように、素子形成層604上に有機樹脂層611を形成する。有機樹脂層611に用いる材料としては、水またはアルコール類に可溶な有機材料を用い、これを全面に塗布、硬化することにより形成する。この有機材料の組成としては、例えば、エポキシ系、アクリレート系、シリコン系等のいかなるものでもよい。具体的には、スピンコート法により水溶性樹脂(東亜合成製:VL−WSHL10)(膜厚30μm)を塗布し、仮硬化させるために2分間の露光を行ったあと、UV光を裏面から2.5分、表面から10分、合計12.5分の露光を行って本硬化させることにより有機樹脂層611が形成される。
【0070】
なお、後の剥離を行いやすくするために、金属酸化物層602における密着性を部分的に低下させる処理を行う。密着性を部分的に低下させる処理は、剥離しようとする領域の周縁に沿って金属層601または酸化物層603にレーザー光を部分的に照射する処理、或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて酸化物層603の層内または界面の一部分に損傷を与える処理である。具体的にはダイヤモンドペンなどで硬い針を垂直に押しつけて荷重をかけて動かせばよい。好ましくは、スクライバー装置を用い、押し込み量を0.1mm〜2mmとし、圧力をかけて動かせばよい。このように、剥離を行う前に剥離現象が生じやすくなるような部分、即ち、きっかけをつくることが重要であり、密着性を選択的(部分的)に低下させる前処理を行うことで、剥離不良がなくなり、さらに歩留まりも向上する。
【0071】
次に、第1の接着層612を形成することにより、有機樹脂層611上に第1の接着層612を介して第2の基板613を貼り付けることができる。なお、第1の接着層611を形成する材料としては、後の工程において、所定の処理を行うことにより接着性を弱めることのできる公知の材料を用いることができるが、本実施の形態では、後の工程において、光照射により接着力が低下する感光性の両面テープを用いる場合について説明する。
【0072】
さらに、第1の基板600の露出面にも同様に第2の接着層614を形成し、第2の接着層614を介して第3の基板615を貼り付ける。なお、第2の接着層614を形成する材料は、第1の接着層612と同様に両面テープを用いることとする。ここで貼り付けた第3の基板615は、後の剥離工程で第1の基板601が破損することを防ぐ。第2の基板613および第3の基板615としては、第1の基板600よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。
【0073】
次に、上記密着性を部分的に低下させた領域側から剥離させ、金属層601が設けられている第1の基板600を物理的手段により引き剥がす。本実施の形態の場合には、金属層601および基板600を金属酸化物層602の部分において、比較的小さな力(例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等)で引き剥がすことができる。具体的には、酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離させ、引き剥がすことができる。こうして、酸化物層603上に形成された素子形成層604を第1の基板600から分離することができる。剥離時の状態を図6(C)に示す。
【0074】
また、剥離により露出した表面には、金属酸化物層602の一部が残っており、これは、後の工程において、露出面を基板等に接着する際に密着性を低下させる原因となることから、露出面に残っている金属酸化物層602の一部を除去する処理を行うことが好ましい。なお、これらを除去するためには、アンモニア水溶液などのアルカリ性の水溶液や酸性水溶液などを用いることができる。その他、金属酸化物層602の一部が剥離しやすくなる温度(430℃)以下で、以降の工程を行っても良い。
【0075】
次に、第3の接着層616を形成し、第3の接着層616を介して第4の基板617と酸化物層603(及び素子形成層604)とを接着する(図7(A))。なお、第1の接着層612により接着された第2の基板613と有機樹脂層611との密着性よりも、第3の接着層616により接着された酸化物層603(及び素子形成層604)と第4の基板617との密着性の方が高いことが重要である。
【0076】
第4の基板617としては、ガラス基板、石英基板、セラミック基板、可撓性基板(プラスチック基板)、シリコン基板、金属基板、またはステンレス基板等を用いることができるが、本実施の形態では可撓性を有する基板を用いることが好ましい。なお、第4の基板617には、貼り付けられた素子形成層との電気的な接続を得るための配線を形成しておく必要がある。なお、配線形成の方法としては、LSIの分野において、チップを貼り付ける基板(ダイともいう)に配線を形成する場合に用いる公知の方法を用いることができるので説明は省略する。
【0077】
さらに、本発明における素子形成層は、50μm以下の薄膜であることから、第4の基板617表面における凹凸により、素子形成層604に含まれる素子破壊、接続破壊等が生じないように第4の基板617の表面に平坦化膜を形成しても良い。
【0078】
また、第3の接着層616に用いる材料としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉末、またはフィラーを含ませることにより、高い熱伝導性を持たせることがより好ましい。
【0079】
次に、第2の基板613側から紫外線を照射することにより、第1の接着層612に用いている両面テープの接着力を低下させ、素子形成層604から第2の基板613を分離させる(図7(B))。さらに、ここで露出した表面を水洗することにより、第1の接着層612および有機樹脂層611を溶かして除去することができる(図7(C))。
【0080】
なお、素子形成層604が、画素部、および駆動回路である場合には、図7(C)に示すように形成される。(ただし、画素部の場合には、図7(C)の形状を得た後、TFTと電気的に接続された素子が形成される。)一方、素子形成層604が、集積回路(コントローラ、CPU、メモリ)である場合にも、本実施の形態で説明した剥離技術を用いて形成することができる。すなわち、図7(A)に示す第4の基板617として、予め配線が形成されている可撓性の補助基板を用いればよく、バンプを介して、画素部および駆動回路が形成されている基板の裏面に貼り付ければよい。
【0081】
以上により、本実施の形態に説明した剥離技術を用いることにより、実施の形態1〜実施の形態4を実施することができる。
【0082】
(実施の形態6)
本実施の形態6では、同一基板上にnチャネル型TFT及びpチャネル型TFTを同時に作製する方法について、図8、図9を用いて説明する。
【0083】
基板800としては、石英基板、半導体基板、セラミックス基板、金属基板等を用いることができるが、本実施の形態ではガラス基板(#1737)を用いる。
【0084】
次に基板800上に下地絶縁膜804としてプラズマCVD法で成膜温度300℃、原料ガスSiH4、N2Oから作製される酸化窒化シリコン膜(組成比Si=32%、O=59%、N=7%、H=2%)を100nmの厚さに積層形成し、さらに大気解放せず連続的にプラズマCVD法で成膜温度300℃、成膜ガスSiH4で非晶質構造を有する半導体層(ここでは非晶質シリコン層)を54nmの厚さで形成する。この非晶質シリコン層は水素を含んでおり、後の熱処理によって水素を拡散させ、物理的手段で酸化物層の層内、あるいは界面において剥離することができる。
【0085】
次に、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜(ここではポリシリコン層)を形成する。ここでは脱水素化のための熱処理(500℃、1時間)の後、結晶化のための熱処理(550℃、4時間)を行って結晶構造を有するシリコン膜を得る。また、この脱水素化のための熱処理(500℃、1時間)は、非晶質シリコン膜に含まれる水素をW膜と酸化シリコン膜との界面に拡散する熱処理を兼ねている。なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術を用いるが、他の公知の結晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。
【0086】
次に、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザー光(XeCl:波長308nm)の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長400nm以下のエキシマレーザー光や、YAGレーザーの第2高調波、第3高調波を用いる。ここでは、繰り返し周波数10〜1000Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて100〜500mJ/cm2に集光し、90〜95%のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数30Hz、エネルギー密度470mJ/cm2でレーザー光の照射を大気中で行う。
【0087】
なお、大気中、または酸素雰囲気中で行うため、レーザー光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザーを用いる例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザーを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。代表的には、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用すればよい。連続発振のレーザーを用いる場合には、出力10Wの連続発振のYVO4レーザから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。
【0088】
次に、上記レーザー光の照射により形成された酸化膜に加え、オゾン水で表面を120秒処理して合計1〜5nmの酸化膜からなるバリア層を形成する。本実施の形態ではオゾン水を用いてバリア層を形成するが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマCVD法やスパッタ法や蒸着法などで1〜10nm程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザー光の照射により形成された酸化膜を除去してもよい。
【0089】
次に、バリア層上にスパッタリング法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を10nm〜400nm、ここでは膜厚100nmで成膜する。本実施の形態では、アルゴン元素を含む非晶質シリコン膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマCVD法を用いてアルゴン元素を含む非晶質シリコン膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比(SiH4:Ar)を1:99とし、成膜圧力を6.665Pa(0.05Torr)とし、RFパワー密度を0.087W/cm2とし、成膜温度を350℃とする。
【0090】
その後、650℃に加熱された炉に入れて3分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。
【0091】
次に、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【0092】
次いで、得られた結晶構造を有するシリコン膜(ポリシリコン膜とも呼ばれる)の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層805、806を形成する。半導体層805、806を形成した後、レジストからなるマスクを除去する(図8(A))。
【0093】
次に、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜807となるシリコンを主成分とする絶縁膜を形成する。本実施の形態では、プラズマCVD法により115nmの厚さで酸化シリコン膜を形成する(図8(B))。
【0094】
さらに、ゲート絶縁膜807上に膜厚20〜100nmの第1の導電膜808と、膜厚100〜400nmの第2の導電膜809とを積層形成する。本実施の形態では、ゲート絶縁膜807上に膜厚50nmの窒化タンタル膜、膜厚370nmのタングステン膜を順次積層する。
【0095】
第1の導電膜808及び第2の導電膜809を形成する導電性材料としてはTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、第1の導電膜808及び第2の導電膜809としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いてもよい。また、2層構造に限定されず、例えば、膜厚50nmのタングステン膜、膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、膜厚30nmの窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、第1の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第2の導電膜のアルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、第3の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。
【0096】
次に、図8(C)に示すように光露光工程によりレジストからなるマスク810、811を形成し、ゲート電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。エッチングにはICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いると良い。ICPエッチング法を用い、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4、CCl4などを代表とする塩素系ガスまたはCF4、SF6、NF3などを代表とするフッ素系ガス、またはO2を適宜用いることができる。
【0097】
本実施の形態では、基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイズは、12.5cm×12.5cmであり、コイル型の電極面積サイズ(ここではコイルの設けられた石英円板)は、直径25cmの円板である。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。第1のエッチング条件でのWに対するエッチング速度は200.39nm/min、TaNに対するエッチング速度は80.32nm/minであり、TaNに対するWの選択比は約2.5である。また、この第1のエッチング条件によって、Wのテーパー角は、約26°となる。この後、レジストからなるマスク810、811を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。第2のエッチング条件でのWに対するエッチング速度は58.97nm/min、TaNに対するエッチング速度は66.43nm/minである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0098】
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°とすればよい。
【0099】
こうして、第1のエッチング処理により第1の導電層と第2の導電層からなる第1の形状の導電層812、813(第1の導電層812a、813aと第2の導電層812b、813b)を形成する。ゲート絶縁膜となる絶縁膜807は、10〜20nm程度エッチングされ、第1の形状の導電層812、813で覆われない領域が薄くなったゲート絶縁膜811となる。
【0100】
次に、図8(D)に示すようにレジストからなるマスクを除去せずに第2のエッチング処理を行う。ここでは、エッチング用ガスにSF6とCl2とO2とを用い、それぞれのガス流量比を24/12/24(sccm)とし、1.3Paの圧力でコイル型の電極に700WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを25秒行う。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。第2のエッチング処理でのWに対するエッチング速度は227.3nm/min、TaNに対するエッチング速度は32.1nm/minであり、TaNに対するWの選択比は7.1であり、ゲート絶縁膜811であるSiONに対するエッチング速度は33.7nm/minであり、SiONに対するWの選択比は6.83である。このようにエッチングガス用ガスにSF6を用いた場合、ゲート絶縁膜811との選択比が高いので膜減りを抑えることができる。本実施の形態におけるゲート絶縁膜811の膜減りは8nm程度である。
【0101】
この第2のエッチング処理によりWのテーパー角を70°とすることができる。この第2のエッチング処理により第2の導電層814b、815bを形成する。このとき、第1の導電層は、ほとんどエッチングされず、第1の導電層814a、815aとなる。なお、第1の導電層814a、815aは、第1の導電層812a、813aとほぼ同一サイズである。実際には、第1の導電層の幅は、第2のエッチング処理前に比べて約0.3μm程度、即ち線幅全体で0.6μm程度後退する場合もあるがほとんどサイズに変化がない。
【0102】
また、2層構造に代えて、膜厚50nmのタングステン膜、膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、膜厚30nmの窒化チタン膜を順次積層した3層構造とした場合、第1のエッチング処理における第1のエッチング条件としては、BCl3とCl2とO2とを原料ガスに用い、それぞれのガス流量比を65/10/5(sccm)とし、基板側(試料ステージ)に300WのRF(13.56MHz)電力を投入し、1.2Paの圧力でコイル型の電極に450WのRF(13.56MHz)電力を投入してプラズマを生成して117秒のエッチングを行えばよく、第1のエッチング処理における第2のエッチング条件としては、CF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm)とし、基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行えばよく、第2のエッチング処理としてはBCl3とCl2を用い、それぞれのガス流量比を20/60(sccm)とし、基板側(試料ステージ)には100WのRF(13.56MHz)電力を投入し、1.2Paの圧力でコイル型の電極に600WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行えばよい。
【0103】
次に、レジストからなるマスク810を除去した後、次に、図9(A)に示すようにレジストからなるマスク818を形成し第1のドーピング処理を行う。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。なお、マスク818はpチャネル型TFTを形成する半導体膜及びその周辺の領域を保護するマスクである。
【0104】
第1のドーピング処理におけるイオンドープ法の条件はドーズ量を1.5×1015atoms/cm2とし、加速電圧を60〜100keVとしてリン(P)をドーピングする。なお、n型を付与する不純物元素として、典型的にはリン(P)または砒素(As)を用いることができる。ここでは、第2の導電層814b、815bをマスクとして各半導体層に不純物領域が自己整合的に形成される。勿論、マスク818で覆われた領域には添加されない。こうして、第1の不純物領域819と、第2の不純物領域820が形成される。第1の不純物領域819には1×1020〜1×1021/cm3の濃度範囲でn型を付与する不純物元素を添加されている。ここでは、第1の不純物領域と同じ濃度範囲の領域をn+領域とも呼ぶ。
【0105】
また、第2の不純物領域820は第1の導電層815aにより第1の不純物領域819よりも低濃度に形成され、1×1018〜1×1019/cm3の濃度範囲でn型を付与する不純物元素を添加されることになる。なお、第2の不純物領域820は、テーパー形状である第1の導電層815aの部分を通過させてドーピングを行うため、テーパ−部の端部に向かって不純物濃度が増加する濃度勾配を有している。ここでは、第2の不純物領域820と同じ濃度範囲の領域をn-領域とも呼ぶ。
【0106】
次いで、レジストからなるマスク818を除去した後、新たにレジストからなるマスク821を形成して図9(B)に示すように第2のドーピング処理を行う。
【0107】
上記第2のドーピング処理により、pチャネル型TFTを形成する半導体層にp型の導電型を付与する不純物元素が添加された第3の不純物領域822及び第4の不純物領域823を形成する。
【0108】
また、第3の不純物領域822には1×1020〜1×1021/cm3の濃度範囲でp型を付与する不純物元素が添加されるようにする。尚、第3の不純物領域822には先の工程でリン(P)が添加された領域(n--領域)であるが、p型を付与する不純物元素の濃度がその1.5〜3倍添加されていて導電型はp型となっている。ここでは、第3の不純物領域822と同じ濃度範囲の領域をp+領域とも呼ぶ。
【0109】
また、第4の不純物領域823は第1の導電層815aのテーパー部と重なる領域に形成されるものであり、1×1018〜1×1020/cm3の濃度範囲でp型を付与する不純物元素が添加されるようにする。ここでは、第4の不純物領域823と同じ濃度範囲の領域をp-領域とも呼ぶ。
【0110】
以上の工程により、それぞれの半導体層にn型またはp型の導電型を有する不純物領域が形成される。導電層814、815はTFTのゲート電極となる。
【0111】
次に、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法(RTA法)、或いはYAGレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
【0112】
次に、第1の絶縁膜824を形成する。なお、本実施の形態では、プラズマCVD法により形成された膜厚50nmの窒化酸化シリコン膜を用いる。勿論、この絶縁膜は窒化酸化シリコン膜に限定されるものでなく、窒化シリコン、酸化窒化シリコン、酸化シリコンといった絶縁膜を単層または積層構造として用いても良い。
【0113】
次に、第1の絶縁膜824上に第2の絶縁膜825を形成する。ここで形成される第2の絶縁膜825には、窒化シリコン、窒化酸化シリコン、酸化シリコンなどの絶縁膜を用いることができるが、本実施の形態では、プラズマCVD法により形成された膜厚50nmの窒化シリコン膜を用いることとする。
【0114】
次に、窒化シリコン膜からなる第2の絶縁膜825を形成した後、熱処理(300〜550℃で1〜12時間の熱処理)を行い、半導体層を水素化する工程を行う(図9(C))。この工程は第2の絶縁膜825に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、水素雰囲気下で350℃程度の熱処理や、プラズマ水素化(プラズマにより励起された水素を用いる)を行うこともできる。
【0115】
次に、第2の絶縁膜825上に有機絶縁物材料からなる第3の絶縁膜826を形成する。ここでは、膜厚1.6μmのアクリル樹脂膜を形成する。次に、各不純物領域に達するコンタクトホール827を形成する。
【0116】
なお、本実施の形態で用いるアクリル樹脂は感光性アクリルであるため、露光して現像することにより所望の位置を開孔することができる。また、第1の絶縁膜824および第2の絶縁膜825の一部のエッチングには、ドライエッチング法を用い、第1の絶縁膜824をエッチングストッパーとして第2の絶縁膜825のエッチングを行ってから、第1の絶縁膜824のエッチングを行う。これによりコンタクトホール827を得る。
【0117】
なお、本実施の形態では、有機樹脂膜で形成された第3の絶縁膜826を形成した後でコンタクトホールを形成する場合について説明したが、第3の絶縁膜826を形成する前に第2の絶縁膜825および第1の絶縁膜824をドライエッチングすることもできる。なお、この場合には、エッチング処理後、第3の絶縁膜826を形成する前に基板を熱処理(300〜550℃で1〜12時間の熱処理)するのが好ましい。
【0118】
そして、図9(D)に示すようにAl、Ti、Mo、W等を用いて配線828を形成することにより、nチャネル型TFT901、pチャネル型TFT902を同一基板上に形成することができる。
【0119】
(実施の形態7)
本実施の形態7では、本発明における剥離技術により、半導体装置を量産する場合の工程について図10を用いて説明する。
【0120】
図10(A)には、大型の可撓性基板上に固着される素子形成層を作製する工程を示すものであり、図10(B)は、大型の可撓性基板上になされる処理工程について示すものである。
【0121】
図10(A)における素子形成層の作製工程(a〜e)は、実施の形態5において説明するのと同様であるので、材料や処理条件などの詳細な説明は省略する。
【0122】
すなわち、工程aにおいて、第1の基板931上にTFT932を含む素子形成層930が形成され、工程bにおいて、TFT932上に有機樹脂層933が形成される。次に、工程cにおいて、接着層934を介して第2の基板935が貼り付けられた後、工程dにおいて、第1の基板931が剥離される。なお、工程dで得られた状態が複数の回路を有する場合には、回路毎に工程eにおいて、分断される。
【0123】
図10(B)において、可撓性基板900は、ロール901に巻き付けられており、これを順次、送りロール911により図の右方向へ移動させながら処理を行う。
【0124】
まず、第1の工程において、粘着フィルム902が圧着ロール(903、904)により可撓性基板900上に貼り付けられる。粘着フィルム902が形成されたところで、図1010(A)の工程eにおいて形成された状態の素子形成層を工程2において貼り付ける。
【0125】
次に、第3の工程では、素子形成層を貼り付けた可撓性基板にUV照射室905で、UV照射することにより、接着層934の接着力を低下させ、剥離手段906で、第2の基板935を除去した後、洗浄室907において基板上面を洗浄し、有機樹脂層933を除去する。
【0126】
さらに、本実施の形態では、第4の工程として保護膜を形成する。なお、ここでは、紫外線硬化樹脂等の有機材料を用い、塗布手段908を用いて塗布する。その後、UV照射室909によりUV照射し、有機材料を硬化させることにより保護膜を形成することができる。
【0127】
最後に、第5の工程では、固着された素子形成層毎にカッター910により分断される。
【0128】
以上の様に、大型の可撓性基板上に複数の素子形成層を固着することにより、連続的な処理が可能となり、なおかつ大量生産が可能となるためスループットが向上し、さらに生産コストの低減を図ることが可能となる。
【0129】
(実施の形態8)
本実施の形態8では、剥離技術によりCPUを形成した場合における機能および構成について図11を用いて説明する。
【0130】
まず、オペコードがデータバスインターフェース1101に入力されると、解析回路1103(Instruction Decoderともいう)においてコードが解読され、信号が制御信号発生回路1104(CPU Timing Control)に入力される。信号が入力されると、制御信号発生回路1104から、演算回路1109(以下、ALUと示す)、および記憶回路1110(以下、Registerと示す)に制御信号が出力される。
【0131】
なお、制御信号発生回路1104には、ALU1109を制御するALUコントローラ1105(以下、ACONと示す)、Register1110を制御する回路1106(以下、RCONと示す)、タイミングを制御するタイミングコントローラ1107(以下、TCONと示す)、および割り込みを制御する割り込みコントローラ1108(以下、ICONと示す)を含むものとする。
【0132】
一方、オペランドがデータバスインターフェース1101に入力されると、ALU1109、およびRegister1110に出力される。そして、制御信号発生回路1104から入力された制御信号に基づく処理(例えば、メモリリードサイクル、メモリライトサイクル、あるいはI/Oリードサイクル、I/Oライトサイクル等)がなされる。
【0133】
なお、Register1110は、汎用レジスタ、スタックポインタ(SP)、プログラムカウンタ(PC)等により構成される。
【0134】
また、アドレスコントローラー1111(以下、ADRCと示す)は、16ビットのアドレスを出力する。
【0135】
なお、本実施の形態に示したCPUの構成は、本発明の半導体チップに含まれるCPUの一例であり、本発明の構成を限定するものではない。従って、本実施の形態に示す以外の構造を有する公知のCPUを用いて本発明の半導体チップを完成させることも可能である。
【0136】
さらに、図11で説明した構成のCPUの動作におけるタイミングチャートを図12に示す。図12に示すCPUへの入力信号としては、CLK(クロック信号)があり、図11R>1においてSystem Clockとして入力される信号である。その他に図11の制御信号発生回路1104に入力されるRESET(リセット信号)や、データバスインターフェース1101に入力される信号(D0〜D7)(オペコードやオペランド)がそれぞれ入力される。また、CPUからの出力信号としては、MREQ(メモリーリクエスト)、RD(リード信号)、WD(ライト信号)がそれぞれ出力される。なお、この場合における動作周波数は5MHzとする。
【0137】
次に、図13、図14に本実施の形態で説明したCPUの写真を示す。図13(A)は、同一基板上に複数のCPUが形成されている様子を示す写真である。なお、ここで示すCPUは、実施の形態5で説明した方法を用いることにより形成することができる。また、図7で示す第4の基板617が可撓性基板で形成されているために、図13(A)に示すような湾曲した形状を取ることができる。また、図13(B)には、図13(A)で同一基板上に複数形成されたCPUを1つに切り離し、FPCを接続した様子を示す。
【0138】
さらに、図14(A)は、CPUの一部を示す写真であり、図14(B)に示すのは、本発明により形成されたCPUを音響装置の一部に組み込んだ様子を示す写真である。すなわち、本発明により形成されたCPUを従来のCPUと同様に駆動させることができる。
【0139】
(実施の形態9)
本実施の形態9では、実施の形態1〜4において示したようにモジュールの様々な部分に剥離技術を用いて形成された集積回路を組み込むことにより様々な電子機器を完成させることができる。
【0140】
これらの電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ、(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置)等が挙げられる。これら電子機器の具体例を図15に示す。
【0141】
図15(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。なお、表示部2003のモジュールは、剥離技術を用いて形成された集積回路を有している。なお、表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用装置が含まれる。
【0142】
図15(B)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。なお、表示部2203のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0143】
図15(C)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。なお、表示部2302のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0144】
図15(D)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカー部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【0145】
図15(E)は携帯書籍(電子書籍)であり、本体2501、表示部2502、記憶媒体2503、操作スイッチ2504、アンテナ2505等を含む。なお、表示部2502のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0146】
図15(F)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609、接眼部2610等を含む。なお、表示部2602のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0147】
ここで図15(G)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。なお、表示部2703のモジュールは、剥離技術を用いて形成された集積回路を有している。
【0148】
以上の様に、本発明により作製された集積回路を有するモジュールの適用範囲は極めて広く、あらゆる分野の応用製品に適用することが可能である。
【図面の簡単な説明】
【0149】
【図1】本実施形態1に示す本発明の構成を説明する図。
【図2】本実施形態1に示す本発明の構成を説明する図。
【図3】本実施形態2に示す本発明の構成を説明する図。
【図4】本実施形態3に示す本発明の構成を説明する図。
【図5】本実施形態4に示す本発明の構成を説明する図。
【図6】剥離方法について説明する図。
【図7】剥離方法について説明する図。
【図8】TFTの作製工程について説明する図。
【図9】TFTの作製工程について説明する図。
【図10】量産工程について説明する図。
【図11】CPUの構成について説明する図。
【図12】CPUのタイミングチャート。
【図13】本発明により形成されるCPUの写真。
【図14】本発明により形成されるCPUの写真。
【図15】本発明を用いて形成される電子機器について説明する図。
【特許請求の範囲】
【請求項1】
基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、
前記FPCには、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴とする半導体装置。
【請求項2】
基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、
前記FPCには、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴とする半導体装置。
【請求項3】
基板上に画素部および駆動回路を有し、
前記駆動回路は、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路からなることを特徴とする半導体装置。
【請求項4】
基板上に画素部および駆動回路を有し、
前記駆動回路は、複数のTFTを含む素子形成層を前記基板上に直接固着して形成された集積回路からなることを特徴とする半導体装置。
【請求項5】
基板上に形成された画素部および駆動回路を有するパネルと、
前記パネルの裏面に、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴とする半導体装置。
【請求項6】
基板上に形成された画素部および駆動回路を有するパネルと、
前記パネルの裏面に、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴とする半導体装置。
【請求項7】
請求項1乃至請求項6のいずれか一において、
前記集積回路は、コントローラ、CPU、またはメモリのうち少なくとも一つを含むことを特徴とする半導体装置。
【請求項8】
請求項1乃至請求項7のいずれか一において、
前記集積回路は、その膜厚が50μm以下であることを特徴とする半導体装置。
【請求項9】
請求項1乃至請求項8のいずれか一項に記載の半導体装置を用いることを特徴とする電子機器。
【請求項1】
基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、
前記FPCには、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴とする半導体装置。
【請求項2】
基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに接続されたFPCを有し、
前記FPCには、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴とする半導体装置。
【請求項3】
基板上に画素部および駆動回路を有し、
前記駆動回路は、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路からなることを特徴とする半導体装置。
【請求項4】
基板上に画素部および駆動回路を有し、
前記駆動回路は、複数のTFTを含む素子形成層を前記基板上に直接固着して形成された集積回路からなることを特徴とする半導体装置。
【請求項5】
基板上に形成された画素部および駆動回路を有するパネルと、
前記パネルの裏面に、複数のTFTを含む素子形成層を可撓性基板に固着して形成された集積回路が備えられていることを特徴とする半導体装置。
【請求項6】
基板上に形成された画素部および駆動回路を有するパネルと、
前記パネルの裏面に、複数のTFTを含む素子形成層を直接固着して形成された集積回路が備えられていることを特徴とする半導体装置。
【請求項7】
請求項1乃至請求項6のいずれか一において、
前記集積回路は、コントローラ、CPU、またはメモリのうち少なくとも一つを含むことを特徴とする半導体装置。
【請求項8】
請求項1乃至請求項7のいずれか一において、
前記集積回路は、その膜厚が50μm以下であることを特徴とする半導体装置。
【請求項9】
請求項1乃至請求項8のいずれか一項に記載の半導体装置を用いることを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図15】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図15】
【図13】
【図14】
【公開番号】特開2004−246351(P2004−246351A)
【公開日】平成16年9月2日(2004.9.2)
【国際特許分類】
【出願番号】特願2004−14305(P2004−14305)
【出願日】平成16年1月22日(2004.1.22)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成16年9月2日(2004.9.2)
【国際特許分類】
【出願日】平成16年1月22日(2004.1.22)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
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