【課題】ＭＯＳ−ＦＥＴの駆動力を向上させる高性能な半導体装置及びその製造方法を提供すること。
【解決手段】ＣＭＯＳ−ＦＥＴ回路を備える半導体装置において、ＮＭＯＳ形成領域周辺の素子分離膜（１０２）の一部に設けられ引張応力を有する引張応力膜（１１９）と、ＰＭＯＳ形成領域周辺の素子分離膜（１０２）の一部に設けられ圧縮応力を有する圧縮応力膜（１２０）と、の少なくとも一方を備えている。 （もっと読む）

第一ウェハ上に形成された第一の複数のトランジスタと、第二ウェハ上に形成された第二の複数のトランジスタとを備えた集積回路。第一トランジスタのうち少なくとも実質的に大部分が第一導電型であり、第二の複数のトランジスタのうち少なくとも実質的に大部分が第二導電型である。ウェハ同士が結合された後、第二ウェハの一部が除去されて、第二の複数のトランジスタのチャネルの歪みの圧縮性が、第一の複数のトランジスタのチャネルの歪みの圧縮性よりも高くなる。
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応力ライナーを用いることで、Ｓｉ−Ｇｅデバイスのトランジスタのチャネル領域のキャリア移動度が増加される。一実施形態においては、緩和ソース／ドレイン領域を覆う高圧縮膜あるいは高引っ張り応力膜を適用する。他の実施形態としては、ポストシリサイドスペーサを除去した後、Ｐ−チャネルトランジスタあるいはＮ−チャネルトランジスタのゲート電極（７２）および歪みソース／ドレイン領域（７１）にそれぞれ、高圧縮応力膜（９０）あるいは高引っ張り応力膜（１２０）を適用する。
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本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。
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本発明は、均一な臨界寸法のアクティブパターンで構成されたマルチゲートトランジスタの製造方法を提供する。本発明はまた、均一な臨界寸法のアクティブパターンを具備するマルチゲートトランジスタを提供する。マルチゲートトランジスタの製造方法は先に少なくとも一つのアクティブパターンを形成する。以後、前記アクティブパターンの露出した領域から少なくとも一つのエピタキシ構造を成長させる。続いて、前記アクティブパターンの少なくとも２個の面にチャネル領域を形成する。
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パワー・トランジスタは、複数のトランジスタ・セルを含む。トランジスタ・セルは、それぞれ、第１主表面を覆う第１電極相互接続領域へ結合された第１電極、第１主表面を覆う制御電極相互接続領域へ結合された制御電極、および、第２主表面を覆う第２電極相互接続領域へ結合された第２電極を有する。各トランジスタ・セルは、チャネル領域においてほぼ一定のドーピング濃度を有する。誘電性プラットフォームはエピタキシャル層の終端として使用され、実質的に平坦な等電位線を維持する。パワー・トランジスタは、５００メガヘルツを越える周波数で動作し、５ワットを超える電力を放散する無線周波数への応用に特に利用価値がある。パワー・トランジスタがそのような厳しい条件下で効率的に動作することができるように、半導体ダイおよびパッケージが設計される。 （もっと読む）

【課題】 複数の高さのデバイスを含む集積回路構造体であって、このようなデバイスに形成されたコンタクトの高さを減少させるために保護層の高さを減少させた、改善された構造体を提供すること。
【解決手段】 単一の基板上に配置された複数の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ及び複数の垂直バイポーラ・トランジスタを含む集積回路構造体のための方法及び構造体が開示される。垂直バイポーラ・トランジスタは、ＣＭＯＳトランジスタより高さのあるデバイスである。この構造体においては、保護層が、基板の上に、及び、垂直バイポーラ・トランジスタとＣＭＯＳトランジスタとの間に配置される。配線層は保護層の上にある。垂直バイポーラ・トランジスタは、配線層と直接接触しており、ＣＭＯＳトランジスタは保護層を通って延びるコンタクトによって配線層に接続されている。 （もっと読む）

バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。 半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。
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ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。
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【課題】半導体基板（１２）に形成され、シリコン酸化物およびそれの異なる程度の窒化（１８Ｄと１８Ｅ）で構成されたＰＦＥＴゲート誘電体層（１６）およびＮＦＥＴゲート誘電体層（１４）でそれぞれ覆われたＰＦＥＴ領域およびＮＦＥＴ領域を有するＣＭＯＳ半導体（１０）材料を形成する方法を提供すること
【解決手段】シリコン基板（１２）にＰＦＥＴ領域（１６）およびＮＦＥＴ領域（１４）を設け、その上にＰＦＥＴおよびＮＦＥＴゲート酸化物層を形成する。ＰＦＥＴ領域の上のＰＦＥＴゲート酸化物層の窒化を行って、ＰＦＥＴ領域の上のＰＦＥＴゲート酸化物層に、第１の濃度レベルの窒素原子を有する、ＰＦＥＴ領域の上のＰＦＥＴゲート誘電体層（４２）を形成する。ＮＦＥＴゲート酸化物層の窒化を行って、第１の濃度レベルと異なる濃度レベルの窒素原子を有する、ＮＦＥＴ領域の上のＮＦＥＴゲート誘電体層（４０）を形成する。ＮＦＥＴゲート誘電体層（４０）およびＰＦＥＴゲート誘電体層（４２）は、同じ厚さを有することができる。 （もっと読む）

【課題】ソース／ドレイン拡張とフロントゲート（front gate）に自己整合させたバックゲートを含む、ＦＤ型ＳＯＩ−ＣＭＯＳデバイスの製造方法に関する。
【解決手段】
ＳＯＩ−ＣＭＯＳ技術は、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。
特に、バックゲートが、デバイスのフロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。バックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ又は結合ＳＯＩ−ウエハ、ウエハボンディングと薄膜化、ポリＳｉエッチング、ＬＰ−ＣＶＤ、機械化学研磨（ＣＭＰ）を用いて製造される。 （もっと読む）

【課題】 従来の単一のＦｉｎＦＥＴのスペースに２またはそれ以上のＦｉｎＦＥＴを形成すること。
【解決手段】 相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体のための方法および構造体を開示する。本発明は、第１フィン（１００）を含む第１型ＦｉｎＦＥＴと、第１フィン（１００）に並列に延在する第２フィン（１０２）を含む第２型ＦｉｎＦＥＴを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域（１３０）の間に配置される絶縁体フィンを含む。第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、絶縁体フィンは、第１フィン（１００）および第２フィン（１０２）とほぼ同じ寸法の幅にされる。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲート（１０６）を含む。ゲート（１０６）は、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域の差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える。第１フィン（１００）および第２フィン（１０２）はほぼ同じ幅である。 （もっと読む）

ショットキーのような動作を有するモノリシック集積パンチスルー・ダイオード。これは、ショットキー金属領域（１６）が第１のｐドープ・ウェル（９）の表面の少なくとも一部に堆積されるときに実現される。ショットキー金属領域（１６）およびｐドープ・ウェル（９）は、ショットキー・ダイオードの金属−半導体−遷移を形成する。順方向特性が０．５Ｖ未満の電圧降下を有するので、発明のＰＴダイオードの過電圧保護は改善される。
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