チャネルキャリア移動度向上のための高応力ライナーを備えたＳｉ−Ｇｅに基づく半導体デバイス
応力ライナーを用いることで、Ｓｉ−Ｇｅデバイスのトランジスタのチャネル領域のキャリア移動度が増加される。一実施形態においては、緩和ソース／ドレイン領域を覆う高圧縮膜あるいは高引っ張り応力膜を適用する。他の実施形態としては、ポストシリサイドスペーサを除去した後、Ｐ−チャネルトランジスタあるいはＮ−チャネルトランジスタのゲート電極（７２）および歪みソース／ドレイン領域（７１）にそれぞれ、高圧縮応力膜（９０）あるいは高引っ張り応力膜（１２０）を適用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンゲルマニウム上にトランジスタを備えた、超小型の半導体デバイスに関する。特に、本発明は、チャネルキャリア移動度が向上したトランジスタを製造する際に応用できる。
【背景技術】
【０００２】
小型化した高速半導体デバイスの飽くなき探求は、従来の半導体材料と製造技術の限界への挑戦を続けている。通常、従来の半導体デバイスは、一般的な半導体基板に、あるいは一般的な基板上に複数の能動素子を含む。そのような能動素子としては、例えば、隣接して配置された少なくとも１組のＰＭＯＳとＮＭＯＳトランジスタを含むＣＭＯＳデバイスが挙げられる。
【０００３】
現在の技術では、基板として、高濃度にドープした結晶Ｓｉ基板上に成長した、低濃度にｐドープしたシリコン（Ｓｉ）のエピタキシャル（「エピ」）層などの結晶半導体ウェハを用いる。ラッチアップに対する影響を最小にするためには、高濃度にドープした基板は低抵抗であることが求められる。一方で、エピ層を低濃度にドープすることによって、製造シーケンスの一部としてその中に形成されたｐ型とｎ型の両方のドーピングプロファイルを個別に調整することができ、その結果、ＰＭＯＳとＮＭＯＳトランジスタの最適な性能を得ることが出来る。
シャロートレンチアイソレーション（「ＳＴＩ］）の使用により、非常に薄いエピ層（つまり、厚みが数μｍのエピ層）の使用が可能になる。このシャロートレンチアイソレーションの利点としては、さらに高濃度にドープした基板から低濃度にドープしたエピ層への、ｐ型ドーパントのアップディフュージョン（up diffusion)を最小にすることが挙げられる。
【０００４】
さらに、ＳＴＩによって、各ＬＯＣＯＳ絶縁構造の端部に形成される「鳥のくちばし(bird's beak)」あるいは「バリ」の形成を避けることによって、隣接するアクティブ領域をさらに密接に配置することができる。
ＳＴＩでは、より急峻な構造を生成することでより良い絶縁性が与えられ、ゲートリソグラフィの制御性を高めるため、絶縁のためにアクティブ領域から垂直ステップが減少され、直径の大きなウェハ（つまり８インチのウェハ）に関連する問題を引き起こすおそれのある高温での酸化ステップがなくされる。また、ＳＴＩは、将来の論理技術世代にも適用可能である。
【０００５】
「歪みシリコン」に基づく基板は、電子と正孔のフロー速度を上げ、その結果、動作速度が速く、性能特性が高められ、また、低電力消費の半導体デバイスを製造することができる半導体材料として関心を集めている。
非常に薄い引っ張り歪み（tensilely strained）結晶シリコン（Ｓｉ）層は、厚さが数ミクロンの、緩和した、傾斜組成のシリコンゲルマニウム（Ｓｉ−Ｇｅ）バッファ層に成長される。次に、Ｓｉ−Ｇｅバッファ層は、例えば、Ｓｉウェハあるいはシリコンオンインシュレータ（ＳＯＩ）ウェハなどの適切な結晶基盤に形成される。このＳｉ−Ｇｅ層は、通常、１２〜２５at％のＧｅを含む。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
歪みＳｉ技術は、Ｓｉ原子の以下のような性質、つまり、Ｓｉ原子がＳｉ−Ｇｅバッファ層に堆積されたときに、Ｓｉ原子とＧｅ原子との間の（純シリコンに比較して）より大きな格子定数（間隔）に位置が合わされるという性質に基づく。
Ｓｉ原子が、さらに離間された原子を含む基板（Ｓｉ−Ｇｅ）上に堆積された結果、これらのＳｉ原子は、その下層のＳｉおよびＧｅ原子と位置を合わせるように「伸び」、その結果、堆積されたＳｉ層を「伸ばす」、あるいは引っ張り方向に歪ませる。そのような歪みＳｉ層の電子および正孔は、原子間の間隔が狭い、つまり、電子および／または正孔のフローに対して抵抗が小さい従来の緩和Ｓｉ層よりも優れた移動度を有する。例えば、歪みＳｉの電子フローは従来のＳｉの電子フローと比べると、最大で約７０%高速であり得る。
【０００７】
そのような歪みＳｉ層で形成されたトランジスタおよびＩＣデバイスは、トランジスタ寸法の縮小を要求されることなく、従来のＳｉで形成された等価のデバイスの動作速度よりも最大で約３５％速い動作速度を示し得る。
歪みシリコン技術に基づく従来の手法としては、引っ張り歪みシリコン層上に緩和シリコン層をエピタキシャル成長させ、その後にドープされて、緩和シリコン層に緩和ソース／ドレイン領域を形成することが挙げられる。
電子の移動度は、従来のバルクシリコン基板における正孔の移動度よりも速い。従って、従来のＣＭＯＳトランジスタにおいては、ＰＭＯＳトランジスタの駆動電流は、ＮＭＯＳトランジスタの駆動電流よりも少なく、アンバランスな状態になる。このアンバランスな状態は、歪み格子半導体基板、例えば、Ｓｉ−Ｇｅ上の歪みＳｉ、に形成された引っ張り応力アクティブデバイス領域上あるいは内に製造されたＣＭＯＳトランジスタにおいて悪化する。その理由は、電子の移動度の増加が正孔の移動度の増加よりも大きいからである。
【０００８】
超小型化が進むにつれ、キャリア移動度を増加することによって、様々なタイプの歪みＳｉ−Ｇｅ基板上に形成されたトランジスタを含むトランジスタの駆動電流を増加させる必要性が生じる。
従って、チャネルキャリア移動度を増加させることによって駆動電流が増加したＳｉ−Ｇｅ基盤上に形成されたトランジスタを含む半導体デバイスの製造を可能にする方法及びその結果製造された半導体デバイスが求められている。
【課題を解決するための手段】
【０００９】
本発明の利点は、駆動電流が増加したＳｉ−Ｇｅ基盤上にトランジスタを含む半導体デバイスを製造する方法である。本発明の別の利点は、駆動電流が増加したＳｉ−Ｇｅ基板に基づいたトランジスタを含む半導体デバイスである。
本発明の更なる利点及び他の特徴は、以下の明細書にその一部が記載され、また、ある部分は、当業者にとって、以下の明細書を査読することで、あるいは、本発明を実施することにより明らかになるであろう。本発明の利点及び特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
【００１０】
本発明によれば、前述の、およびその他の利点一部は半導体デバイスによって得られる。その半導体デバイスは、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層上に歪み格子を有するシリコン（Ｓｉ）の層を備えた基板、ソース／ドレイン領域とゲート電極とを基板上に備え、その間にゲート誘電層を有するトランジスタ、および、ゲート電極の側面上とソース／ドレイン領域上に、応力が変えられて誘電体ライナー即ち応力誘電体ライナー(stressed dielectric liner)を含む。
本発明の別の利点は半導体デバイスの製造方法であり、その方法は、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層上に歪み格子を有するシリコン（Ｓｉ）層を備えた基板を形成し、前記基板上に、ソース／ドレイン領域と、上面と側面とを有するゲート電極と、これらの間に設けられたゲート誘電体層とを有するトランジスタを形成し、ゲート電極の側面上とソース／ドレイン領域上に応力誘電体ライナーを形成する、ステップを含む。
【００１１】
本発明の実施形態においては、ゲート電極の側面に誘電性のサイドウォールスペーサ、例えば、酸化物ライナーおよび窒化物層、を形成し、歪みＳｉ層上に緩和Ｓｉ層をエピタキシャル成長させ、緩和Ｓｉ層にソース／ドレイン領域を形成し、次に、サイドウォールスペーサ、緩和ソース／ドレイン領域、および、サイドウォールスペーサと隆起したソース／ドレイン領域の間の歪みＳｉ層の一部に応力誘電体ライナーを堆積する。
【００１２】
本発明の実施形態において、さらに、ゲート電極の側面に誘電性のサイドウォールスペーサを形成し、歪みＳｉ層にソース／ドレイン領域を形成し、金属シリサイド層をゲート電極の上面に、金属シリサイド層をソース／ドレイン領域に形成し、ゲート電極の側面に隣接する歪みＳｉ層の一部をさらすために誘電性のサイドウォールスペーサを除去し、金属シリサイド層、ゲート電極の上面、ゲート電極の側面、歪みＳｉ層の隣接するさらされた部分、および、ソース／ドレイン領域を覆うシリサイド層に応力誘電体ライナーを形成する。
Ｎ−チャネルトランジスタを含む本発明の実施形態においては、応力誘電体ライナーは高引っ張り応力を示す。Ｐ−チャネルトランジスタを含む本発明の実施形態においては、応力誘電体ライナーは高圧縮応力を示す。応力誘電体ライナーは、厚みが約２００Å〜約１０００Åの窒化シリコン層、シリコンカーバイド層、あるいは酸窒化シリコン層を含み得る。
【００１３】
本発明の実施形態において、ＰＭＯＳトランジスタ上に圧縮膜を、ＮＭＯＳトランジスタ上に引っ張り膜を備えた、相補型ＭＯＳ（ＣＭＯＳ）トランジスタを含む半導体デバイスが製造される。
【００１４】
本発明の１つの形態によれば、プロセスフローとしては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方に圧縮応力窒化膜を堆積させ、次に、酸化膜あるいは酸窒化膜などの薄いバッファ膜をＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方に堆積することが挙げられる。
【００１５】
次に、選択性エッチングが行われ、ＮＭＯＳトランジスタから酸化膜および圧縮応力窒化膜を除去する一方で、ＰＭＯＳトランジスタをマスキングする。次に、引っ張り応力窒化膜がＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方の上に堆積され、その後、ＰＭＯＳトランジスタから選択的にエッチングされる。
その結果生じるＣＭＯＳデバイスは、引っ張り応力を備えたＮＭＯＳトランジスタと圧縮応力を備えたＰＭＯＳトランジスタとを含む。
【００１６】
本発明のさらなる利点および形態は、以下の説明により当業者には容易に明らかになるであろう。本発明の実施形態は、本発明を実行するために考えられる最良の形態で単に例示により示され説明されている。
以下に説明するように、本発明はその他の異なる実施形態も可能であり、また、そのいくつかの詳細は、本発明の精神から逸脱することなく様々に明らかな点から修正を可能とする。従って、図面および明細書は限定的なものではなく例示的なものと見なされる。
【発明を実施するための最良の形態】
【００１７】
図１および２において、同様の特徴あるいは要素は同じ参照符号で示されており、図３〜図６において、同様の特徴あるいは要素は同じ参照符号で示されており、図７〜図１４において、同様の特徴あるいは要素は同じ参照符号で示されている。
【００１８】
Ｓｉ−Ｇｅ基板上に形成されたトランジスタにおいては、バルクシリコン基板上に形成されたトランジスタとは異なる留意事項が存在する。シリコン基板は厚いので、基板に堆積される応力膜は、膜が与える応力とは反対の応力を有する基板に影響を及ぼす傾向がある。例えば、バルクシリコン基板に引っ張り応力膜が堆積されると、圧縮応力が基板、従ってチャネル領域に与えられる。しかし、通常、および本発明の実施形態によれば、Ｓｉ−Ｇｅ基板は、厚さが約２００Å〜約３００Åの歪みシリコン層で形成される。
【００１９】
緩和ソース／ドレイン領域は、約４００Åまでの厚さでシリコン層上に形成される。従って、通常、歪みＳｉ層とドレイン／ソース領域とを合わせた厚さは８００Åを超えない。その結果、緩和Ｓｉ層と合わせても、歪みＳｉ層は、基板上に堆積された膜が与える応力の種類に対して、相対的に影響を与えない。従って、歪みＳｉ層に堆積された引っ張り応力層、あるいは、歪みＳｉ層に形成された緩和Ｓｉ層もまた、その中に形成されたチャネル領域に引っ張り応力を与える。また、そのような薄いＳｉ層に堆積された圧縮応力層は、その中に形成されたチャネル領域に圧縮応力を与える。
【００２０】
一方で、バルク基板においては、その逆となる。本発明は、チャネルキャリア移動度を著しく増加することにより、費用効果的が高くかつ効率的な方法で、歪みＳｉ基板に基づくトランジスタの駆動電流を増加させるという課題に取り組み、解決する。本発明は、基板に応力を与えることによって、歪みＳｉ基板に基づくトランジスタのチャネルキャリア移動度を増加させることができるという認識からなされたものである。
【００２１】
Ｐ−チャネルトランジスタの形成においては、正孔移動度を増加させるための高圧縮応力を与える応力誘電体層を適用することによって、チャネルキャリア移動度が増加される。
Ｎ−チャネルトランジスタにおいては、電子移動度を増加させるための高引っ張り応力を与える応力層を適用することによって、チャネルキャリア移動度が著しく増加される。
【００２２】
応力誘電体層は、ソース／ドレイン領域が歪みＳｉ層内に形成されるトランジスタに、また、歪みＳｉ層に形成された緩和ソース／ドレイン領域を有するトランジスタに適用され得る。応力誘電体層は、炭化ケイ素、窒化シリコン、あるいは、酸窒化シリコンを含み得、また、約２００Å〜約１０００Åの厚さでプラズマエンハンスト化学蒸着(PECVD:Plasma Enhanced Chemical Vapor Deposition)を用いて堆積されてよい。
非常に圧縮された、あるいは、非常に張力のある誘電体層の堆積に従来のＰＥＣＶＤ条件を用いてもよい。高圧縮応力を与える応力誘電体層を堆積する際に、高周波電力と低周波電力の双方が適用される。高引っ張り応力を与える応力誘電体層を堆積する際に、低周波電力が大いに低減される。高引っ張り応力を与える誘電体層を堆積する際に、下層の歪みＳｉ層あるいは緩和Ｓｉ層へ引っ張り応力が与えられる。高圧縮応力を与える層を適用する際に、下にある歪みＳｉ層あるいは緩和Ｓｉ層へ圧縮応力が与えられる。
【００２３】
例えば、高圧縮応力（例えば、ＩＧＰａ以上）を与える応力共形(stressed conformal)窒化シリコン層は、シラン（ＳｉＨ４）流量を２００〜５００sccm、窒素（Ｎ２）流量を２０００〜５０００sccm、アンモニア（ＮＨ３）流量２５００〜５０００sccm、ＳｉＨ４／ＮＨ３比を０．２〜０．０４、温度３５０℃〜５５０℃、圧力を１〜６Torr、高周波電力７０〜３００ワット、低周波電力を２０〜６０ワット、電極（シャワーヘッド）間隔４００〜６００ミル（mil）で堆積できる。
【００２４】
高引っ張り応力（例えば、１ＧＰａ以上）を与える窒化シリコン層は、ＳｉＨ４流量５０〜５００sccm、ＮＨ３流量１５００〜５０００sccm、Ｎ２流量４０００〜３００００sccm、ＳｉＨ４／ＮＨ３比が０．２〜０．０４、温度３５０℃〜５５０℃、圧力２〜５Torrの、高周波電力４０〜３００ワット、および、低周波電力０〜１０ワットで堆積されてよい。
【００２５】
本発明の他の実施形態では、高引っ張り応力を与える誘電体層は、化学蒸着によって誘電体層に堆積し、その後、堆積した誘電体層を紫外線あるいは電子ビーム放射で処理し、引っ張り応力を増加させる。本発明の実施形態によれば、応力層は比較的低温で形成される。従って、本発明により、ソース／ドレイン領域およびゲート電極に形成されたニッケルシリサイド層を有するトランジスタに、そのニッケルシリコン層の熱安定性を超えずに、引っ張り応力層あるいは圧縮応力層を堆積することができる。
【００２６】
本発明は、コバルトシリサイドのようなその他の金属シリサイドを含むトランジスタにも応用できる。コバルトのシリサイド化においては、コバルト層を堆積してシリサイド化を行う前に、シリコンの個々の層が堆積される。
【００２７】
本発明の実施形態を、図１から６に概略的に例示する。
図１において、Ｓｉ−Ｇｅ層１０に歪みＳｉ層１１が形成される。
従来の手法のように、Ｓｉ層１１は全体的に歪んでいても、あるいは、ソース／ドレイン領域において局所的に歪んでいても、本発明の実施形態は両方の種類の歪みＳｉ層を包含することを理解されたい。
【００２８】
歪みＳｉ層１１上にゲート電極１２が形成され、その間にゲート絶縁体層１３が形成される。次に、酸化物シリコンなどのＬ字型の酸化物ライナー 14、窒化シリコンなどの窒化物層１５を含むサイドウォールスペーサがＳｉ層１１上に形成される。次に、ドーピングをソース／ドレイン領域から歪みＳｉ層１１にまで延ばして行うことにより、歪みＳｉ層１１とその中に形成されたソース／ドレイン領域上に緩和Ｓｉ層１６がエピタキシャル成長される。
【００２９】
ゲート電極１２の上面と、緩和ソース／ドレイン領域１６に、ニッケルシリサイドなどの金属シリサイド層２０、２０Ａがそれぞれ形成される。サイドウォールスペーサ上、シリサイド２０、２０Ａ上、および、Ｓｉ層１１上の酸化物ライナー１４と緩和ソース／ドレイン領域１６の間に応力誘電体ライナー２１が形成される。Ｓｉ層がソース／ドレイン領域において局所的に歪んでいるという本発明の実施形態では、応力誘電体層２１は、応力２０をゲート電極とスペーサの下のシリコン層１１に与え、その結果、チャネルキャリア移動度が増加するという点で有利である。Ｓｉ層１１全体が歪んだ実施形態では、応力誘電体層は、ゲート電極とスペーサの下のチャネル領域に歪みをさらに増加し、その結果、チャネルキャリア移動度をさらに増加する。
【００３０】
応力誘電体層２１は、例えば、高圧縮応力あるいは引っ張り応力を与えるＰＥＣＶＤによって堆積された窒化シリコンであり得る。図２に例示された更なるフィーチャとしては、タングステンプラグ２２、層間絶縁膜２４の開口部を充填する、例えば窒化チタンなどのバリア金属２３、および、タングステンプラグ２５、および層間絶縁膜２４のコンタクトホールを充填する、例えば窒化チタンなどのバリア金属ワイヤ２６、が挙げられる。高応力誘電体層２１が与える応力は、チャネルのキャリア移動度を増加させ、その結果、トランジスタの駆動電流を増加させる。
【００３１】
本発明の別の実施形態を図３〜図６に概略的に例示する。
図３において、Ｓｉ−Ｇｅ層３０上に歪みＳｉ層３１が形成される。これまでに議論された実施形態のように、Ｓｉ層３１は全体的に歪んでいてもよく、あるいは、ソース／ドレイン領域の下で局所的に歪んでいてもよい。歪みＳｉ層３１上にゲート電極３２が形成され、これらの間にゲート絶縁層３３が形成される。厚さが約６０Å〜約６００Åの酸化物ライナー３４を備えたサイドウォールスペーサは、ゲート電極３２の側面と歪みＳｉ層３１の上面に形成される。ライナー３４はＡＬＤにより堆積されてよく、また、ライナー３４にも窒化シリコンが含まれることは明らかであろう。
【００３２】
酸化シリコンライナーは、側面のシリサイデーションによりゲート電極の消費を妨げる利点がある。また、酸化シリコンライナーは、続いて形成される窒化シリコンサイドウォールスペーサ上のニッケルシリサイドからなる薄い層が、ゲート電極の上面のニッケルシリサイドコンタクト層と接触するのを妨げ、および／または、歪みＳｉ層３１の上面のニッケルシリサイドコンタクト層と接触するのを妨げ、その結果、ニッケルシリサイドが窒化シリコンサイドウォールスペーサに沿って超えるのを妨げる。
【００３３】
次に、ＰＥＣＶＤを行い、その後エッチングすることで、シリコン酸化物ライナー上３４に窒化シリコンスペーサ３５が形成される。次に、図４に例示しているように、ゲート電極３２の上面のニッケルシリサイド層４０を形成し、歪みＳｉ層３１あるいはシリコン層３１の歪み部分に形成されたソース／ドレイン領域上にニッケルシリサイド層４１を形成することによって、シリサイデーションが行われる。
【００３４】
次に、図５に例示しているように、ライナーとサイドウォールスペーサが除去され、その結果、バッファ層として機能する非常に薄い層（例えば、５０Å以下）を有する、シリサイド層４１とゲート電極３２の側との間の歪みＳｉ層３１の上面の一部がさらされる。その後、図６に示しているように、窒化シリコン層などの、高圧縮応力を与える高応力誘電体層５０がＰＥＣＶＤによって堆積される。高応力誘電体層５０は、チャネルの正孔移動度を増加させ、その結果、駆動電流を増加させるように機能する。
【００３５】
本発明の別の実施形態を図７〜図１４に概略的に例示する。
図７において、ＮＭＯＳトランジスタ部分を左側に、ＰＭＯＳトランジスタ部分を右側に備えたＣＭＯＳデバイスが概略的に示されている。同様の特徴は同じ参照符号により示される。Ｓｉ−Ｇｅ層７０上に歪みＳｉ層７１が形成される。
すでに議論した実施形態のように、Ｓｉ層７１は全体的に歪んでいても、あるいは、ソース／ドレイン領域において局所的に歪んでいてもよい。ゲート電極７２は、歪みＳｉ層７１上に形成され、その間にゲート誘電体層７３が形成される。
【００３６】
厚みが約６０Å〜約６００Åの酸化物ライナー７４を含む再度ウォールスペーサは、ゲート電極７２の側面上と、歪みＳｉ層７１の上面の一部上に形成される。シリコン酸化物ライナー７４は、図３のリコン酸化物ライナーに関して説明したものと同じ方法で形成され得る。次に、ＰＥＣＶＤを行い、その後のエッチングによって、窒化シリコンスペーサ７５がシリコン酸化物ライナー７４上に形成される。
【００３７】
続いて、ゲート電極７２の上面にニッケルシリサイド層７６を形成し、また、歪みＳｉ層７１上に形成されたソース／ドレイン領域上にニッケルシリサイド層７７を形成することによって、シリサイデーションが行われる。
【００３８】
図８に例示しているように、ライナー７４とサイドウォールスペーサ７５とが各トランジスタから除去され、その結果、シリサイド層７７とゲート電極７２の側面との間の歪みＳｉ層７１の上面の一部がさらされる。
【００３９】
次に、図９に例示しているように、圧縮応力が１．５ＧＰａ以上の高圧縮応力の窒化シリコン膜９０が、ＮＭＯＳとＰＭＯＳトランジスタの双方に堆積される。高圧縮応力の窒化シリコン膜９０は、温度約４００℃〜約４８０℃、ＳｉＨ４流量約２００〜約３００sccm、ＮＨ３流量約３０００〜約４０００sccm、Ｎ２流量約３５００〜約４５００sccm、圧力約２〜約６Torr、シャワーヘッド間隔約４００〜６０ミル(mil)、高周波ＲＦ電力約６０〜約１００ワット、低周波ＲＦ電力約４０ワット〜約９０ワットにおいて堆積され、その後、ＮＨ３流量約５００〜約１５００sccm、Ｎ２流量約２０００〜約４０００sccm、高周波ＲＦ電力約１００ワット〜約６００ワット、および、低周波ＲＦ電力約２０ワット〜約６０ワットで、約２０〜約６０秒間、ＮＨ３／Ｈ２プラズマ処理が実施してもよい。複数の層を堆積し、プラズマ処理をすることにより、圧縮応力がさらに増加する。
【００４０】
続いて、図１０に例示しているように、薄い酸化膜あるいは酸窒化膜１００が、従来のＣＶＤプロセスによって堆積される。通常、酸化膜あるいは酸窒化膜１００は、約３０Å〜約６０Åの厚さで堆積される。続いて、図１１に例示されているように、フォトレジストあるいはハードマスクなどのマスク１１０がＰＭＯＳトランジスタ上に施されるとともに、酸化膜あるいは酸窒化膜１００と高圧縮応力窒化シリコン膜９０がＮＭＯＳトランジスタから除去される。
【００４１】
図１２において、ＰＭＯＳトランジスタからマスク１１０が除去され、次いで、引っ張り応力が１．５ＧＰａ以上の高引っ張り応力窒化シリコン膜１２０がＰＭＯＳとＮＭＯＳトランジスタの双方に堆積される。高引っ張り応力膜１２０は、温度約４００℃〜約４８０℃、ＳｉＨ４流量約４０〜約８０sccm、ＮＨ３流量約１５００〜約２５００sccm、Ｎ２流量約２００００〜約４００００sccmの、間隔（基板とシャワーヘッド間の間隔）約４００〜６００ミル（mil)、圧力約２〜約８Torr、高周波電力約４０〜約８０ワット、低周波電力約１０ワットまで、で堆積され得る。
【００４２】
次に、従来のＣＶＤプロセスによって、約３０Å〜約６０Åの厚さで、薄い酸化膜あるいは酸窒化膜が堆積される。図１３において、フォトレジストあるいはハードマスクなどのマスク１３１がＮＭＯＳトランジスタ上に施され、ＰＭＯＳトランジスタから、酸化膜あるいは酸窒化膜１３０と、高引っ張り応力窒化シリコン膜１２０の選択的な除去が酸化膜あるいは酸窒化膜１００上で止まる。
【００４３】
次に、マスク１３１が除去され、その結果、図１４に例示しているように、酸化膜あるいは酸窒化膜１３０と高引っ張り応力窒化シリコン膜１２０とをＮＭＯＳトランジスタ上に備えるとともに、酸化膜あるいは酸窒化膜１００と高圧縮応力窒化シリコン膜９０とをＰＭＯＳトランジスタ上に備えた構造がもたらされる。その結果もたらされるＣＭＯＳデバイスは、チャネルのキャリア移動度が増加し、従って駆動電流が増加したＰＭＯＳとＮＭＯＳの双方のトランジスタを含む。
【００４４】
本発明は、歪み格子技術に基づいて、トランジスタの駆動電流が最大にされた、高品質で動作速度の速い、超小型化半導体デバイスを製造できる方法を提供する。本発明の方法は、従来の処理技術と手段を利用して、自動製造技術のスループット要件に一致した速度で実行され得る。また、本発明は、高密度の集積半導体デバイスを製造するための従来のプロセスフローとの互換性が十分にある。
【００４５】
本発明は、様々なタイプの半導体デバイスを製造する際に産業上の利用可能性を有する。本発明は、動作速度の速い超小型化半導体デバイスを製造する際に、特定の産業上の利用可能性を有する。
【００４６】
これまでの説明において、本発明をよりよく理解するために、具体的な材料、構造、反応物質、プロセスなどの様々な具体的な詳細が述べられている。しかし、具体的に述べられた詳細を用いなくても本発明を実行することができる。他の例では、本発明を不必要に曖昧にしないよう、周知のプロセス材料および技術は説明されていない。本開示において、本発明の好ましい実施形態とその多機能性だけが示され、説明されている。
【００４７】
本発明は様々なその他の組合せと環境で使用することができ、また、本発明は本文中に説明された発明の概念の範囲内において変更あるいは修正できることが理解されよう。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に従う方法における状態を例示した概略図。
【図２】本発明の実施形態に従う方法における状態を例示した概略図。
【図３】本発明の他の実施形態に係る方法における状態を例示した概略図。
【図４】本発明の他の実施形態に係る方法における状態を例示した概略図。
【図５】本発明の他の実施形態に係る方法における状態を例示した概略図。
【図６】本発明の他の実施形態に係る方法における状態を例示した概略図。
【図７】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図８】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図９】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１０】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１１】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１２】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１３】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１４】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【技術分野】
【０００１】
本発明は、シリコンゲルマニウム上にトランジスタを備えた、超小型の半導体デバイスに関する。特に、本発明は、チャネルキャリア移動度が向上したトランジスタを製造する際に応用できる。
【背景技術】
【０００２】
小型化した高速半導体デバイスの飽くなき探求は、従来の半導体材料と製造技術の限界への挑戦を続けている。通常、従来の半導体デバイスは、一般的な半導体基板に、あるいは一般的な基板上に複数の能動素子を含む。そのような能動素子としては、例えば、隣接して配置された少なくとも１組のＰＭＯＳとＮＭＯＳトランジスタを含むＣＭＯＳデバイスが挙げられる。
【０００３】
現在の技術では、基板として、高濃度にドープした結晶Ｓｉ基板上に成長した、低濃度にｐドープしたシリコン（Ｓｉ）のエピタキシャル（「エピ」）層などの結晶半導体ウェハを用いる。ラッチアップに対する影響を最小にするためには、高濃度にドープした基板は低抵抗であることが求められる。一方で、エピ層を低濃度にドープすることによって、製造シーケンスの一部としてその中に形成されたｐ型とｎ型の両方のドーピングプロファイルを個別に調整することができ、その結果、ＰＭＯＳとＮＭＯＳトランジスタの最適な性能を得ることが出来る。
シャロートレンチアイソレーション（「ＳＴＩ］）の使用により、非常に薄いエピ層（つまり、厚みが数μｍのエピ層）の使用が可能になる。このシャロートレンチアイソレーションの利点としては、さらに高濃度にドープした基板から低濃度にドープしたエピ層への、ｐ型ドーパントのアップディフュージョン（up diffusion)を最小にすることが挙げられる。
【０００４】
さらに、ＳＴＩによって、各ＬＯＣＯＳ絶縁構造の端部に形成される「鳥のくちばし(bird's beak)」あるいは「バリ」の形成を避けることによって、隣接するアクティブ領域をさらに密接に配置することができる。
ＳＴＩでは、より急峻な構造を生成することでより良い絶縁性が与えられ、ゲートリソグラフィの制御性を高めるため、絶縁のためにアクティブ領域から垂直ステップが減少され、直径の大きなウェハ（つまり８インチのウェハ）に関連する問題を引き起こすおそれのある高温での酸化ステップがなくされる。また、ＳＴＩは、将来の論理技術世代にも適用可能である。
【０００５】
「歪みシリコン」に基づく基板は、電子と正孔のフロー速度を上げ、その結果、動作速度が速く、性能特性が高められ、また、低電力消費の半導体デバイスを製造することができる半導体材料として関心を集めている。
非常に薄い引っ張り歪み（tensilely strained）結晶シリコン（Ｓｉ）層は、厚さが数ミクロンの、緩和した、傾斜組成のシリコンゲルマニウム（Ｓｉ−Ｇｅ）バッファ層に成長される。次に、Ｓｉ−Ｇｅバッファ層は、例えば、Ｓｉウェハあるいはシリコンオンインシュレータ（ＳＯＩ）ウェハなどの適切な結晶基盤に形成される。このＳｉ−Ｇｅ層は、通常、１２〜２５at％のＧｅを含む。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
歪みＳｉ技術は、Ｓｉ原子の以下のような性質、つまり、Ｓｉ原子がＳｉ−Ｇｅバッファ層に堆積されたときに、Ｓｉ原子とＧｅ原子との間の（純シリコンに比較して）より大きな格子定数（間隔）に位置が合わされるという性質に基づく。
Ｓｉ原子が、さらに離間された原子を含む基板（Ｓｉ−Ｇｅ）上に堆積された結果、これらのＳｉ原子は、その下層のＳｉおよびＧｅ原子と位置を合わせるように「伸び」、その結果、堆積されたＳｉ層を「伸ばす」、あるいは引っ張り方向に歪ませる。そのような歪みＳｉ層の電子および正孔は、原子間の間隔が狭い、つまり、電子および／または正孔のフローに対して抵抗が小さい従来の緩和Ｓｉ層よりも優れた移動度を有する。例えば、歪みＳｉの電子フローは従来のＳｉの電子フローと比べると、最大で約７０%高速であり得る。
【０００７】
そのような歪みＳｉ層で形成されたトランジスタおよびＩＣデバイスは、トランジスタ寸法の縮小を要求されることなく、従来のＳｉで形成された等価のデバイスの動作速度よりも最大で約３５％速い動作速度を示し得る。
歪みシリコン技術に基づく従来の手法としては、引っ張り歪みシリコン層上に緩和シリコン層をエピタキシャル成長させ、その後にドープされて、緩和シリコン層に緩和ソース／ドレイン領域を形成することが挙げられる。
電子の移動度は、従来のバルクシリコン基板における正孔の移動度よりも速い。従って、従来のＣＭＯＳトランジスタにおいては、ＰＭＯＳトランジスタの駆動電流は、ＮＭＯＳトランジスタの駆動電流よりも少なく、アンバランスな状態になる。このアンバランスな状態は、歪み格子半導体基板、例えば、Ｓｉ−Ｇｅ上の歪みＳｉ、に形成された引っ張り応力アクティブデバイス領域上あるいは内に製造されたＣＭＯＳトランジスタにおいて悪化する。その理由は、電子の移動度の増加が正孔の移動度の増加よりも大きいからである。
【０００８】
超小型化が進むにつれ、キャリア移動度を増加することによって、様々なタイプの歪みＳｉ−Ｇｅ基板上に形成されたトランジスタを含むトランジスタの駆動電流を増加させる必要性が生じる。
従って、チャネルキャリア移動度を増加させることによって駆動電流が増加したＳｉ−Ｇｅ基盤上に形成されたトランジスタを含む半導体デバイスの製造を可能にする方法及びその結果製造された半導体デバイスが求められている。
【課題を解決するための手段】
【０００９】
本発明の利点は、駆動電流が増加したＳｉ−Ｇｅ基盤上にトランジスタを含む半導体デバイスを製造する方法である。本発明の別の利点は、駆動電流が増加したＳｉ−Ｇｅ基板に基づいたトランジスタを含む半導体デバイスである。
本発明の更なる利点及び他の特徴は、以下の明細書にその一部が記載され、また、ある部分は、当業者にとって、以下の明細書を査読することで、あるいは、本発明を実施することにより明らかになるであろう。本発明の利点及び特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
【００１０】
本発明によれば、前述の、およびその他の利点一部は半導体デバイスによって得られる。その半導体デバイスは、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層上に歪み格子を有するシリコン（Ｓｉ）の層を備えた基板、ソース／ドレイン領域とゲート電極とを基板上に備え、その間にゲート誘電層を有するトランジスタ、および、ゲート電極の側面上とソース／ドレイン領域上に、応力が変えられて誘電体ライナー即ち応力誘電体ライナー(stressed dielectric liner)を含む。
本発明の別の利点は半導体デバイスの製造方法であり、その方法は、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層上に歪み格子を有するシリコン（Ｓｉ）層を備えた基板を形成し、前記基板上に、ソース／ドレイン領域と、上面と側面とを有するゲート電極と、これらの間に設けられたゲート誘電体層とを有するトランジスタを形成し、ゲート電極の側面上とソース／ドレイン領域上に応力誘電体ライナーを形成する、ステップを含む。
【００１１】
本発明の実施形態においては、ゲート電極の側面に誘電性のサイドウォールスペーサ、例えば、酸化物ライナーおよび窒化物層、を形成し、歪みＳｉ層上に緩和Ｓｉ層をエピタキシャル成長させ、緩和Ｓｉ層にソース／ドレイン領域を形成し、次に、サイドウォールスペーサ、緩和ソース／ドレイン領域、および、サイドウォールスペーサと隆起したソース／ドレイン領域の間の歪みＳｉ層の一部に応力誘電体ライナーを堆積する。
【００１２】
本発明の実施形態において、さらに、ゲート電極の側面に誘電性のサイドウォールスペーサを形成し、歪みＳｉ層にソース／ドレイン領域を形成し、金属シリサイド層をゲート電極の上面に、金属シリサイド層をソース／ドレイン領域に形成し、ゲート電極の側面に隣接する歪みＳｉ層の一部をさらすために誘電性のサイドウォールスペーサを除去し、金属シリサイド層、ゲート電極の上面、ゲート電極の側面、歪みＳｉ層の隣接するさらされた部分、および、ソース／ドレイン領域を覆うシリサイド層に応力誘電体ライナーを形成する。
Ｎ−チャネルトランジスタを含む本発明の実施形態においては、応力誘電体ライナーは高引っ張り応力を示す。Ｐ−チャネルトランジスタを含む本発明の実施形態においては、応力誘電体ライナーは高圧縮応力を示す。応力誘電体ライナーは、厚みが約２００Å〜約１０００Åの窒化シリコン層、シリコンカーバイド層、あるいは酸窒化シリコン層を含み得る。
【００１３】
本発明の実施形態において、ＰＭＯＳトランジスタ上に圧縮膜を、ＮＭＯＳトランジスタ上に引っ張り膜を備えた、相補型ＭＯＳ（ＣＭＯＳ）トランジスタを含む半導体デバイスが製造される。
【００１４】
本発明の１つの形態によれば、プロセスフローとしては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方に圧縮応力窒化膜を堆積させ、次に、酸化膜あるいは酸窒化膜などの薄いバッファ膜をＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方に堆積することが挙げられる。
【００１５】
次に、選択性エッチングが行われ、ＮＭＯＳトランジスタから酸化膜および圧縮応力窒化膜を除去する一方で、ＰＭＯＳトランジスタをマスキングする。次に、引っ張り応力窒化膜がＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方の上に堆積され、その後、ＰＭＯＳトランジスタから選択的にエッチングされる。
その結果生じるＣＭＯＳデバイスは、引っ張り応力を備えたＮＭＯＳトランジスタと圧縮応力を備えたＰＭＯＳトランジスタとを含む。
【００１６】
本発明のさらなる利点および形態は、以下の説明により当業者には容易に明らかになるであろう。本発明の実施形態は、本発明を実行するために考えられる最良の形態で単に例示により示され説明されている。
以下に説明するように、本発明はその他の異なる実施形態も可能であり、また、そのいくつかの詳細は、本発明の精神から逸脱することなく様々に明らかな点から修正を可能とする。従って、図面および明細書は限定的なものではなく例示的なものと見なされる。
【発明を実施するための最良の形態】
【００１７】
図１および２において、同様の特徴あるいは要素は同じ参照符号で示されており、図３〜図６において、同様の特徴あるいは要素は同じ参照符号で示されており、図７〜図１４において、同様の特徴あるいは要素は同じ参照符号で示されている。
【００１８】
Ｓｉ−Ｇｅ基板上に形成されたトランジスタにおいては、バルクシリコン基板上に形成されたトランジスタとは異なる留意事項が存在する。シリコン基板は厚いので、基板に堆積される応力膜は、膜が与える応力とは反対の応力を有する基板に影響を及ぼす傾向がある。例えば、バルクシリコン基板に引っ張り応力膜が堆積されると、圧縮応力が基板、従ってチャネル領域に与えられる。しかし、通常、および本発明の実施形態によれば、Ｓｉ−Ｇｅ基板は、厚さが約２００Å〜約３００Åの歪みシリコン層で形成される。
【００１９】
緩和ソース／ドレイン領域は、約４００Åまでの厚さでシリコン層上に形成される。従って、通常、歪みＳｉ層とドレイン／ソース領域とを合わせた厚さは８００Åを超えない。その結果、緩和Ｓｉ層と合わせても、歪みＳｉ層は、基板上に堆積された膜が与える応力の種類に対して、相対的に影響を与えない。従って、歪みＳｉ層に堆積された引っ張り応力層、あるいは、歪みＳｉ層に形成された緩和Ｓｉ層もまた、その中に形成されたチャネル領域に引っ張り応力を与える。また、そのような薄いＳｉ層に堆積された圧縮応力層は、その中に形成されたチャネル領域に圧縮応力を与える。
【００２０】
一方で、バルク基板においては、その逆となる。本発明は、チャネルキャリア移動度を著しく増加することにより、費用効果的が高くかつ効率的な方法で、歪みＳｉ基板に基づくトランジスタの駆動電流を増加させるという課題に取り組み、解決する。本発明は、基板に応力を与えることによって、歪みＳｉ基板に基づくトランジスタのチャネルキャリア移動度を増加させることができるという認識からなされたものである。
【００２１】
Ｐ−チャネルトランジスタの形成においては、正孔移動度を増加させるための高圧縮応力を与える応力誘電体層を適用することによって、チャネルキャリア移動度が増加される。
Ｎ−チャネルトランジスタにおいては、電子移動度を増加させるための高引っ張り応力を与える応力層を適用することによって、チャネルキャリア移動度が著しく増加される。
【００２２】
応力誘電体層は、ソース／ドレイン領域が歪みＳｉ層内に形成されるトランジスタに、また、歪みＳｉ層に形成された緩和ソース／ドレイン領域を有するトランジスタに適用され得る。応力誘電体層は、炭化ケイ素、窒化シリコン、あるいは、酸窒化シリコンを含み得、また、約２００Å〜約１０００Åの厚さでプラズマエンハンスト化学蒸着(PECVD:Plasma Enhanced Chemical Vapor Deposition)を用いて堆積されてよい。
非常に圧縮された、あるいは、非常に張力のある誘電体層の堆積に従来のＰＥＣＶＤ条件を用いてもよい。高圧縮応力を与える応力誘電体層を堆積する際に、高周波電力と低周波電力の双方が適用される。高引っ張り応力を与える応力誘電体層を堆積する際に、低周波電力が大いに低減される。高引っ張り応力を与える誘電体層を堆積する際に、下層の歪みＳｉ層あるいは緩和Ｓｉ層へ引っ張り応力が与えられる。高圧縮応力を与える層を適用する際に、下にある歪みＳｉ層あるいは緩和Ｓｉ層へ圧縮応力が与えられる。
【００２３】
例えば、高圧縮応力（例えば、ＩＧＰａ以上）を与える応力共形(stressed conformal)窒化シリコン層は、シラン（ＳｉＨ４）流量を２００〜５００sccm、窒素（Ｎ２）流量を２０００〜５０００sccm、アンモニア（ＮＨ３）流量２５００〜５０００sccm、ＳｉＨ４／ＮＨ３比を０．２〜０．０４、温度３５０℃〜５５０℃、圧力を１〜６Torr、高周波電力７０〜３００ワット、低周波電力を２０〜６０ワット、電極（シャワーヘッド）間隔４００〜６００ミル（mil）で堆積できる。
【００２４】
高引っ張り応力（例えば、１ＧＰａ以上）を与える窒化シリコン層は、ＳｉＨ４流量５０〜５００sccm、ＮＨ３流量１５００〜５０００sccm、Ｎ２流量４０００〜３００００sccm、ＳｉＨ４／ＮＨ３比が０．２〜０．０４、温度３５０℃〜５５０℃、圧力２〜５Torrの、高周波電力４０〜３００ワット、および、低周波電力０〜１０ワットで堆積されてよい。
【００２５】
本発明の他の実施形態では、高引っ張り応力を与える誘電体層は、化学蒸着によって誘電体層に堆積し、その後、堆積した誘電体層を紫外線あるいは電子ビーム放射で処理し、引っ張り応力を増加させる。本発明の実施形態によれば、応力層は比較的低温で形成される。従って、本発明により、ソース／ドレイン領域およびゲート電極に形成されたニッケルシリサイド層を有するトランジスタに、そのニッケルシリコン層の熱安定性を超えずに、引っ張り応力層あるいは圧縮応力層を堆積することができる。
【００２６】
本発明は、コバルトシリサイドのようなその他の金属シリサイドを含むトランジスタにも応用できる。コバルトのシリサイド化においては、コバルト層を堆積してシリサイド化を行う前に、シリコンの個々の層が堆積される。
【００２７】
本発明の実施形態を、図１から６に概略的に例示する。
図１において、Ｓｉ−Ｇｅ層１０に歪みＳｉ層１１が形成される。
従来の手法のように、Ｓｉ層１１は全体的に歪んでいても、あるいは、ソース／ドレイン領域において局所的に歪んでいても、本発明の実施形態は両方の種類の歪みＳｉ層を包含することを理解されたい。
【００２８】
歪みＳｉ層１１上にゲート電極１２が形成され、その間にゲート絶縁体層１３が形成される。次に、酸化物シリコンなどのＬ字型の酸化物ライナー 14、窒化シリコンなどの窒化物層１５を含むサイドウォールスペーサがＳｉ層１１上に形成される。次に、ドーピングをソース／ドレイン領域から歪みＳｉ層１１にまで延ばして行うことにより、歪みＳｉ層１１とその中に形成されたソース／ドレイン領域上に緩和Ｓｉ層１６がエピタキシャル成長される。
【００２９】
ゲート電極１２の上面と、緩和ソース／ドレイン領域１６に、ニッケルシリサイドなどの金属シリサイド層２０、２０Ａがそれぞれ形成される。サイドウォールスペーサ上、シリサイド２０、２０Ａ上、および、Ｓｉ層１１上の酸化物ライナー１４と緩和ソース／ドレイン領域１６の間に応力誘電体ライナー２１が形成される。Ｓｉ層がソース／ドレイン領域において局所的に歪んでいるという本発明の実施形態では、応力誘電体層２１は、応力２０をゲート電極とスペーサの下のシリコン層１１に与え、その結果、チャネルキャリア移動度が増加するという点で有利である。Ｓｉ層１１全体が歪んだ実施形態では、応力誘電体層は、ゲート電極とスペーサの下のチャネル領域に歪みをさらに増加し、その結果、チャネルキャリア移動度をさらに増加する。
【００３０】
応力誘電体層２１は、例えば、高圧縮応力あるいは引っ張り応力を与えるＰＥＣＶＤによって堆積された窒化シリコンであり得る。図２に例示された更なるフィーチャとしては、タングステンプラグ２２、層間絶縁膜２４の開口部を充填する、例えば窒化チタンなどのバリア金属２３、および、タングステンプラグ２５、および層間絶縁膜２４のコンタクトホールを充填する、例えば窒化チタンなどのバリア金属ワイヤ２６、が挙げられる。高応力誘電体層２１が与える応力は、チャネルのキャリア移動度を増加させ、その結果、トランジスタの駆動電流を増加させる。
【００３１】
本発明の別の実施形態を図３〜図６に概略的に例示する。
図３において、Ｓｉ−Ｇｅ層３０上に歪みＳｉ層３１が形成される。これまでに議論された実施形態のように、Ｓｉ層３１は全体的に歪んでいてもよく、あるいは、ソース／ドレイン領域の下で局所的に歪んでいてもよい。歪みＳｉ層３１上にゲート電極３２が形成され、これらの間にゲート絶縁層３３が形成される。厚さが約６０Å〜約６００Åの酸化物ライナー３４を備えたサイドウォールスペーサは、ゲート電極３２の側面と歪みＳｉ層３１の上面に形成される。ライナー３４はＡＬＤにより堆積されてよく、また、ライナー３４にも窒化シリコンが含まれることは明らかであろう。
【００３２】
酸化シリコンライナーは、側面のシリサイデーションによりゲート電極の消費を妨げる利点がある。また、酸化シリコンライナーは、続いて形成される窒化シリコンサイドウォールスペーサ上のニッケルシリサイドからなる薄い層が、ゲート電極の上面のニッケルシリサイドコンタクト層と接触するのを妨げ、および／または、歪みＳｉ層３１の上面のニッケルシリサイドコンタクト層と接触するのを妨げ、その結果、ニッケルシリサイドが窒化シリコンサイドウォールスペーサに沿って超えるのを妨げる。
【００３３】
次に、ＰＥＣＶＤを行い、その後エッチングすることで、シリコン酸化物ライナー上３４に窒化シリコンスペーサ３５が形成される。次に、図４に例示しているように、ゲート電極３２の上面のニッケルシリサイド層４０を形成し、歪みＳｉ層３１あるいはシリコン層３１の歪み部分に形成されたソース／ドレイン領域上にニッケルシリサイド層４１を形成することによって、シリサイデーションが行われる。
【００３４】
次に、図５に例示しているように、ライナーとサイドウォールスペーサが除去され、その結果、バッファ層として機能する非常に薄い層（例えば、５０Å以下）を有する、シリサイド層４１とゲート電極３２の側との間の歪みＳｉ層３１の上面の一部がさらされる。その後、図６に示しているように、窒化シリコン層などの、高圧縮応力を与える高応力誘電体層５０がＰＥＣＶＤによって堆積される。高応力誘電体層５０は、チャネルの正孔移動度を増加させ、その結果、駆動電流を増加させるように機能する。
【００３５】
本発明の別の実施形態を図７〜図１４に概略的に例示する。
図７において、ＮＭＯＳトランジスタ部分を左側に、ＰＭＯＳトランジスタ部分を右側に備えたＣＭＯＳデバイスが概略的に示されている。同様の特徴は同じ参照符号により示される。Ｓｉ−Ｇｅ層７０上に歪みＳｉ層７１が形成される。
すでに議論した実施形態のように、Ｓｉ層７１は全体的に歪んでいても、あるいは、ソース／ドレイン領域において局所的に歪んでいてもよい。ゲート電極７２は、歪みＳｉ層７１上に形成され、その間にゲート誘電体層７３が形成される。
【００３６】
厚みが約６０Å〜約６００Åの酸化物ライナー７４を含む再度ウォールスペーサは、ゲート電極７２の側面上と、歪みＳｉ層７１の上面の一部上に形成される。シリコン酸化物ライナー７４は、図３のリコン酸化物ライナーに関して説明したものと同じ方法で形成され得る。次に、ＰＥＣＶＤを行い、その後のエッチングによって、窒化シリコンスペーサ７５がシリコン酸化物ライナー７４上に形成される。
【００３７】
続いて、ゲート電極７２の上面にニッケルシリサイド層７６を形成し、また、歪みＳｉ層７１上に形成されたソース／ドレイン領域上にニッケルシリサイド層７７を形成することによって、シリサイデーションが行われる。
【００３８】
図８に例示しているように、ライナー７４とサイドウォールスペーサ７５とが各トランジスタから除去され、その結果、シリサイド層７７とゲート電極７２の側面との間の歪みＳｉ層７１の上面の一部がさらされる。
【００３９】
次に、図９に例示しているように、圧縮応力が１．５ＧＰａ以上の高圧縮応力の窒化シリコン膜９０が、ＮＭＯＳとＰＭＯＳトランジスタの双方に堆積される。高圧縮応力の窒化シリコン膜９０は、温度約４００℃〜約４８０℃、ＳｉＨ４流量約２００〜約３００sccm、ＮＨ３流量約３０００〜約４０００sccm、Ｎ２流量約３５００〜約４５００sccm、圧力約２〜約６Torr、シャワーヘッド間隔約４００〜６０ミル(mil)、高周波ＲＦ電力約６０〜約１００ワット、低周波ＲＦ電力約４０ワット〜約９０ワットにおいて堆積され、その後、ＮＨ３流量約５００〜約１５００sccm、Ｎ２流量約２０００〜約４０００sccm、高周波ＲＦ電力約１００ワット〜約６００ワット、および、低周波ＲＦ電力約２０ワット〜約６０ワットで、約２０〜約６０秒間、ＮＨ３／Ｈ２プラズマ処理が実施してもよい。複数の層を堆積し、プラズマ処理をすることにより、圧縮応力がさらに増加する。
【００４０】
続いて、図１０に例示しているように、薄い酸化膜あるいは酸窒化膜１００が、従来のＣＶＤプロセスによって堆積される。通常、酸化膜あるいは酸窒化膜１００は、約３０Å〜約６０Åの厚さで堆積される。続いて、図１１に例示されているように、フォトレジストあるいはハードマスクなどのマスク１１０がＰＭＯＳトランジスタ上に施されるとともに、酸化膜あるいは酸窒化膜１００と高圧縮応力窒化シリコン膜９０がＮＭＯＳトランジスタから除去される。
【００４１】
図１２において、ＰＭＯＳトランジスタからマスク１１０が除去され、次いで、引っ張り応力が１．５ＧＰａ以上の高引っ張り応力窒化シリコン膜１２０がＰＭＯＳとＮＭＯＳトランジスタの双方に堆積される。高引っ張り応力膜１２０は、温度約４００℃〜約４８０℃、ＳｉＨ４流量約４０〜約８０sccm、ＮＨ３流量約１５００〜約２５００sccm、Ｎ２流量約２００００〜約４００００sccmの、間隔（基板とシャワーヘッド間の間隔）約４００〜６００ミル（mil)、圧力約２〜約８Torr、高周波電力約４０〜約８０ワット、低周波電力約１０ワットまで、で堆積され得る。
【００４２】
次に、従来のＣＶＤプロセスによって、約３０Å〜約６０Åの厚さで、薄い酸化膜あるいは酸窒化膜が堆積される。図１３において、フォトレジストあるいはハードマスクなどのマスク１３１がＮＭＯＳトランジスタ上に施され、ＰＭＯＳトランジスタから、酸化膜あるいは酸窒化膜１３０と、高引っ張り応力窒化シリコン膜１２０の選択的な除去が酸化膜あるいは酸窒化膜１００上で止まる。
【００４３】
次に、マスク１３１が除去され、その結果、図１４に例示しているように、酸化膜あるいは酸窒化膜１３０と高引っ張り応力窒化シリコン膜１２０とをＮＭＯＳトランジスタ上に備えるとともに、酸化膜あるいは酸窒化膜１００と高圧縮応力窒化シリコン膜９０とをＰＭＯＳトランジスタ上に備えた構造がもたらされる。その結果もたらされるＣＭＯＳデバイスは、チャネルのキャリア移動度が増加し、従って駆動電流が増加したＰＭＯＳとＮＭＯＳの双方のトランジスタを含む。
【００４４】
本発明は、歪み格子技術に基づいて、トランジスタの駆動電流が最大にされた、高品質で動作速度の速い、超小型化半導体デバイスを製造できる方法を提供する。本発明の方法は、従来の処理技術と手段を利用して、自動製造技術のスループット要件に一致した速度で実行され得る。また、本発明は、高密度の集積半導体デバイスを製造するための従来のプロセスフローとの互換性が十分にある。
【００４５】
本発明は、様々なタイプの半導体デバイスを製造する際に産業上の利用可能性を有する。本発明は、動作速度の速い超小型化半導体デバイスを製造する際に、特定の産業上の利用可能性を有する。
【００４６】
これまでの説明において、本発明をよりよく理解するために、具体的な材料、構造、反応物質、プロセスなどの様々な具体的な詳細が述べられている。しかし、具体的に述べられた詳細を用いなくても本発明を実行することができる。他の例では、本発明を不必要に曖昧にしないよう、周知のプロセス材料および技術は説明されていない。本開示において、本発明の好ましい実施形態とその多機能性だけが示され、説明されている。
【００４７】
本発明は様々なその他の組合せと環境で使用することができ、また、本発明は本文中に説明された発明の概念の範囲内において変更あるいは修正できることが理解されよう。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に従う方法における状態を例示した概略図。
【図２】本発明の実施形態に従う方法における状態を例示した概略図。
【図３】本発明の他の実施形態に係る方法における状態を例示した概略図。
【図４】本発明の他の実施形態に係る方法における状態を例示した概略図。
【図５】本発明の他の実施形態に係る方法における状態を例示した概略図。
【図６】本発明の他の実施形態に係る方法における状態を例示した概略図。
【図７】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図８】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図９】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１０】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１１】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１２】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１３】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【図１４】本発明の更に他の実施形態に従う方法における状態を例示した概略図。
【特許請求の範囲】
【請求項１】
シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層（７０）上に歪み格子を有するシリコン層（Ｓｉ）（７１）を含む基板を有し、
前記基板上に形成されたソース／ドレイン領域とゲート電極（７２）とを有してこれらの間にゲート誘電体層（７３）が設けられたトランジスタを有し、
前記ゲート電極の側面上と前記ソース／ドレイン領域上とに形成された応力誘電体ライナー（９０、１２０）を有する、半導体デバイス。
【請求項２】
前記ソース／ドレイン領域は、前記歪みＳｉ層上に成長した緩和Ｓｉ層に形成され、また、前記応力誘電体ライナーは高圧縮応力（９０）あるいは高引っ張り応力（１２０）を示す、請求項１に記載の半導体デバイス。
【請求項３】
前記ゲート電極の側面に誘電性サイドウォールスペーサを有し、
前記ゲート電極の上面に金属シリサイド層を有し、前記応力誘電体ライナーは前記サイドウォールスペーサ上にあり、
前記サイドウォールスペーサは、前記ゲート電極の側面と前記歪みＳｉ層の上面部分に形成された酸化物ライナーと、前記酸化物ライナー上に形成された窒化物層と、を有し、
前記応力誘電体ライナーは、前記窒化物層上と、前記酸化物ライナーの下部と緩和Ｓｉ層との間と、に形成される、請求項２に記載の半導体デバイス。
【請求項４】
前記トランジスタはＰ-チャンネルトランジスタであり、
前記応力誘電体ライナー（９０）は高圧縮応力を与える、請求項３に記載の半導体デバイス。
【請求項５】
前記トランジスタはＮ-チャンネルトランジスタであり、
前記応力誘電体ライナー（１２０）は高引っ張り応力を与える、請求項３に記載の半導体デバイス。
【請求項６】
シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層（７０）上に歪み格子を有するシリコン（Ｓｉ）層（７１）を有する基板を形成し、
ソース／ドレイン領域と、上面と側面とを備えたゲート電極（７２）と、を備えるとともにこれらの間にゲート誘電体層（７３）を備えたトランジスタを前記基板上に形成し、
前記ゲート電極の前記側面上および前記ソース／ドレイン領域上に応力誘電体ライナー（９０、１２０）を形成し、前記歪みＳｉ層（７１）は全体的に歪んでいるか、あるいは、前記ソース／ドレイン領域において局所的に歪んでいる、半導体デバイスの製造方法。
【請求項７】
前記ゲート電極の前記側面にサイドウォールスペーサを形成し、
前記歪みＳｉ層上に緩和Ｓｉ層をエピタキシャル成長させ、
前記緩和Ｓｉ層にソース／ドレイン領域を形成し、
前記応力誘電体ライナーを、前記サイドウォールスペーサ上、前記緩和ソース／ドレイン領域上、および、前記サイドウォールスペーサと前記緩和ソース／ドレイン領域の間の前記歪みＳｉ層部分上に堆積し、前記応力誘電体ライナーは、窒化シリコン層、シリコンカーバード層、あるいは酸窒化シリコン層を約２００Å〜約１０００Åの厚さで備える、請求項６に記載の方法。
【請求項８】
歪みＳｉ層（７１）に前記ソース／ドレイン領域を形成し、
前記ゲート電極（７６）の上面に第１金属シリサイド層を形成するとともに、前記ソース／ドレイン領域（７１）上に第２金属シリサイド層を形成し、
前記誘電性サイドウォールスペーサを除去し、前記ゲート電極の前記側面に隣接する前記歪みＳｉ層の一部をさらし、
前記応力誘電体ライナー（９０、１２０）を、前記第１金属シリサイド層（７６）上、前記ゲート電極（７２）の前記側面上、および、前記歪みＳｉ層（７１）の前記隣接するさらされた部分上に形成する、請求項７に記載の方法。
【請求項９】
前記トランジスタは
Ｐ−チャンネルトランジスタであって、前記方法では、高圧縮応力を示す条件下プラズマエンハンスト化学蒸着により誘電体層を堆積することによって前記応力誘電体層（９０）を形成するか、又は、
前記トランジスタはＮ−チャネルトランジスタであって、前記方法では、高引っ張り応力を示す条件で、プラズマエンハンスト化学蒸着によって前記応力誘電体ライナーを形成するか、のいずれかである、請求項８に記載の方法。
【請求項１０】
シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層（７０）上に歪み格子を有するシリコン（Ｓｉ）（７１）層を含む基板を形成し、
ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有するＣＭＯＳトランジスタを前記基板上に形成し、前記各トランジスタはそれぞれソース／ドレイン領域と、上面および側面を備えたゲート電極（７２）と、を有してこれらの間にゲート誘電体層（７３）を備えており、
前記各ゲート電極の側面上にサイドウォールスペーサを形成し、
前記各ゲート電極（７２）の上面および前記各トランジスタのソース／ドレイン領域面に金属シリサイド層（７６、７７）を形成し、
前記ゲート電極（７２）の各々の前記側面から前記サイドウォールスペーサを除去し、
高圧縮応力を示す窒化シリコン層（９０）を前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタ上に堆積し、
高圧縮応力を示す前記窒化シリコン層（９０）上に酸化物ライナーあるいは酸窒化物ライナー（１００）を堆積し、
高圧縮応力を示す前記酸化物ライナーあるいは酸窒化物ライナー（１００）と窒化シリコン層（９０）とを前記ＮＭＯＳトランジスタから選択的に除去し、
高引っ張り応力を示す窒化シリコン層（１２０）を前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタ上に堆積し、
前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタ上で、高引っ張り応力を示す前記窒化シリコン層上に酸化物ライナーあるいは酸窒化物ライナーを堆積し、
高引っ張り応力を示す前記窒化シリコン層と前記酸化物ライナーあるいは酸窒化物ライナーとを前記ＰＭＯＳトランジスタから選択的に除去する、半導体デバイスの製造方法。
【請求項１】
シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層（７０）上に歪み格子を有するシリコン層（Ｓｉ）（７１）を含む基板を有し、
前記基板上に形成されたソース／ドレイン領域とゲート電極（７２）とを有してこれらの間にゲート誘電体層（７３）が設けられたトランジスタを有し、
前記ゲート電極の側面上と前記ソース／ドレイン領域上とに形成された応力誘電体ライナー（９０、１２０）を有する、半導体デバイス。
【請求項２】
前記ソース／ドレイン領域は、前記歪みＳｉ層上に成長した緩和Ｓｉ層に形成され、また、前記応力誘電体ライナーは高圧縮応力（９０）あるいは高引っ張り応力（１２０）を示す、請求項１に記載の半導体デバイス。
【請求項３】
前記ゲート電極の側面に誘電性サイドウォールスペーサを有し、
前記ゲート電極の上面に金属シリサイド層を有し、前記応力誘電体ライナーは前記サイドウォールスペーサ上にあり、
前記サイドウォールスペーサは、前記ゲート電極の側面と前記歪みＳｉ層の上面部分に形成された酸化物ライナーと、前記酸化物ライナー上に形成された窒化物層と、を有し、
前記応力誘電体ライナーは、前記窒化物層上と、前記酸化物ライナーの下部と緩和Ｓｉ層との間と、に形成される、請求項２に記載の半導体デバイス。
【請求項４】
前記トランジスタはＰ-チャンネルトランジスタであり、
前記応力誘電体ライナー（９０）は高圧縮応力を与える、請求項３に記載の半導体デバイス。
【請求項５】
前記トランジスタはＮ-チャンネルトランジスタであり、
前記応力誘電体ライナー（１２０）は高引っ張り応力を与える、請求項３に記載の半導体デバイス。
【請求項６】
シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層（７０）上に歪み格子を有するシリコン（Ｓｉ）層（７１）を有する基板を形成し、
ソース／ドレイン領域と、上面と側面とを備えたゲート電極（７２）と、を備えるとともにこれらの間にゲート誘電体層（７３）を備えたトランジスタを前記基板上に形成し、
前記ゲート電極の前記側面上および前記ソース／ドレイン領域上に応力誘電体ライナー（９０、１２０）を形成し、前記歪みＳｉ層（７１）は全体的に歪んでいるか、あるいは、前記ソース／ドレイン領域において局所的に歪んでいる、半導体デバイスの製造方法。
【請求項７】
前記ゲート電極の前記側面にサイドウォールスペーサを形成し、
前記歪みＳｉ層上に緩和Ｓｉ層をエピタキシャル成長させ、
前記緩和Ｓｉ層にソース／ドレイン領域を形成し、
前記応力誘電体ライナーを、前記サイドウォールスペーサ上、前記緩和ソース／ドレイン領域上、および、前記サイドウォールスペーサと前記緩和ソース／ドレイン領域の間の前記歪みＳｉ層部分上に堆積し、前記応力誘電体ライナーは、窒化シリコン層、シリコンカーバード層、あるいは酸窒化シリコン層を約２００Å〜約１０００Åの厚さで備える、請求項６に記載の方法。
【請求項８】
歪みＳｉ層（７１）に前記ソース／ドレイン領域を形成し、
前記ゲート電極（７６）の上面に第１金属シリサイド層を形成するとともに、前記ソース／ドレイン領域（７１）上に第２金属シリサイド層を形成し、
前記誘電性サイドウォールスペーサを除去し、前記ゲート電極の前記側面に隣接する前記歪みＳｉ層の一部をさらし、
前記応力誘電体ライナー（９０、１２０）を、前記第１金属シリサイド層（７６）上、前記ゲート電極（７２）の前記側面上、および、前記歪みＳｉ層（７１）の前記隣接するさらされた部分上に形成する、請求項７に記載の方法。
【請求項９】
前記トランジスタは
Ｐ−チャンネルトランジスタであって、前記方法では、高圧縮応力を示す条件下プラズマエンハンスト化学蒸着により誘電体層を堆積することによって前記応力誘電体層（９０）を形成するか、又は、
前記トランジスタはＮ−チャネルトランジスタであって、前記方法では、高引っ張り応力を示す条件で、プラズマエンハンスト化学蒸着によって前記応力誘電体ライナーを形成するか、のいずれかである、請求項８に記載の方法。
【請求項１０】
シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層（７０）上に歪み格子を有するシリコン（Ｓｉ）（７１）層を含む基板を形成し、
ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有するＣＭＯＳトランジスタを前記基板上に形成し、前記各トランジスタはそれぞれソース／ドレイン領域と、上面および側面を備えたゲート電極（７２）と、を有してこれらの間にゲート誘電体層（７３）を備えており、
前記各ゲート電極の側面上にサイドウォールスペーサを形成し、
前記各ゲート電極（７２）の上面および前記各トランジスタのソース／ドレイン領域面に金属シリサイド層（７６、７７）を形成し、
前記ゲート電極（７２）の各々の前記側面から前記サイドウォールスペーサを除去し、
高圧縮応力を示す窒化シリコン層（９０）を前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタ上に堆積し、
高圧縮応力を示す前記窒化シリコン層（９０）上に酸化物ライナーあるいは酸窒化物ライナー（１００）を堆積し、
高圧縮応力を示す前記酸化物ライナーあるいは酸窒化物ライナー（１００）と窒化シリコン層（９０）とを前記ＮＭＯＳトランジスタから選択的に除去し、
高引っ張り応力を示す窒化シリコン層（１２０）を前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタ上に堆積し、
前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタ上で、高引っ張り応力を示す前記窒化シリコン層上に酸化物ライナーあるいは酸窒化物ライナーを堆積し、
高引っ張り応力を示す前記窒化シリコン層と前記酸化物ライナーあるいは酸窒化物ライナーとを前記ＰＭＯＳトランジスタから選択的に除去する、半導体デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公表番号】特表２００７−５３６７３６（Ｐ２００７−５３６７３６Ａ）
【公表日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願番号】特願２００７−５１１３９０（Ｐ２００７−５１１３９０）
【出願日】平成１７年４月１９日（２００５．４．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１３２３９
【国際公開番号】ＷＯ２００５／１１２１２７
【国際公開日】平成１７年１１月２４日（２００５．１１．２４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願日】平成１７年４月１９日（２００５．４．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１３２３９
【国際公開番号】ＷＯ２００５／１１２１２７
【国際公開日】平成１７年１１月２４日（２００５．１１．２４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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