【課題】 素子形成領域の占有面積を増大させることなく電気的分離が確実に行なわれる半導体装置と、その製造方法を提供する。
【解決手段】 半導体基板上にＢＯＸ層を介在させてＮ−層３が形成されている。そのＮ−層３には素子形成領域となるＮ−層３ａを取囲むようにトレンチ分離領域４が形成されている。トレンチ分離領域４はＮ−層３の表面からＢＯＸ層に達するように形成されている。トレンチ分離領域４の外側には、他の素子形成領域となるＮ−層３ｂが位置している。トレンチ分離領域４とＮ−層３ａとの間には、Ｐ型拡散領域１０ａが形成されている。Ｐ型拡散領域１０ａは、素子形成領域を取囲むトレンチ分離領域４の内側側壁の全面に接するように切れ目なく連続して形成されている。Ｎ−層３ａ等の素子形成領域には、所定の半導体素子が形成される。 （もっと読む）

【課題】 ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】 ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】ＳＯＩ基板表面内に複数の異なる結晶方位を有し、その各部において基板へのリーク電流の増大や消費電力の増大を抑制可能な半導体装置及びその製造方法を実現する。
【解決手段】同じ結晶方位＜１１０＞同士が所定の角度（例えば４５°）だけずれた状態となるよう、２枚の半導体ウェハを貼り合わせてＳＯＩ基板を形成する。そのＳＯＩ基板の表面の一部を埋め込み絶縁層までエッチングして、その部分にエピタキシャル成長を行う。そして、ＳＩＭＯＸ技術により、エピタキシャル成長層形成部にも埋め込み酸化膜を設け、各部をＳＯＩ構造とする。 （もっと読む）

第１結晶性半導体領域１０４ａ内に誘電領域１１１を形成することによって、単一基板上に異なるタイプの結晶性半導体領域が与えられる。その後、この誘電領域１１１上には、第２結晶領域１５２ａがウェハ接合技術によって位置決めされる。好ましい実施形態では、誘電領域とともに、第１結晶領域にアイソレーション構造が形成されてもよい。特に、結晶方向の異なる結晶性半導体領域が形成されてもよく、高度なフレキシビリティと、現在利用されているＣＭＯＳプロセスとの互換性が維持される。
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【課題】ＳｉＣＭＯＳ技術と共存可能な高速高効率光検出器を作る問題に対処すること。
【解決手段】本構造は、薄いＳＯＩ基板の上のＧｅ吸収層から成り、分離領域、交互になるｎ型およびｐ型コンタクト、および低抵抗表面電極を利用する。本デバイスは、下の基板で生成されたキャリアを分離するために埋込み絶縁物を利用して高帯域幅を、Ｇｅ吸収層を利用して広いスペクトルにわたった高量子効率を、薄い吸収層および狭い電極間隔を利用して低電圧動作を、さらに平面構造およびIV族吸収材料の使用によってＣＭＯＳデバイスとの共存性を、達成する。本光検出器を製作する方法は、薄いＳＯＩまたはエピタキシャル酸化物へのＧｅの直接成長および高品質吸収層を達成するための後の熱アニールを使用する。この方法は、相互拡散に利用可能なＳｉの量を制限し、それによって、下のＳｉによるＧｅ層の実質的な希釈を起こすことなく、Ｇｅ層をアニールすることができるようになる。 （もっと読む）

集積回路（ＩＣ）を製造する方法は、シャロウトレンチ分離（ＳＴＩ）技術を利用する。シャロウトレンチ分離技術は歪みシリコン（ＳＭＯＳ）プロセス中において使用される。トレンチ（３４）を形成した後、歪み材料（３６）を形成する。このプロセスは、埋込酸化膜（ＢＯＸ）層（１４）上の化合物半導体層１６上で利用される。
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【課題】より費用効果が高くより簡略な、大きな引張り応力および圧縮応力をそれぞれｎＦＥＴおよびｐＦＥＴのチャネル中で生成する方法を提供すること。半導体構造および製造方法を提供すること。
【解決手段】この製造方法は、基板中に浅いトレンチ分離（ＳＴＩ）（２５）を形成するステップと、基板上に第１の材料（３０）および第２の材料（４０）を設けるステップとを含む。第１の材料（３０）および第２の材料（４０）は、熱アニール・プロセスによって基板中に混合され、それぞれｎＦＥＴ領域の第１のアイランド（５０）、およびｐＦＥＴ領域の第２のアイランド（５５）を形成する。第１のアイランド（５０）および第２のアイランド（５５）の上に、材料層を形成する。ＳＴＩは、緩和して、第１のアイランド（５０）および第２のアイランド（５５）の緩和を促進する。第１の材料（３０）は、堆積または成長させたＧｅ材料とすることができ、第２の材料（４０）は、堆積または成長させたＳｉ：ＣまたはＣとすることができる。第１のアイランド（５０）および第２のアイランド（５５）の少なくとも一方の上に、歪みＳｉ層を形成する。 （もっと読む）

半導体基板１００は、単結晶シリコン基板の主表面に目的の膜厚のマスクを形成し、主表面に対して高温下で酸素イオンを打ち込み、主表面上に酸素を遮断する表面保護層を形成してアニールを行い、マスク及び表面保護層を剥離することで得られる。二酸化シリコン層１０２は、マスクが存在しなかった領域に対応する主表面１００ａからの距離が相対的に大きい第１の頂面１０２ａと、マスクが存在した領域に対応する主表面１００ａからの距離が相対的に小さい第２の頂面１０２ｂとを有する。この主表面１００ａを所望量だけ研磨することで、単結晶シリコン基板の一部分のみがＳＯＩ基板となっている半導体基板が得られる。
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【課題】ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスにおける浮遊ボディの不必要な影響を制御可能とする。
【解決手段】シリコン・オン・インシュレータのＣＭＯＳメモリデバイスにおいて、引き出し線を含む領域が用いられる。引き出し線を逆方向にバイアスすることで、部分空乏型メモリセルのボディ領域から少数キャリアを取り除く。これにより、ボディ領域を完全空乏化し、浮遊ボディの不必要な影響を抑制する。 （もっと読む）

基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）

【課題】ソース／ドレイン拡張とフロントゲート（front gate）に自己整合させたバックゲートを含む、ＦＤ型ＳＯＩ−ＣＭＯＳデバイスの製造方法に関する。
【解決手段】
ＳＯＩ−ＣＭＯＳ技術は、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。
特に、バックゲートが、デバイスのフロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。バックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ又は結合ＳＯＩ−ウエハ、ウエハボンディングと薄膜化、ポリＳｉエッチング、ＬＰ−ＣＶＤ、機械化学研磨（ＣＭＰ）を用いて製造される。 （もっと読む）

【課題】 従来の単一のＦｉｎＦＥＴのスペースに２またはそれ以上のＦｉｎＦＥＴを形成すること。
【解決手段】 相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体のための方法および構造体を開示する。本発明は、第１フィン（１００）を含む第１型ＦｉｎＦＥＴと、第１フィン（１００）に並列に延在する第２フィン（１０２）を含む第２型ＦｉｎＦＥＴを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域（１３０）の間に配置される絶縁体フィンを含む。第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、絶縁体フィンは、第１フィン（１００）および第２フィン（１０２）とほぼ同じ寸法の幅にされる。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲート（１０６）を含む。ゲート（１０６）は、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域の差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える。第１フィン（１００）および第２フィン（１０２）はほぼ同じ幅である。 （もっと読む）