半導体装置およびその製造方法
【課題】 素子形成領域の占有面積を増大させることなく電気的分離が確実に行なわれる半導体装置と、その製造方法を提供する。
【解決手段】 半導体基板上にBOX層を介在させてN−層3が形成されている。そのN−層3には素子形成領域となるN−層3aを取囲むようにトレンチ分離領域4が形成されている。トレンチ分離領域4はN−層3の表面からBOX層に達するように形成されている。トレンチ分離領域4の外側には、他の素子形成領域となるN−層3bが位置している。トレンチ分離領域4とN−層3aとの間には、P型拡散領域10aが形成されている。P型拡散領域10aは、素子形成領域を取囲むトレンチ分離領域4の内側側壁の全面に接するように切れ目なく連続して形成されている。N−層3a等の素子形成領域には、所定の半導体素子が形成される。
【解決手段】 半導体基板上にBOX層を介在させてN−層3が形成されている。そのN−層3には素子形成領域となるN−層3aを取囲むようにトレンチ分離領域4が形成されている。トレンチ分離領域4はN−層3の表面からBOX層に達するように形成されている。トレンチ分離領域4の外側には、他の素子形成領域となるN−層3bが位置している。トレンチ分離領域4とN−層3aとの間には、P型拡散領域10aが形成されている。P型拡散領域10aは、素子形成領域を取囲むトレンチ分離領域4の内側側壁の全面に接するように切れ目なく連続して形成されている。N−層3a等の素子形成領域には、所定の半導体素子が形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に、トレンチ分離構造を有する半導体装置とその製造方法に関するものである。
【背景技術】
【0002】
高耐圧が要求される集積回路を備えた半導体装置では、素子と素子との間の電気的影響を避けるために、素子間を電気的に分離するための分離構造が必要とされる。特に、トレンチ分離は素子分離に必要な領域が比較的小さいため、高集積化を図るうえで優れた素子分離の手法とされる。とりわけ、SOI(Silicon On Insulator)基板とトレンチ分離とを組合わせた分離構造では、一つの素子が他の素子と電気的に完全に分離されて、素子間の寄生動作が少なく、この分離構造は優れた手法とされる。
【0003】
ここで、そのようなSOI基板を用いた半導体装置の一例について説明する。シリコンの半導体基板上にBOX(Bottom OXide Layer)層を介在させてN−層が形成されている。そのN−層に素子形成領域を形成するとともに素子間を分離するためのトレンチ分離領域が形成されている。その素子形成領域内に、半導体素子として、たとえばソース、ドレイン、ゲートおよびボディを含むnチャネル型のMOS(Metal Oxide Semiconductor)
トランジスタが形成されている。
【0004】
また、特許文献1、2に記載された半導体装置では、トレンチ分離領域に接するようにP型領域が形成された半導体装置も提案されている。従来のSOI基板を用いた半導体装置は上記のように構成される。
【特許文献1】特開2001−44437号公報
【特許文献2】特開2003−197639号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
従来の半導体装置では、素子形成領域のN−層がトレンチ分離領域と接しているため、MOSトランジスタがオフの状態では、電界がトレンチ分離領域にまで及ぶことになる。そのため、トレンチ分離領域の近傍の電界の集中によるMOSトランジスタの主耐圧の低下を防ぐために、素子形成領域内に形成されるMOSトランジスタのボディとなるP型不純物領域とトレンチ分離領域との距離を確保する必要があった。その結果、素子形成領域の占有面積が大きくなるという問題があった。
【0006】
また、MOSトランジスタがオフの状態では、電界がトレンチ分離領域の内部にまで及び、トレンチ分離領域を形成する材料によっては長期的に信頼性が損なわれるおそれがあった。
【0007】
さらに、MOSトランジスタの動作状態によってはBOX層の上面にP型の反転層が形成される場合がある。このとき、N−層の表面に形成されているP型不純物領域とBOX層が接触していないために高速動作時に反転層の形成が遅くなって、スイッチング速度を低下させる問題があった。
【0008】
また、特許文献1、2に記載された半導体装置では、トレンチ分離領域に接するように形成されたP型領域には、異なる2つ以上の電極端子と接続されている。そのために、素子形成領域内の電界を制御することはできず、トレンチ分離の特性を向上するのには限界があった。
【0009】
本発明は上記問題点を解決するためになされたものであり、一つの目的は素子形成領域の占有面積を増大させることなく電気的分離が確実に行なわれる半導体装置を提供することであり、他の目的はそのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0010】
本発明に係る半導体装置は、絶縁膜と第1導電型の半導体層と分離領域と第2導電型の第1不純物領域とを備えている。絶縁膜は、所定の基板の主表面上に形成されている。第1導電型の半導体層は絶縁膜上に形成されている。分離領域は、半導体層において素子形成領域となる所定の領域を連続して取囲むとともに、半導体層の表面から絶縁膜の表面にわたって形成され、内側側壁および外側側壁を有している。第2導電型の第1不純物領域は、分離領域の内側側壁の全面に接するように連続して形成され、所定の領域に位置する半導体層の部分と分離領域との間に位置している。
【0011】
また、本発明に係る半導体装置の製造方法は以下の工程を備えている。所定の基板上に絶縁膜を介在させて形成された第1導電型の半導体層に、素子形成領域となる領域を連続して取囲むとともに、絶縁膜の表面を露出するように溝を形成する。その溝内に露出している、少なくとも所定の領域が位置する側の半導体層の部分の全面に第2導電型の不純物を導入することにより第2導電型の第1不純物領域を形成する。その後、溝に絶縁材料を埋め込む。
【発明の効果】
【0012】
本発明に係る半導体装置によれば、第1不純物領域が分離領域の内側側壁の全面に接するように連続して形成されていることで、分離領域は、所定の領域に位置する半導体層の部分と第1不純物領域とのPN接合によって電気的に分離される。その結果、素子形成領域の面積を増大させることなく電気的な分離をより確実に行なうことができる。
【0013】
本発明に係る半導体装置の製造方法によれば、所定の領域が位置する側の半導体層の部分の全面に第2導電型の第1不純物領域を形成することで、半導体層の部分と第1不純物領域との界面にPN接合が形成されて電気的に分離するための構造を容易に形成することができる。
【発明を実施するための最良の形態】
【0014】
実施の形態1
本発明の実施の形態1に係る半導体装置について説明する。図1および図2に示すように、半導体基板1上にBOX層2が形成されている。そのBOX層2上に、たとえばエピタキシャル層からなるN−層3が形成されている。そのN−層3には素子形成領域となるN−層3の部分(N−層3a)を取囲むようにトレンチ分離領域4が形成されている。トレンチ分離領域4はN−層3の表面からBOX層2に達するように形成されている。トレンチ分離領域4の外側には、他の素子形成領域となるN−層3bが位置している。N−層3上に、たとえばシリコン酸化膜などの絶縁膜15が形成されている。
【0015】
トレンチ分離領域4とN−層3aとの間には、P型拡散領域10aが形成されている。P型拡散領域10aは、素子形成領域を取囲むトレンチ分離領域4の内側側壁の全面に接するように切れ目なく連続して形成されている。N−層3a等の素子形成領域には、後述するように、トランジスタやダイオード等の半導体素子が形成されることになる。
【0016】
上述した半導体装置では、素子形成領域となるN−層3aとトレンチ分離領域4との間に、P型拡散領域10aがトレンチ分離領域4の内側側壁の全面に接するように切れ目なく連続して形成されている。そのため、トレンチ分離領域4は、N−層3aとP型拡散領
域10aとのPN接合によって電気的に分離されることになる。
【0017】
これにより、このようなP型拡散領域10aを備えずに、素子形成領域となるN−層3aと他の素子形成領域となるN−層3bとの間に素子分離領域だけが形成されている従来の半導体装置の場合と比較すると、PN接合によって電気的な分離をより確実に行なうことができる。
【0018】
また、前述した他の従来の半導体装置として、トレンチ分離領域に接するようにP型領域が形成され、そのP型領域に異なる2つ以上の電極端子と接続されていた半導体装置と比較しても、上述した半導体装置では電気的な分離を高めることができる。この場合について、より具体的に説明する。
【0019】
図3および図4に示すように、他の従来の半導体装置では、半導体基板101上にBOX層102を介在させてN−層103が形成されている。そのN−層103には素子形成領域となるN−層103の部分(N−層103a)を取囲むようにトレンチ分離領域104が形成されている。トレンチ分離領域104の外側には、他の素子形成領域となるN−層103bが位置している。N−層103上に絶縁膜115が形成されている。
【0020】
トレンチ分離領域104のうち互いに対向する部分では、トレンチ分離領域104とN−層103aとの間にP型拡散領域110a、110bがそれぞれ形成されている。そのP型拡散領域110aには電極120が電気的に接続され、P型拡散領域110bには電極121が電気的に接続されている。
【0021】
ここで、素子形成領域に形成される半導体素子として、たとえばMOSトランジスタを想定すると、P型拡散領域110aがドレイン領域となりP型拡散領域110bがソース領域となる。電極120がドレイン電極なり電極121がソース電極となる。ドレイン領域およびソース領域は互いに異なる動作を行なうため、ドレイン領域およびソース領域のそれぞれの電位は同じ電位ではない。そのため、図3に示すように、P型拡散領域110aとP型拡散領域110bとは繋がっておらず距離を隔てられて、電気的には接続されていない。
【0022】
このように他の従来の半導体装置におけるP型拡散領域110a,110bでは、それぞれの電位が同電位ではないために、素子分離領域104の内側の電界を制御することが困難になって、素子分離領域104による電気的な分離には限界があった。
【0023】
これに対して、本実施の形態に係る半導体装置では、P型拡散領域10aがトレンチ分離領域4の内側側壁の全面に接するように連続して形成されていることで、P型拡散領域10aの電位は常に同じ電位になる。これにより、トレンチ分離領域においてP型拡散領域10aに接する内側側壁の電位も同じ電位に保たれて、電気的な分離特性を向上することができる。
【0024】
実施の形態2
前述した半導体装置では、トレンチ分離領域の内側側壁に沿ってP型拡散領域が形成されている場合を説明した。ここでは、トレンチ分離領域の内側側壁と外側側壁とのそれぞれの全面に接するようにP型拡散領域が形成されている場合を例に挙げる。
【0025】
図5および図6に示すように、まず、トレンチ分離領域4とN−層3aとの間には、P型拡散領域10aが形成されている。P型拡散領域10aは、素子形成領域を取囲むトレンチ分離領域4の内側側壁の全面に接するように切れ目なく連続して形成されている。
【0026】
そして、トレンチ分離領域4とN−層3bとの間にも、P型拡散領域10bが形成されている。P型拡散領域10bは、素子形成領域を取囲むトレンチ分離領域4の外側側壁の全面に接するように連続して形成されている。なお、これ以外の構成については、前述した半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【0027】
上述した半導体装置では、P型拡散領域10aに加えて、他の素子形成領域となるN−層3bとトレンチ分離領域4との間にP型拡散領域10bが形成されている。これにより、トレンチ分離領域4はN−層3aとP型拡散領域10aとのPN接合に加えて、N−層3bとP型拡散領域10bとのPN接合によっても電気的に分離されることになる。その結果、前述した半導体装置の場合よりも、2つのPN接合によってN−層3aとN−層3bとの電気的な分離をより確実に行なうことができる。
【0028】
実施の形態3
本発明の実施の形態3に係る半導体装置として、P型拡散領域を所定の電位に保持する半導体装置の一例について説明する。図7に示すように、絶縁膜15上には、P型拡散領域10aに電気的に接続される電極20aが形成されている。なお、これ以外の構成については、図2に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【0029】
上述した半導体装置では、電極20aに所定の電圧を印加することによって、P型拡散領域10aの電位を一定の値に保持することができる。たとえば電極20aに0Vの電圧を印加することによって、P型拡散領域10aの電位は0Vに保持されることになる。これにより、N−層3aの電位による電界がトレンチ分離領域4やN−層3bに及ぶのを効率的に防止することができる。
【0030】
実施の形態4
ここでは、P型拡散領域を所定の電位に保持する半導体装置の他の例について説明する。図8に示すように、絶縁膜15上には、P型拡散領域10aに電気的に接続される電極20aに加えて、P型拡散領域10bに電気的に接続される電極20bが形成されている。なお、これ以外の構成については、図6に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【0031】
上述した半導体装置では、電極20aに所定の電圧を印加することによって、P型拡散領域10aの電位を一定の値に保持するとともに、電極20bにも所定の電圧を印加することによって、P型拡散領域10bの電位も一定の値に保持することができる。たとえば電極20a、20bにそれぞれ0Vの電圧を印加することによって、P型拡散領域10aに加えてP型拡散領域10bの電位も0Vに保持されることになる。
【0032】
これにより、P型拡散領域10aだけを備えてこれを0Vに保持する場合と比べると、N−層3aの電位による電界がトレンチ分離領域4やN−層3bに及ぶのを阻止することができるとともに、N−層3bの電位による電界がトレンチ分離領域4やN−層3aに及ぶのを阻止することができる。
【0033】
その結果、それぞれ素子形成領域となるN−層3aとN−層3bとの電気的な相互作用を確実に防止することができる。また、N−層3aとN−層3bに電位が印加された場合でも、トレンチ分離領域4には電界が及ばないので、電気的な分離の信頼性を向上することができる。
【0034】
上述した各実施の形態では、トレンチ分離領域の基本的な構造について説明した。以下の実施の形態では、トレンチ分離領域によって形成された素子形成領域に形成される半導
体素子を具体的に挙げて説明する。
【0035】
実施の形態5
ここでは、素子形成領域に形成される半導体素子としてnチャネル型MOSトランジスタを例に挙げる。図9に示すように、トレンチ分離領域4の内側の領域には素子形成領域となるN−層3aが位置している。トレンチ分離領域4の外側の領域には他の素子形成領域となるN−層3bが位置している。
【0036】
そのN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接続されるように、ボディーとなるP型拡散領域5が形成されている。そのP型拡散領域5の表面には、ソースとなるN+拡散領域6が形成されている。そのN+拡散領域とN−層3によって挟まれたP型拡散領域5の部分上に絶縁膜9を介在させて、ゲートとなる導電膜8が形成されている。
【0037】
P型拡散領域5と距離を隔ててドレインとなるN+拡散領域7が形成されている。素子形成領域を覆うように絶縁膜15が形成されている。その絶縁膜15上にN+拡散領域6に電気的に接続される電極20が形成されている。また、N+拡散領域7に電気的に接続される電極21が形成されている。
【0038】
このようにして、N−層3からなる素子形成領域には、N+拡散領域(ソース)6、N+拡散領域(ドレイン)7、導電膜(ゲート)8およびP型拡散領域(ボディ)5を含むnチャネル型のMOSトランジスタが形成されている。なお、ボディとは、ウェルまたはバックゲートとも呼ばれ、MOSトランジスタにおいてチャネルが形成される領域となり、また、耐圧が保持される部分となる。
【0039】
上述した半導体装置では、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aにボディーとなるP型拡散領域5が接続されて、P型拡散領域10aはP型拡散領域5を含む構造とされる。そのため、素子分離領域4とP型拡散領域5との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
【0040】
また、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されている。そのため、P型拡散領域10の不純物濃度が、たとえば1×1017cm-3以上の十分に高い濃度であれば、ソース・ドレイン間に高い電圧が作用するトランジスタのオフの状態でも、空乏層がトレンチ分離領域4にまで到達するのを阻止することができる。これにより、トレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0041】
さらに、上述した半導体装置では、BOX層2の上面がP型拡散領域10を介してボディーとなるP型拡散領域5と接続されている。そのため、ドレインとなるN+拡散領域7に高い電圧が印加された場合に、BOX層2の上面近傍にP型チャネル層が形成されたとしても、P型チャネル層を形成するホールの供給が速やかに行なわれることになる。その結果、nチャネル型MOSトランジスタの動作速度が向上して半導体装置の性能を向上することができる。
【0042】
実施の形態6
ここでは、素子形成領域に形成される半導体素子としてpチャネル型MOSトランジスタを例に挙げる。図10に示すように、素子形成領域に位置するN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接続されるように、ドレインとなるP型拡散領域5が形成されている。
【0043】
そのP型拡散領域5に隣接するように、ボディーとなるN型拡散領域7が形成されている。そのN型拡散領域7の表面にソースとなるP+拡散領域11が形成されている。そのP+拡散領域11とP型拡散領域5によって挟まれたN型拡散領域7の部分上に絶縁膜9を介在させて、ゲートとなる導電膜8が形成されている。
【0044】
素子形成領域を覆うように絶縁膜15が形成されている。その絶縁膜15上にP+拡散領域5に電気的に接続される電極20が形成されている。また、P+拡散領域11に電気的に接続される電極21が形成されている。
【0045】
このようにして、N−層3からなる素子形成領域には、P+拡散領域(ソース)11、P+拡散領域(ドレイン)5、導電膜(ゲート)8およびN型拡散領域(ボディ)7を含むpチャネル型のMOSトランジスタが形成されている。
【0046】
上述した半導体装置では、前述したnチャネル型のMOSトランジスタの場合と同様に、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aはドレインとなるP型拡散領域5の一部となっているため、素子分離領域4とP型拡散領域5との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
【0047】
また、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されてトレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0048】
実施の形態7
ここでは、素子形成領域に形成される半導体素子としてダイオードを例に挙げる。図11に示すように、素子形成領域に位置するN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接続されるように、アノードとなるP型拡散領域5が形成されている。そのP型拡散領域5と距離を隔ててカソードとなるN型拡散領域7が形成されている。
【0049】
素子形成領域を覆うように絶縁膜15が形成されている。その絶縁膜15上にP+拡散領域5に電気的に接続される電極20が形成されている。また、N型拡散領域7に電気的に接続される電極21が形成されている。このようにして、N−層3からなる素子形成領域には、P+拡散領域(アノード)5およびN型拡散領域(カソード)7を含む高耐圧のダイオードが形成されている。
【0050】
上述した半導体装置においても、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aはアノードとなるP型拡散領域5の一部となっているため、素子分離領域4とP型拡散領域5との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
【0051】
また、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されてトレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0052】
実施の形態8
ここでは、素子形成領域に形成される半導体素子としてバイポーラトランジスタを例に挙げる。図12に示すように、素子形成領域に位置するN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接
続されるように、ベースとなるP型拡散領域5が形成されている。そのP型拡散領域5の表面にはエミッタとなるN+拡散領域6が形成されている。P型拡散領域5と距離を隔ててコレクタとなるN型拡散領域7が形成されている。
【0053】
素子形成領域を覆うように絶縁膜15が形成されている。その絶縁膜15上にP+拡散領域5に電気的に接続される電極21が形成されている。また、N+型拡散領域6に電気的に接続される電極20が形成されている。さらに、N型拡散領域7に電気的に接続される電極22が形成されている。
【0054】
このようにして、N−層3からなる素子形成領域には、N+拡散領域(エミッタ)6、P+拡散領域(ベース)5およびN型拡散領域(コレクタ)7を含む高耐圧のバイポーラトランジスタが形成されている。
【0055】
上述した半導体装置においても、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aはベースとなるP型拡散領域5の一部となっているため、素子分離領域4とP型拡散領域5との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
【0056】
また、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されてトレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0057】
実施の形態9
トレンチ分離領域4の内側側壁に沿って形成されたP型拡散領域10の不純物濃度が比較的低い場合には、P型拡散領域が空乏化して、トレンチ分離領域4の内部に電界が及ぶことになる。そのため、半導体装置の長期的な信頼性を確保することが難しくなる。
【0058】
上述した各実施の形態に係る半導体装置では、P型拡散領域10a,10bの不純物濃度が十分に高濃度であり、これにより、素子形成領域に形成される半導体素子に高電圧が印加された場合であっても、N−層3aに形成される空乏層がトレンチ分離領域にまで到達するのを阻止することができる。その結果、トレンチ分離領域4の内部に電界が発生せず、半導体装置の長期的な信頼性を向上することができる。
【0059】
そこで、このことをnチャネル型のMOSトランジスタの場合を一例としてシミュレーションにより確認した。その結果を図13に示す。図13では、シミュレーションの初期条件として、ソース電位を0V、ゲート電位を0V、基板電位を0V、そしてドレインに約180Vを印加した場合の等ポテンシャルの分布と空乏層の到達位置が示されている。なお、P型拡散領域10aの不純物濃度を少なくとも1×1017cm-3以上とした。
【0060】
図13に示すように、P型拡散領域10aの不純物濃度が十分に高濃度である場合には、等ポテンシャル線53はトレンチ分離領域4にまで達しておらず、空乏層の端51はP型拡散領域4内に位置していることがわかった。これにより、トレンチ分離領域4には高い電界が作用せず長期的な信頼性を向上できることが実験的に確認された。
【0061】
また、一般的にトレンチ分離領域の側壁近傍の素子形成領域の部分では、トレンチを形成する際に生じるダメージ、あるいは、トレンチ分離領域を絶縁材料で埋め込んだ際のストレス等によって結晶欠陥が発生しやすい。そのような結晶欠陥が発生した部分に電界が発生すると、リーク電流の原因となる。
【0062】
上述した各半導体装置では、トレンチ分離領域の内側側壁の全面に接するように連続し
て形成されるP型拡散領域10aの不純物濃度が十分に高いため、トレンチ分離領域4にまで電界が及ぶことが阻止されて、たとえトレンチ分離領域4の近傍に結晶欠陥が発生した場合でも、リーク電流の発生を防ぐことができる。
【0063】
実施の形態10
上述した各実施の形態に説明した半導体装置においては、トレンチ分離領域の内側側壁の全面に接するように連続してP型拡散領域10aが形成されている。そのP型拡散領域10aを素子形成領域に形成された素子の動作時に完全に空乏化しないためには、P型拡散領域10aの不純物濃度を素子を構成する各拡散領域の不純物濃度よりも高くすればよい。
【0064】
たとえば、半導体素子としてnチャネル型のMOSトランジスタが形成されている場合には、P型拡散領域10aの不純物濃度をボディとなるP型拡散層5の不純物濃度よりも高くすればよい。こうすることで、トランジスタのオフの状態など、高い電界が作用するような場合でも、P型拡散領域10aが完全に空乏化してしまうことはない。なお、素子を構成する各拡散領域とは、素子を構成する実質的な拡散領域を意図し、電極と電気的な接触を図るための比較的不純物濃度の高い領域は除かれる。
【0065】
実施の形態11
次に、上述した各実施の形態におけるトレンチ分離領域を備えた半導体装置の製造方法の一例について説明する。まず、図14に示すように、支持基板となるシリコンの半導体基板1上にたとえば厚さ約1μmのBOX層2を介在させて、たとえば厚さ5μmのN−層3が形成された基板(SOI基板)が用意される。
【0066】
次に、図15に示すように、N−層3上に、たとえばシリコン酸化膜などからなる厚さ約500nmのマスク材30が形成される。そのマスク材30をマスクとしてN−層3に異方性エッチングを施すことにより、BOX層2の表面を露出するたとえば幅約1μmのトレンチ31が形成される。トレンチ31は、素子形成領域となる部分を取囲むように連続的に形成される。
【0067】
次に、図16に示すように、トレンチ31の内側側壁に露出しているN−層3の全表面に、イオン注入法によりボロンを、たとえばドーズ量1×1013cm-2〜1×1015cm-2、角度10度以下で斜めに注入することによりP型拡散領域10aが形成される。次に、図17に示すように、トレンチ31の外側側壁に露出しているN−層3の全表面にも、同様の条件によるイオン注入法によりP型拡散領域10bが形成される。
【0068】
なお、図16および図17では、半導体装置のある一断面について、トレンチ31の内側側壁と外側側壁とにP型拡散領域10a、10bをそれぞれ形成する場合を示したが、トレンチ31は、たとえば図1等に示されるように、素子形成領域を取囲むように形成されている。そのため、イオン注入は、素子形成領域を取囲むように形成されたトレンチ31内に露出した内側側壁と外側側壁のすべての部分に注入されるように斜めイオン注入を繰り返すことが必要とされる。
【0069】
また、これらのイオン注入工程では、トレンチ31を形成するためのマスク材30をイオン注入の際のマスクとして適用することができる。イオン注入処理の完了後、そのマスク材30が除去される。
【0070】
次に、図18に示すように、トレンチ31を充填するようにシリコン酸化膜などが充填されてトレンチ分離領域4が形成される。その後、トレンチ分離領域4によって囲まれた素子形成領域に位置するN−層3aに、所望のMOSトランジスタなどの半導体素子(図
示せず)が形成されて半導体装置が完成する。
【0071】
上述した半導体装置では、P型拡散領域10aとP型拡散領域10bがトレンチ分離領域4の内側側壁と外側側壁に沿って連続的に形成されている。これにより、トレンチ分離領域4はN−層3aとP型拡散領域10aとのPN接合と、N−層3bとP型拡散領域10bとのPN接合によっても電気的に分離されることになる。その結果、素子形成領域となるN−層3aと他の素子形成領域となるN−層3bとの電気的な分離をより確実に行なうことができる。
【0072】
なお、すでに説明したように、トレンチ分離領域の内側側壁または外側側壁に沿ってそれぞれ形成されるP型拡散領域10a、10bが、素子形成領域に形成された素子の動作時に完全に空乏化されないようにするには、P型拡散領域10a、10bの不純物濃度を素子を構成する各拡散領域の不純物濃度よりも高くすればよい。
【0073】
そのためには、P型拡散領域10a、10bを形成する際に、P型拡散領域10a、10bの不純物濃度が素子を構成する拡散領域の不純物濃度よりも高くなるように注入条件(注入量)を設定すればよい。
【0074】
こうすることで、N−層3a等に高い電界が作用するような場合でも、P型拡散領域10a等が完全に空乏化してしまうことはない。なお、素子を構成する各拡散領域には、電極と電気的な接触を図るための比較的不純物濃度の高い領域は除かれる。
【0075】
また、素子形成領域としてN−層、トレンチ分離領域の内側側壁の全面に接するように形成される領域としてP型拡散領域を例に挙げて説明したが、この導電型を反転させた構造であってもよい。この場合には、トレンチ分離領域の内側側壁に接するように形成されるN型拡散領域は、ダイオードの場合にはカソードとなる拡散領域を含み、バイポーラトンジスタの場合には、コレクタとなる拡散領域を含むことになる。
【0076】
実施の形態12
ここでは、トレンチ分離領域の内側側壁と外側側壁のそれぞれに接するようにP型拡散領域が形成されている半導体装置の素子形成領域に形成される半導体素子として、nチャネル型のMOSトランジスタとpチャネル型のMOSトランジスタとの双方が形成されたCMOSトランジスタを例に挙げて説明する。
【0077】
図19に示すように、P型拡散領域10aによって囲まれたN−層3aの表面とその近傍には、P型ウェル領域60とN型ウェル領域61がそれぞれ形成されている。N−層3a上にはP型ウェル領域60およびN型ウェル領域61のそれぞれの表面を露出するように絶縁膜11が形成されている。露出したP型ウェル領域60には、所定の間隔を隔ててN型のソース・ドレイン領域62,63がそれぞれ形成されている。そのソース・ドレイン領域62,63によって挟まれたP型ウェル60の領域上にゲート絶縁膜66を介在させてゲート電極68が形成されている。N型のソース・ドレイン領域62およびゲート電極68により、nチャネル型のMOSトランジスタが構成されている。
【0078】
一方、露出したN型ウェル領域61には、所定の間隔を隔ててP型のソース・ドレイン領域64,65がそれぞれ形成されている。そのソース・ドレイン領域64,65によって挟まれたN型ウェル領域61上にゲート絶縁膜67を介在させてゲート電極69が形成されている。P型のソース・ドレイン領域64およびゲート電極69により、pチャネル型のMOSトランジスタが構成されている。
【0079】
また、図19に示すように、P型ウェル領域60はP型拡散領域10aと繋がっており、P型拡散領域10aと電気的に接続されている。そのP型ウェル領域60にはP+拡散領域80が形成され、そのP+拡散領域80には、P型ウェル領域60およびP型拡散領域10aを所定の電位に固定するための電極75が接続されている。なお、N型ウェル領域61についても、N型ウェル領域61を所定の電位に固定するための所定の領域とその領域に接続される電極(いずれも図示せず)が形成されている。なお、これ以外の構成については、図9または図10に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【0080】
この半導体装置では、P型ウェル領域60がP型拡散領域10aと繋がっている場合について説明したが、次に、変形例として、そのP型ウェル領域60がP型拡散領域10aとは繋がっておらず電気的に分離されている場合を例に挙げて説明する。
【0081】
変形例1
図20に示すように、P型ウェル領域60は、P型拡散領域10aおよびP型ウェル領域60aとはN型ウェル領域61を介して電気的に分離されている。つまり、P型ウェル領域60の側方はN型ウェル領域61によって囲まれ、また、P型ウェル領域60の底にはN−層3aが位置している。そのP型ウェル領域60には、P型ウェル領域60を所定の電位に固定するための電極(図示せず)が形成され、N型ウェル領域61についても、N型ウェル領域61を所定の電位に固定するための電極(図示せず)が形成されている。
【0082】
この変形例に係る半導体装置では、P型ウェル領域60がP型拡散領域10aとは電気的に接続されていないことで、P型拡散領域10aの電位とは独立して所定の電位に固定することができる。
【0083】
変形例2
ここでは、より具体的に、P型ウェル領域、N型ウェル領域およびP型拡散領域のそれぞれの電位を独立に設定できる半導体装置について説明する。図21に示すように、P型ウェル領域60にはP+拡散領域81が形成され、N型ウェル領域61にはN+拡散領域82が形成されている。P型拡散領域10aと繋がっているP型ウェル領域60aにはP+拡散領域80が形成されている。
【0084】
P+拡散領域81には、P型ウェル領域60を所定の電位に固定するための電極76が接続され、N+拡散領域82には、N型ウェル領域61を所定の電位に固定するための電極77が接続され、P+拡散領域80には、P型拡散領域10aを所定の電位に固定するための電極75が接続されている。
【0085】
この変形例に係る半導体装置では、電極76,77,75にそれぞれ所定の電圧を印加することで、P型ウェル領域60、N型ウェル領域61およびP型拡散領域10aのそれぞれの電位を独立に設定することができる。
【0086】
上述した実施の形態12に係る各半導体装置では、素子形成領域に半導体素子としてCMOSトランジスタが形成されている場合を例に挙げて説明した。このCMOSトランジスタが形成された半導体装置においても、前述したように、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10aが位置していることでN−層3と電気的に分離されて、トレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0087】
特に、高耐圧素子と低耐圧素子とが混在する半導体装置では、低耐圧のCMOSトランジスタが形成される素子形成領域に隣接して高耐圧素子が配置されるようなパターンであっても、トレンチ分離領域4が高電圧による影響を受けることが抑制されて十分な信頼性を確保することができる。
【0088】
実施の形態13
ここでは、トレンチ分離領域の内側側壁と外側側壁のそれぞれに接するようにP型拡散領域が形成されている半導体装置の素子形成領域に形成される半導体素子として、フラッシュメモリ素子を例に挙げて説明する。
【0089】
図22に示すように、P型拡散領域10aによって囲まれたN−層3aの表面とその近傍には、P型ウェル領域60が形成されている。N−層3a上には、P型ウェル領域60の表面を露出するように絶縁膜11が形成されている。露出したP型ウェル領域60には、所定の間隔を隔ててN型のソース・ドレイン領域62,63がそれぞれ形成されている。そのソース・ドレイン領域62,63によって挟まれたP型ウェル60の領域上にゲート絶縁膜66を介在させてゲート電極部70が形成されている。そのゲート電極部70は、ゲート絶縁膜66上に形成された下層電極70a、その下層電極70a上に形成された誘電体膜70bおよびその誘電体膜70b上に形成された上層電極70cを備えて構成されている。
【0090】
また、P型ウェル領域60はP型拡散領域10aと繋がっており、P型拡散領域10aと電気的に接続されている。そのP型ウェル領域60にはP+拡散領域80が形成され、そのP+拡散領域80には、P型ウェル領域60およびP型拡散領域10aを所定の電位に固定するための電極75が接続されている。
【0091】
この半導体装置では、P型ウェル領域60がP型拡散領域10aと繋がっている場合について説明したが、次に、変形例として、そのP型ウェル領域60がP型拡散領域10aとは繋がっておらず電気的に分離されている場合を例に挙げて説明する。
【0092】
変形例1
図23に示すように、P型ウェル60は、P型拡散領域10aおよびP型ウェル領域60aとはN型ウェル61を介して電気的に分離されている。つまり、P型ウェル領域60の側方はN型ウェル領域61によって囲まれ、また、P型ウェル領域60の底にはN−層3aが位置している。そのP型ウェル領域60にはP+拡散領域81が形成され、そのP+拡散領域81には、P型ウェル領域60を所定の電位に固定するための電極76が接続されている。
【0093】
この変形例に係る半導体装置では、P型ウェル領域60がP型拡散領域10aとは電気的に接続されず、電極76によりP型拡散領域10aの電位とは独立して所定の電位に固定することができる。
【0094】
変形例2
ここでは、より具体的に、P型ウェル領域およびP型拡散領域のそれぞれの電位を独立に設定できる半導体装置について説明する。図24に示すように、P型ウェル領域60にはP+拡散領域81が形成され、P型拡散領域10aと繋がっているP型ウェル領域60aにはP+拡散領域80が形成されている。P+拡散領域81には、P型ウェル領域60を所定の電位に固定するための電極76が接続され、P+拡散領域80には、P型拡散領域10aを所定の電位に固定するための電極75が接続されている。
【0095】
この変形例に係る半導体装置では、電極76,75にそれぞれ所定の電圧を印加することで、P型ウェル領域60およびP型拡散領域10aのそれぞれの電位を独立に設定することができる。なお、N型ウェル領域61に形成されたN+拡散領域82を介して電極77が接続されていることで、N型ウェル領域61も所定の電位に固定することができる。
【0096】
上述した実施の形態13に係る各半導体装置では、素子形成領域に半導体素子としてフラッシュメモリ素子が形成されている場合を例に挙げて説明した。このフラッシュメモリ素子が形成された半導体装置においても、前述したように、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されて、トレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0097】
特に、高耐圧素子と低耐圧素子とが混在する半導体装置では、フラッシュメモリ素子が形成される素子形成領域に隣接してフラッシュメモリ素子に印加される電圧よりも高い電圧が印加される素子が配置されるようなパターンであっても、トレンチ分離領域4が高電圧による影響を受けることが抑制されて十分な信頼性を確保することができる。
【0098】
なお、各実施の形態において挙げられている、膜厚や注入条件等の数値は一例にすぎず、これらの数値に限定されるものではない。また、今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0099】
【図1】本発明の実施の形態1に係る半導体装置の平面図である。
【図2】同実施の形態において、図1に示す断面線II−IIにおける断面図である。
【図3】同実施の形態において比較例に係る半導体装置の平面図である。
【図4】同実施の形態において、図3に示す断面線IV−IVにおける断面図である。
【図5】本発明の実施の形態2に係る半導体装置の平面図である。
【図6】同実施の形態において、図1に示す断面線II−IIに対応する断面図である。
【図7】本発明の実施の形態3に係る半導体装置の平面図である。
【図8】本発明の実施の形態4に係る半導体装置の平面図である。
【図9】本発明の実施の形態5に係る半導体装置の平面図である。
【図10】本発明の実施の形態6に係る半導体装置の平面図である。
【図11】本発明の実施の形態7に係る半導体装置の平面図である。
【図12】本発明の実施の形態8に係る半導体装置の平面図である。
【図13】本発明の各実施の形態に係る半導体装置における素子形成領域のポテンシャル分布および空乏層の延びのシミュレーションの結果を示す図である。
【図14】本発明の実施の形態11に係る半導体装置の製造方法の一工程を示す部分断面図である。
【図15】同実施の形態において、図14に示す工程の後に行なわれる工程を示す断面図である。
【図16】同実施の形態において、図15に示す工程の後に行なわれる工程を示す断面図である。
【図17】同実施の形態において、図16に示す工程の後に行なわれる工程を示す断面図である。
【図18】同実施の形態において、図17に示す工程の後に行なわれる工程を示す断面図である。
【図19】本発明の実施の形態12に係る半導体装置の断面図である。
【図20】同実施の形態において、変形例1に係る半導体装置の断面図である。
【図21】同実施の形態において、変形例2に係る半導体装置の断面図である。
【図22】本発明の実施の形態13に係る半導体装置の断面図である。
【図23】同実施の形態において、変形例1に係る半導体装置の断面図である。
【図24】同実施の形態において、変形例2に係る半導体装置の断面図である。
【符号の説明】
【0100】
1 半導体基板、2 BOX層、3a,3b N−層、4 トレンチ分離領域、5,10a,10b P型拡散領域、6,7 N+拡散領域、8 導電膜、9,11,15 絶縁膜、20a,20b,20,21,22 電極、30 マスク材、31 溝、51 空乏層端、52 PN接合、53 等ポテンシャル線、60,60a P型ウェル領域、61,61a N型ウェル領域、62〜65 ソース・ドレイン領域、66,67 ゲート絶縁膜、68,69 ゲート電極、70 ゲート電極部、70a 下層電極、70b 誘電体膜、70c 上層電極、71〜74 ソース・ドレイン電極、75〜77 電極、80,81 P+拡散領域、82 N+拡散領域。
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に、トレンチ分離構造を有する半導体装置とその製造方法に関するものである。
【背景技術】
【0002】
高耐圧が要求される集積回路を備えた半導体装置では、素子と素子との間の電気的影響を避けるために、素子間を電気的に分離するための分離構造が必要とされる。特に、トレンチ分離は素子分離に必要な領域が比較的小さいため、高集積化を図るうえで優れた素子分離の手法とされる。とりわけ、SOI(Silicon On Insulator)基板とトレンチ分離とを組合わせた分離構造では、一つの素子が他の素子と電気的に完全に分離されて、素子間の寄生動作が少なく、この分離構造は優れた手法とされる。
【0003】
ここで、そのようなSOI基板を用いた半導体装置の一例について説明する。シリコンの半導体基板上にBOX(Bottom OXide Layer)層を介在させてN−層が形成されている。そのN−層に素子形成領域を形成するとともに素子間を分離するためのトレンチ分離領域が形成されている。その素子形成領域内に、半導体素子として、たとえばソース、ドレイン、ゲートおよびボディを含むnチャネル型のMOS(Metal Oxide Semiconductor)
トランジスタが形成されている。
【0004】
また、特許文献1、2に記載された半導体装置では、トレンチ分離領域に接するようにP型領域が形成された半導体装置も提案されている。従来のSOI基板を用いた半導体装置は上記のように構成される。
【特許文献1】特開2001−44437号公報
【特許文献2】特開2003−197639号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
従来の半導体装置では、素子形成領域のN−層がトレンチ分離領域と接しているため、MOSトランジスタがオフの状態では、電界がトレンチ分離領域にまで及ぶことになる。そのため、トレンチ分離領域の近傍の電界の集中によるMOSトランジスタの主耐圧の低下を防ぐために、素子形成領域内に形成されるMOSトランジスタのボディとなるP型不純物領域とトレンチ分離領域との距離を確保する必要があった。その結果、素子形成領域の占有面積が大きくなるという問題があった。
【0006】
また、MOSトランジスタがオフの状態では、電界がトレンチ分離領域の内部にまで及び、トレンチ分離領域を形成する材料によっては長期的に信頼性が損なわれるおそれがあった。
【0007】
さらに、MOSトランジスタの動作状態によってはBOX層の上面にP型の反転層が形成される場合がある。このとき、N−層の表面に形成されているP型不純物領域とBOX層が接触していないために高速動作時に反転層の形成が遅くなって、スイッチング速度を低下させる問題があった。
【0008】
また、特許文献1、2に記載された半導体装置では、トレンチ分離領域に接するように形成されたP型領域には、異なる2つ以上の電極端子と接続されている。そのために、素子形成領域内の電界を制御することはできず、トレンチ分離の特性を向上するのには限界があった。
【0009】
本発明は上記問題点を解決するためになされたものであり、一つの目的は素子形成領域の占有面積を増大させることなく電気的分離が確実に行なわれる半導体装置を提供することであり、他の目的はそのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0010】
本発明に係る半導体装置は、絶縁膜と第1導電型の半導体層と分離領域と第2導電型の第1不純物領域とを備えている。絶縁膜は、所定の基板の主表面上に形成されている。第1導電型の半導体層は絶縁膜上に形成されている。分離領域は、半導体層において素子形成領域となる所定の領域を連続して取囲むとともに、半導体層の表面から絶縁膜の表面にわたって形成され、内側側壁および外側側壁を有している。第2導電型の第1不純物領域は、分離領域の内側側壁の全面に接するように連続して形成され、所定の領域に位置する半導体層の部分と分離領域との間に位置している。
【0011】
また、本発明に係る半導体装置の製造方法は以下の工程を備えている。所定の基板上に絶縁膜を介在させて形成された第1導電型の半導体層に、素子形成領域となる領域を連続して取囲むとともに、絶縁膜の表面を露出するように溝を形成する。その溝内に露出している、少なくとも所定の領域が位置する側の半導体層の部分の全面に第2導電型の不純物を導入することにより第2導電型の第1不純物領域を形成する。その後、溝に絶縁材料を埋め込む。
【発明の効果】
【0012】
本発明に係る半導体装置によれば、第1不純物領域が分離領域の内側側壁の全面に接するように連続して形成されていることで、分離領域は、所定の領域に位置する半導体層の部分と第1不純物領域とのPN接合によって電気的に分離される。その結果、素子形成領域の面積を増大させることなく電気的な分離をより確実に行なうことができる。
【0013】
本発明に係る半導体装置の製造方法によれば、所定の領域が位置する側の半導体層の部分の全面に第2導電型の第1不純物領域を形成することで、半導体層の部分と第1不純物領域との界面にPN接合が形成されて電気的に分離するための構造を容易に形成することができる。
【発明を実施するための最良の形態】
【0014】
実施の形態1
本発明の実施の形態1に係る半導体装置について説明する。図1および図2に示すように、半導体基板1上にBOX層2が形成されている。そのBOX層2上に、たとえばエピタキシャル層からなるN−層3が形成されている。そのN−層3には素子形成領域となるN−層3の部分(N−層3a)を取囲むようにトレンチ分離領域4が形成されている。トレンチ分離領域4はN−層3の表面からBOX層2に達するように形成されている。トレンチ分離領域4の外側には、他の素子形成領域となるN−層3bが位置している。N−層3上に、たとえばシリコン酸化膜などの絶縁膜15が形成されている。
【0015】
トレンチ分離領域4とN−層3aとの間には、P型拡散領域10aが形成されている。P型拡散領域10aは、素子形成領域を取囲むトレンチ分離領域4の内側側壁の全面に接するように切れ目なく連続して形成されている。N−層3a等の素子形成領域には、後述するように、トランジスタやダイオード等の半導体素子が形成されることになる。
【0016】
上述した半導体装置では、素子形成領域となるN−層3aとトレンチ分離領域4との間に、P型拡散領域10aがトレンチ分離領域4の内側側壁の全面に接するように切れ目なく連続して形成されている。そのため、トレンチ分離領域4は、N−層3aとP型拡散領
域10aとのPN接合によって電気的に分離されることになる。
【0017】
これにより、このようなP型拡散領域10aを備えずに、素子形成領域となるN−層3aと他の素子形成領域となるN−層3bとの間に素子分離領域だけが形成されている従来の半導体装置の場合と比較すると、PN接合によって電気的な分離をより確実に行なうことができる。
【0018】
また、前述した他の従来の半導体装置として、トレンチ分離領域に接するようにP型領域が形成され、そのP型領域に異なる2つ以上の電極端子と接続されていた半導体装置と比較しても、上述した半導体装置では電気的な分離を高めることができる。この場合について、より具体的に説明する。
【0019】
図3および図4に示すように、他の従来の半導体装置では、半導体基板101上にBOX層102を介在させてN−層103が形成されている。そのN−層103には素子形成領域となるN−層103の部分(N−層103a)を取囲むようにトレンチ分離領域104が形成されている。トレンチ分離領域104の外側には、他の素子形成領域となるN−層103bが位置している。N−層103上に絶縁膜115が形成されている。
【0020】
トレンチ分離領域104のうち互いに対向する部分では、トレンチ分離領域104とN−層103aとの間にP型拡散領域110a、110bがそれぞれ形成されている。そのP型拡散領域110aには電極120が電気的に接続され、P型拡散領域110bには電極121が電気的に接続されている。
【0021】
ここで、素子形成領域に形成される半導体素子として、たとえばMOSトランジスタを想定すると、P型拡散領域110aがドレイン領域となりP型拡散領域110bがソース領域となる。電極120がドレイン電極なり電極121がソース電極となる。ドレイン領域およびソース領域は互いに異なる動作を行なうため、ドレイン領域およびソース領域のそれぞれの電位は同じ電位ではない。そのため、図3に示すように、P型拡散領域110aとP型拡散領域110bとは繋がっておらず距離を隔てられて、電気的には接続されていない。
【0022】
このように他の従来の半導体装置におけるP型拡散領域110a,110bでは、それぞれの電位が同電位ではないために、素子分離領域104の内側の電界を制御することが困難になって、素子分離領域104による電気的な分離には限界があった。
【0023】
これに対して、本実施の形態に係る半導体装置では、P型拡散領域10aがトレンチ分離領域4の内側側壁の全面に接するように連続して形成されていることで、P型拡散領域10aの電位は常に同じ電位になる。これにより、トレンチ分離領域においてP型拡散領域10aに接する内側側壁の電位も同じ電位に保たれて、電気的な分離特性を向上することができる。
【0024】
実施の形態2
前述した半導体装置では、トレンチ分離領域の内側側壁に沿ってP型拡散領域が形成されている場合を説明した。ここでは、トレンチ分離領域の内側側壁と外側側壁とのそれぞれの全面に接するようにP型拡散領域が形成されている場合を例に挙げる。
【0025】
図5および図6に示すように、まず、トレンチ分離領域4とN−層3aとの間には、P型拡散領域10aが形成されている。P型拡散領域10aは、素子形成領域を取囲むトレンチ分離領域4の内側側壁の全面に接するように切れ目なく連続して形成されている。
【0026】
そして、トレンチ分離領域4とN−層3bとの間にも、P型拡散領域10bが形成されている。P型拡散領域10bは、素子形成領域を取囲むトレンチ分離領域4の外側側壁の全面に接するように連続して形成されている。なお、これ以外の構成については、前述した半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【0027】
上述した半導体装置では、P型拡散領域10aに加えて、他の素子形成領域となるN−層3bとトレンチ分離領域4との間にP型拡散領域10bが形成されている。これにより、トレンチ分離領域4はN−層3aとP型拡散領域10aとのPN接合に加えて、N−層3bとP型拡散領域10bとのPN接合によっても電気的に分離されることになる。その結果、前述した半導体装置の場合よりも、2つのPN接合によってN−層3aとN−層3bとの電気的な分離をより確実に行なうことができる。
【0028】
実施の形態3
本発明の実施の形態3に係る半導体装置として、P型拡散領域を所定の電位に保持する半導体装置の一例について説明する。図7に示すように、絶縁膜15上には、P型拡散領域10aに電気的に接続される電極20aが形成されている。なお、これ以外の構成については、図2に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【0029】
上述した半導体装置では、電極20aに所定の電圧を印加することによって、P型拡散領域10aの電位を一定の値に保持することができる。たとえば電極20aに0Vの電圧を印加することによって、P型拡散領域10aの電位は0Vに保持されることになる。これにより、N−層3aの電位による電界がトレンチ分離領域4やN−層3bに及ぶのを効率的に防止することができる。
【0030】
実施の形態4
ここでは、P型拡散領域を所定の電位に保持する半導体装置の他の例について説明する。図8に示すように、絶縁膜15上には、P型拡散領域10aに電気的に接続される電極20aに加えて、P型拡散領域10bに電気的に接続される電極20bが形成されている。なお、これ以外の構成については、図6に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【0031】
上述した半導体装置では、電極20aに所定の電圧を印加することによって、P型拡散領域10aの電位を一定の値に保持するとともに、電極20bにも所定の電圧を印加することによって、P型拡散領域10bの電位も一定の値に保持することができる。たとえば電極20a、20bにそれぞれ0Vの電圧を印加することによって、P型拡散領域10aに加えてP型拡散領域10bの電位も0Vに保持されることになる。
【0032】
これにより、P型拡散領域10aだけを備えてこれを0Vに保持する場合と比べると、N−層3aの電位による電界がトレンチ分離領域4やN−層3bに及ぶのを阻止することができるとともに、N−層3bの電位による電界がトレンチ分離領域4やN−層3aに及ぶのを阻止することができる。
【0033】
その結果、それぞれ素子形成領域となるN−層3aとN−層3bとの電気的な相互作用を確実に防止することができる。また、N−層3aとN−層3bに電位が印加された場合でも、トレンチ分離領域4には電界が及ばないので、電気的な分離の信頼性を向上することができる。
【0034】
上述した各実施の形態では、トレンチ分離領域の基本的な構造について説明した。以下の実施の形態では、トレンチ分離領域によって形成された素子形成領域に形成される半導
体素子を具体的に挙げて説明する。
【0035】
実施の形態5
ここでは、素子形成領域に形成される半導体素子としてnチャネル型MOSトランジスタを例に挙げる。図9に示すように、トレンチ分離領域4の内側の領域には素子形成領域となるN−層3aが位置している。トレンチ分離領域4の外側の領域には他の素子形成領域となるN−層3bが位置している。
【0036】
そのN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接続されるように、ボディーとなるP型拡散領域5が形成されている。そのP型拡散領域5の表面には、ソースとなるN+拡散領域6が形成されている。そのN+拡散領域とN−層3によって挟まれたP型拡散領域5の部分上に絶縁膜9を介在させて、ゲートとなる導電膜8が形成されている。
【0037】
P型拡散領域5と距離を隔ててドレインとなるN+拡散領域7が形成されている。素子形成領域を覆うように絶縁膜15が形成されている。その絶縁膜15上にN+拡散領域6に電気的に接続される電極20が形成されている。また、N+拡散領域7に電気的に接続される電極21が形成されている。
【0038】
このようにして、N−層3からなる素子形成領域には、N+拡散領域(ソース)6、N+拡散領域(ドレイン)7、導電膜(ゲート)8およびP型拡散領域(ボディ)5を含むnチャネル型のMOSトランジスタが形成されている。なお、ボディとは、ウェルまたはバックゲートとも呼ばれ、MOSトランジスタにおいてチャネルが形成される領域となり、また、耐圧が保持される部分となる。
【0039】
上述した半導体装置では、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aにボディーとなるP型拡散領域5が接続されて、P型拡散領域10aはP型拡散領域5を含む構造とされる。そのため、素子分離領域4とP型拡散領域5との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
【0040】
また、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されている。そのため、P型拡散領域10の不純物濃度が、たとえば1×1017cm-3以上の十分に高い濃度であれば、ソース・ドレイン間に高い電圧が作用するトランジスタのオフの状態でも、空乏層がトレンチ分離領域4にまで到達するのを阻止することができる。これにより、トレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0041】
さらに、上述した半導体装置では、BOX層2の上面がP型拡散領域10を介してボディーとなるP型拡散領域5と接続されている。そのため、ドレインとなるN+拡散領域7に高い電圧が印加された場合に、BOX層2の上面近傍にP型チャネル層が形成されたとしても、P型チャネル層を形成するホールの供給が速やかに行なわれることになる。その結果、nチャネル型MOSトランジスタの動作速度が向上して半導体装置の性能を向上することができる。
【0042】
実施の形態6
ここでは、素子形成領域に形成される半導体素子としてpチャネル型MOSトランジスタを例に挙げる。図10に示すように、素子形成領域に位置するN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接続されるように、ドレインとなるP型拡散領域5が形成されている。
【0043】
そのP型拡散領域5に隣接するように、ボディーとなるN型拡散領域7が形成されている。そのN型拡散領域7の表面にソースとなるP+拡散領域11が形成されている。そのP+拡散領域11とP型拡散領域5によって挟まれたN型拡散領域7の部分上に絶縁膜9を介在させて、ゲートとなる導電膜8が形成されている。
【0044】
素子形成領域を覆うように絶縁膜15が形成されている。その絶縁膜15上にP+拡散領域5に電気的に接続される電極20が形成されている。また、P+拡散領域11に電気的に接続される電極21が形成されている。
【0045】
このようにして、N−層3からなる素子形成領域には、P+拡散領域(ソース)11、P+拡散領域(ドレイン)5、導電膜(ゲート)8およびN型拡散領域(ボディ)7を含むpチャネル型のMOSトランジスタが形成されている。
【0046】
上述した半導体装置では、前述したnチャネル型のMOSトランジスタの場合と同様に、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aはドレインとなるP型拡散領域5の一部となっているため、素子分離領域4とP型拡散領域5との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
【0047】
また、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されてトレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0048】
実施の形態7
ここでは、素子形成領域に形成される半導体素子としてダイオードを例に挙げる。図11に示すように、素子形成領域に位置するN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接続されるように、アノードとなるP型拡散領域5が形成されている。そのP型拡散領域5と距離を隔ててカソードとなるN型拡散領域7が形成されている。
【0049】
素子形成領域を覆うように絶縁膜15が形成されている。その絶縁膜15上にP+拡散領域5に電気的に接続される電極20が形成されている。また、N型拡散領域7に電気的に接続される電極21が形成されている。このようにして、N−層3からなる素子形成領域には、P+拡散領域(アノード)5およびN型拡散領域(カソード)7を含む高耐圧のダイオードが形成されている。
【0050】
上述した半導体装置においても、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aはアノードとなるP型拡散領域5の一部となっているため、素子分離領域4とP型拡散領域5との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
【0051】
また、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されてトレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0052】
実施の形態8
ここでは、素子形成領域に形成される半導体素子としてバイポーラトランジスタを例に挙げる。図12に示すように、素子形成領域に位置するN−層3aの表面には、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aに接
続されるように、ベースとなるP型拡散領域5が形成されている。そのP型拡散領域5の表面にはエミッタとなるN+拡散領域6が形成されている。P型拡散領域5と距離を隔ててコレクタとなるN型拡散領域7が形成されている。
【0053】
素子形成領域を覆うように絶縁膜15が形成されている。その絶縁膜15上にP+拡散領域5に電気的に接続される電極21が形成されている。また、N+型拡散領域6に電気的に接続される電極20が形成されている。さらに、N型拡散領域7に電気的に接続される電極22が形成されている。
【0054】
このようにして、N−層3からなる素子形成領域には、N+拡散領域(エミッタ)6、P+拡散領域(ベース)5およびN型拡散領域(コレクタ)7を含む高耐圧のバイポーラトランジスタが形成されている。
【0055】
上述した半導体装置においても、トレンチ分離領域4の内側側壁の全面に接するように連続して形成されたP型拡散領域10aはベースとなるP型拡散領域5の一部となっているため、素子分離領域4とP型拡散領域5との距離を確保する必要がなく、素子形成領域の占有面積の増大を抑制することができる。
【0056】
また、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されてトレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0057】
実施の形態9
トレンチ分離領域4の内側側壁に沿って形成されたP型拡散領域10の不純物濃度が比較的低い場合には、P型拡散領域が空乏化して、トレンチ分離領域4の内部に電界が及ぶことになる。そのため、半導体装置の長期的な信頼性を確保することが難しくなる。
【0058】
上述した各実施の形態に係る半導体装置では、P型拡散領域10a,10bの不純物濃度が十分に高濃度であり、これにより、素子形成領域に形成される半導体素子に高電圧が印加された場合であっても、N−層3aに形成される空乏層がトレンチ分離領域にまで到達するのを阻止することができる。その結果、トレンチ分離領域4の内部に電界が発生せず、半導体装置の長期的な信頼性を向上することができる。
【0059】
そこで、このことをnチャネル型のMOSトランジスタの場合を一例としてシミュレーションにより確認した。その結果を図13に示す。図13では、シミュレーションの初期条件として、ソース電位を0V、ゲート電位を0V、基板電位を0V、そしてドレインに約180Vを印加した場合の等ポテンシャルの分布と空乏層の到達位置が示されている。なお、P型拡散領域10aの不純物濃度を少なくとも1×1017cm-3以上とした。
【0060】
図13に示すように、P型拡散領域10aの不純物濃度が十分に高濃度である場合には、等ポテンシャル線53はトレンチ分離領域4にまで達しておらず、空乏層の端51はP型拡散領域4内に位置していることがわかった。これにより、トレンチ分離領域4には高い電界が作用せず長期的な信頼性を向上できることが実験的に確認された。
【0061】
また、一般的にトレンチ分離領域の側壁近傍の素子形成領域の部分では、トレンチを形成する際に生じるダメージ、あるいは、トレンチ分離領域を絶縁材料で埋め込んだ際のストレス等によって結晶欠陥が発生しやすい。そのような結晶欠陥が発生した部分に電界が発生すると、リーク電流の原因となる。
【0062】
上述した各半導体装置では、トレンチ分離領域の内側側壁の全面に接するように連続し
て形成されるP型拡散領域10aの不純物濃度が十分に高いため、トレンチ分離領域4にまで電界が及ぶことが阻止されて、たとえトレンチ分離領域4の近傍に結晶欠陥が発生した場合でも、リーク電流の発生を防ぐことができる。
【0063】
実施の形態10
上述した各実施の形態に説明した半導体装置においては、トレンチ分離領域の内側側壁の全面に接するように連続してP型拡散領域10aが形成されている。そのP型拡散領域10aを素子形成領域に形成された素子の動作時に完全に空乏化しないためには、P型拡散領域10aの不純物濃度を素子を構成する各拡散領域の不純物濃度よりも高くすればよい。
【0064】
たとえば、半導体素子としてnチャネル型のMOSトランジスタが形成されている場合には、P型拡散領域10aの不純物濃度をボディとなるP型拡散層5の不純物濃度よりも高くすればよい。こうすることで、トランジスタのオフの状態など、高い電界が作用するような場合でも、P型拡散領域10aが完全に空乏化してしまうことはない。なお、素子を構成する各拡散領域とは、素子を構成する実質的な拡散領域を意図し、電極と電気的な接触を図るための比較的不純物濃度の高い領域は除かれる。
【0065】
実施の形態11
次に、上述した各実施の形態におけるトレンチ分離領域を備えた半導体装置の製造方法の一例について説明する。まず、図14に示すように、支持基板となるシリコンの半導体基板1上にたとえば厚さ約1μmのBOX層2を介在させて、たとえば厚さ5μmのN−層3が形成された基板(SOI基板)が用意される。
【0066】
次に、図15に示すように、N−層3上に、たとえばシリコン酸化膜などからなる厚さ約500nmのマスク材30が形成される。そのマスク材30をマスクとしてN−層3に異方性エッチングを施すことにより、BOX層2の表面を露出するたとえば幅約1μmのトレンチ31が形成される。トレンチ31は、素子形成領域となる部分を取囲むように連続的に形成される。
【0067】
次に、図16に示すように、トレンチ31の内側側壁に露出しているN−層3の全表面に、イオン注入法によりボロンを、たとえばドーズ量1×1013cm-2〜1×1015cm-2、角度10度以下で斜めに注入することによりP型拡散領域10aが形成される。次に、図17に示すように、トレンチ31の外側側壁に露出しているN−層3の全表面にも、同様の条件によるイオン注入法によりP型拡散領域10bが形成される。
【0068】
なお、図16および図17では、半導体装置のある一断面について、トレンチ31の内側側壁と外側側壁とにP型拡散領域10a、10bをそれぞれ形成する場合を示したが、トレンチ31は、たとえば図1等に示されるように、素子形成領域を取囲むように形成されている。そのため、イオン注入は、素子形成領域を取囲むように形成されたトレンチ31内に露出した内側側壁と外側側壁のすべての部分に注入されるように斜めイオン注入を繰り返すことが必要とされる。
【0069】
また、これらのイオン注入工程では、トレンチ31を形成するためのマスク材30をイオン注入の際のマスクとして適用することができる。イオン注入処理の完了後、そのマスク材30が除去される。
【0070】
次に、図18に示すように、トレンチ31を充填するようにシリコン酸化膜などが充填されてトレンチ分離領域4が形成される。その後、トレンチ分離領域4によって囲まれた素子形成領域に位置するN−層3aに、所望のMOSトランジスタなどの半導体素子(図
示せず)が形成されて半導体装置が完成する。
【0071】
上述した半導体装置では、P型拡散領域10aとP型拡散領域10bがトレンチ分離領域4の内側側壁と外側側壁に沿って連続的に形成されている。これにより、トレンチ分離領域4はN−層3aとP型拡散領域10aとのPN接合と、N−層3bとP型拡散領域10bとのPN接合によっても電気的に分離されることになる。その結果、素子形成領域となるN−層3aと他の素子形成領域となるN−層3bとの電気的な分離をより確実に行なうことができる。
【0072】
なお、すでに説明したように、トレンチ分離領域の内側側壁または外側側壁に沿ってそれぞれ形成されるP型拡散領域10a、10bが、素子形成領域に形成された素子の動作時に完全に空乏化されないようにするには、P型拡散領域10a、10bの不純物濃度を素子を構成する各拡散領域の不純物濃度よりも高くすればよい。
【0073】
そのためには、P型拡散領域10a、10bを形成する際に、P型拡散領域10a、10bの不純物濃度が素子を構成する拡散領域の不純物濃度よりも高くなるように注入条件(注入量)を設定すればよい。
【0074】
こうすることで、N−層3a等に高い電界が作用するような場合でも、P型拡散領域10a等が完全に空乏化してしまうことはない。なお、素子を構成する各拡散領域には、電極と電気的な接触を図るための比較的不純物濃度の高い領域は除かれる。
【0075】
また、素子形成領域としてN−層、トレンチ分離領域の内側側壁の全面に接するように形成される領域としてP型拡散領域を例に挙げて説明したが、この導電型を反転させた構造であってもよい。この場合には、トレンチ分離領域の内側側壁に接するように形成されるN型拡散領域は、ダイオードの場合にはカソードとなる拡散領域を含み、バイポーラトンジスタの場合には、コレクタとなる拡散領域を含むことになる。
【0076】
実施の形態12
ここでは、トレンチ分離領域の内側側壁と外側側壁のそれぞれに接するようにP型拡散領域が形成されている半導体装置の素子形成領域に形成される半導体素子として、nチャネル型のMOSトランジスタとpチャネル型のMOSトランジスタとの双方が形成されたCMOSトランジスタを例に挙げて説明する。
【0077】
図19に示すように、P型拡散領域10aによって囲まれたN−層3aの表面とその近傍には、P型ウェル領域60とN型ウェル領域61がそれぞれ形成されている。N−層3a上にはP型ウェル領域60およびN型ウェル領域61のそれぞれの表面を露出するように絶縁膜11が形成されている。露出したP型ウェル領域60には、所定の間隔を隔ててN型のソース・ドレイン領域62,63がそれぞれ形成されている。そのソース・ドレイン領域62,63によって挟まれたP型ウェル60の領域上にゲート絶縁膜66を介在させてゲート電極68が形成されている。N型のソース・ドレイン領域62およびゲート電極68により、nチャネル型のMOSトランジスタが構成されている。
【0078】
一方、露出したN型ウェル領域61には、所定の間隔を隔ててP型のソース・ドレイン領域64,65がそれぞれ形成されている。そのソース・ドレイン領域64,65によって挟まれたN型ウェル領域61上にゲート絶縁膜67を介在させてゲート電極69が形成されている。P型のソース・ドレイン領域64およびゲート電極69により、pチャネル型のMOSトランジスタが構成されている。
【0079】
また、図19に示すように、P型ウェル領域60はP型拡散領域10aと繋がっており、P型拡散領域10aと電気的に接続されている。そのP型ウェル領域60にはP+拡散領域80が形成され、そのP+拡散領域80には、P型ウェル領域60およびP型拡散領域10aを所定の電位に固定するための電極75が接続されている。なお、N型ウェル領域61についても、N型ウェル領域61を所定の電位に固定するための所定の領域とその領域に接続される電極(いずれも図示せず)が形成されている。なお、これ以外の構成については、図9または図10に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【0080】
この半導体装置では、P型ウェル領域60がP型拡散領域10aと繋がっている場合について説明したが、次に、変形例として、そのP型ウェル領域60がP型拡散領域10aとは繋がっておらず電気的に分離されている場合を例に挙げて説明する。
【0081】
変形例1
図20に示すように、P型ウェル領域60は、P型拡散領域10aおよびP型ウェル領域60aとはN型ウェル領域61を介して電気的に分離されている。つまり、P型ウェル領域60の側方はN型ウェル領域61によって囲まれ、また、P型ウェル領域60の底にはN−層3aが位置している。そのP型ウェル領域60には、P型ウェル領域60を所定の電位に固定するための電極(図示せず)が形成され、N型ウェル領域61についても、N型ウェル領域61を所定の電位に固定するための電極(図示せず)が形成されている。
【0082】
この変形例に係る半導体装置では、P型ウェル領域60がP型拡散領域10aとは電気的に接続されていないことで、P型拡散領域10aの電位とは独立して所定の電位に固定することができる。
【0083】
変形例2
ここでは、より具体的に、P型ウェル領域、N型ウェル領域およびP型拡散領域のそれぞれの電位を独立に設定できる半導体装置について説明する。図21に示すように、P型ウェル領域60にはP+拡散領域81が形成され、N型ウェル領域61にはN+拡散領域82が形成されている。P型拡散領域10aと繋がっているP型ウェル領域60aにはP+拡散領域80が形成されている。
【0084】
P+拡散領域81には、P型ウェル領域60を所定の電位に固定するための電極76が接続され、N+拡散領域82には、N型ウェル領域61を所定の電位に固定するための電極77が接続され、P+拡散領域80には、P型拡散領域10aを所定の電位に固定するための電極75が接続されている。
【0085】
この変形例に係る半導体装置では、電極76,77,75にそれぞれ所定の電圧を印加することで、P型ウェル領域60、N型ウェル領域61およびP型拡散領域10aのそれぞれの電位を独立に設定することができる。
【0086】
上述した実施の形態12に係る各半導体装置では、素子形成領域に半導体素子としてCMOSトランジスタが形成されている場合を例に挙げて説明した。このCMOSトランジスタが形成された半導体装置においても、前述したように、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10aが位置していることでN−層3と電気的に分離されて、トレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0087】
特に、高耐圧素子と低耐圧素子とが混在する半導体装置では、低耐圧のCMOSトランジスタが形成される素子形成領域に隣接して高耐圧素子が配置されるようなパターンであっても、トレンチ分離領域4が高電圧による影響を受けることが抑制されて十分な信頼性を確保することができる。
【0088】
実施の形態13
ここでは、トレンチ分離領域の内側側壁と外側側壁のそれぞれに接するようにP型拡散領域が形成されている半導体装置の素子形成領域に形成される半導体素子として、フラッシュメモリ素子を例に挙げて説明する。
【0089】
図22に示すように、P型拡散領域10aによって囲まれたN−層3aの表面とその近傍には、P型ウェル領域60が形成されている。N−層3a上には、P型ウェル領域60の表面を露出するように絶縁膜11が形成されている。露出したP型ウェル領域60には、所定の間隔を隔ててN型のソース・ドレイン領域62,63がそれぞれ形成されている。そのソース・ドレイン領域62,63によって挟まれたP型ウェル60の領域上にゲート絶縁膜66を介在させてゲート電極部70が形成されている。そのゲート電極部70は、ゲート絶縁膜66上に形成された下層電極70a、その下層電極70a上に形成された誘電体膜70bおよびその誘電体膜70b上に形成された上層電極70cを備えて構成されている。
【0090】
また、P型ウェル領域60はP型拡散領域10aと繋がっており、P型拡散領域10aと電気的に接続されている。そのP型ウェル領域60にはP+拡散領域80が形成され、そのP+拡散領域80には、P型ウェル領域60およびP型拡散領域10aを所定の電位に固定するための電極75が接続されている。
【0091】
この半導体装置では、P型ウェル領域60がP型拡散領域10aと繋がっている場合について説明したが、次に、変形例として、そのP型ウェル領域60がP型拡散領域10aとは繋がっておらず電気的に分離されている場合を例に挙げて説明する。
【0092】
変形例1
図23に示すように、P型ウェル60は、P型拡散領域10aおよびP型ウェル領域60aとはN型ウェル61を介して電気的に分離されている。つまり、P型ウェル領域60の側方はN型ウェル領域61によって囲まれ、また、P型ウェル領域60の底にはN−層3aが位置している。そのP型ウェル領域60にはP+拡散領域81が形成され、そのP+拡散領域81には、P型ウェル領域60を所定の電位に固定するための電極76が接続されている。
【0093】
この変形例に係る半導体装置では、P型ウェル領域60がP型拡散領域10aとは電気的に接続されず、電極76によりP型拡散領域10aの電位とは独立して所定の電位に固定することができる。
【0094】
変形例2
ここでは、より具体的に、P型ウェル領域およびP型拡散領域のそれぞれの電位を独立に設定できる半導体装置について説明する。図24に示すように、P型ウェル領域60にはP+拡散領域81が形成され、P型拡散領域10aと繋がっているP型ウェル領域60aにはP+拡散領域80が形成されている。P+拡散領域81には、P型ウェル領域60を所定の電位に固定するための電極76が接続され、P+拡散領域80には、P型拡散領域10aを所定の電位に固定するための電極75が接続されている。
【0095】
この変形例に係る半導体装置では、電極76,75にそれぞれ所定の電圧を印加することで、P型ウェル領域60およびP型拡散領域10aのそれぞれの電位を独立に設定することができる。なお、N型ウェル領域61に形成されたN+拡散領域82を介して電極77が接続されていることで、N型ウェル領域61も所定の電位に固定することができる。
【0096】
上述した実施の形態13に係る各半導体装置では、素子形成領域に半導体素子としてフラッシュメモリ素子が形成されている場合を例に挙げて説明した。このフラッシュメモリ素子が形成された半導体装置においても、前述したように、トレンチ分離領域4は、トレンチ分離領域4とN−層3との間にP型拡散領域10が位置していることでN−層3と電気的に分離されて、トレンチ分離領域4には高い電界が作用せず、半導体装置の長期的な信頼性を向上することができる。
【0097】
特に、高耐圧素子と低耐圧素子とが混在する半導体装置では、フラッシュメモリ素子が形成される素子形成領域に隣接してフラッシュメモリ素子に印加される電圧よりも高い電圧が印加される素子が配置されるようなパターンであっても、トレンチ分離領域4が高電圧による影響を受けることが抑制されて十分な信頼性を確保することができる。
【0098】
なお、各実施の形態において挙げられている、膜厚や注入条件等の数値は一例にすぎず、これらの数値に限定されるものではない。また、今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0099】
【図1】本発明の実施の形態1に係る半導体装置の平面図である。
【図2】同実施の形態において、図1に示す断面線II−IIにおける断面図である。
【図3】同実施の形態において比較例に係る半導体装置の平面図である。
【図4】同実施の形態において、図3に示す断面線IV−IVにおける断面図である。
【図5】本発明の実施の形態2に係る半導体装置の平面図である。
【図6】同実施の形態において、図1に示す断面線II−IIに対応する断面図である。
【図7】本発明の実施の形態3に係る半導体装置の平面図である。
【図8】本発明の実施の形態4に係る半導体装置の平面図である。
【図9】本発明の実施の形態5に係る半導体装置の平面図である。
【図10】本発明の実施の形態6に係る半導体装置の平面図である。
【図11】本発明の実施の形態7に係る半導体装置の平面図である。
【図12】本発明の実施の形態8に係る半導体装置の平面図である。
【図13】本発明の各実施の形態に係る半導体装置における素子形成領域のポテンシャル分布および空乏層の延びのシミュレーションの結果を示す図である。
【図14】本発明の実施の形態11に係る半導体装置の製造方法の一工程を示す部分断面図である。
【図15】同実施の形態において、図14に示す工程の後に行なわれる工程を示す断面図である。
【図16】同実施の形態において、図15に示す工程の後に行なわれる工程を示す断面図である。
【図17】同実施の形態において、図16に示す工程の後に行なわれる工程を示す断面図である。
【図18】同実施の形態において、図17に示す工程の後に行なわれる工程を示す断面図である。
【図19】本発明の実施の形態12に係る半導体装置の断面図である。
【図20】同実施の形態において、変形例1に係る半導体装置の断面図である。
【図21】同実施の形態において、変形例2に係る半導体装置の断面図である。
【図22】本発明の実施の形態13に係る半導体装置の断面図である。
【図23】同実施の形態において、変形例1に係る半導体装置の断面図である。
【図24】同実施の形態において、変形例2に係る半導体装置の断面図である。
【符号の説明】
【0100】
1 半導体基板、2 BOX層、3a,3b N−層、4 トレンチ分離領域、5,10a,10b P型拡散領域、6,7 N+拡散領域、8 導電膜、9,11,15 絶縁膜、20a,20b,20,21,22 電極、30 マスク材、31 溝、51 空乏層端、52 PN接合、53 等ポテンシャル線、60,60a P型ウェル領域、61,61a N型ウェル領域、62〜65 ソース・ドレイン領域、66,67 ゲート絶縁膜、68,69 ゲート電極、70 ゲート電極部、70a 下層電極、70b 誘電体膜、70c 上層電極、71〜74 ソース・ドレイン電極、75〜77 電極、80,81 P+拡散領域、82 N+拡散領域。
【特許請求の範囲】
【請求項1】
所定の基板の主表面上に形成された絶縁膜と、
前記絶縁膜上に形成された第1導電型の半導体層と、
前記半導体層において素子形成領域となる所定の領域を連続して取囲むとともに、前記半導体層の表面から前記絶縁膜の表面にわたって形成され、内側側壁および外側側壁を有する分離領域と、
前記分離領域の前記内側側壁の全面に接するように連続して形成され、前記所定の領域に位置する前記半導体層の部分と前記分離領域との間に位置する第2導電型の第1不純物領域と
を備えた、半導体装置。
【請求項2】
前記第1不純物領域に電気的に接続されるように形成され、前記第1不純物領域を所定の電位に保持するための第1電極を備えた、請求項1記載の半導体装置。
【請求項3】
前記半導体層において前記分離領域の外側に位置し他の素子形成領域となる他の所定の領域と、
前記分離領域の前記外側側壁の全面に接するように形成され、前記他の所定の領域に位置する前記半導体層の部分と前記分離領域との間に位置する第2導電型の第2不純物領域と
を備えた、請求項1または2に記載の半導体装置。
【請求項4】
前記第2不純物領域に電気的に接続されるように形成され、前記第2不純物領域を所定の電位に保持するための第2電極を備えた、請求項3記載の半導体装置。
【請求項5】
前記所定の領域に形成された素子を備えた、請求項1〜4のいずれかに記載の半導体装置。
【請求項6】
前記素子として、所定の前記領域には、
ソース領域と、
ドレイン領域と、
チャネルとなるボディ領域と
前記ボディ領域上にゲート絶縁膜を介在させて形成されたゲートと、
を含むトランジスタが形成され、
前記第1不純物領域は前記ボディ領域および前記ドレイン領域のいずれかを含む、請求項5記載の半導体装置。
【請求項7】
前記素子として、所定の前記領域には、
カソード領域と、
アノード領域と
を含むダイオードが形成され、
前記第1不純物領域は前記アノード領域および前記カソード領域のいずれかを含む、請求項5記載の半導体装置。
【請求項8】
前記素子として、所定の前記領域には、
エミッタ領域と、
コレクタ領域と、
ベース領域と
を含むバイポーラトランジスタが形成され、
前記第1不純物領域は前記ベース領域および前記コレクタ領域のいずれかを含む、請求項5記載の半導体装置。
【請求項9】
前記第1不純物領域は、動作時において前記第1不純物領域と前記所定の領域に位置する前記半導体層の部分との界面から延びる空乏層の端が前記分離領域に到達しないように所定の不純物濃度を有して形成された、請求項1〜8のいずれかに記載の半導体装置。
【請求項10】
前記第1不純物領域の不純物濃度は、前記素子をなす領域の不純物濃度よりも高い濃度に設定された、請求項5〜9のいずれかに記載の半導体装置。
【請求項11】
前記所定の領域に形成され、第1導電型および第2導電型の少なくともいずれかの導電型からなるウェル領域と、
前記半導体層上に前記ウェル領域の表面を露出するように形成された他の絶縁膜と
を備え、
前記素子として、露出した前記ウェル領域には、
前記ウェル領域の導電型とは反対の導電型のソース領域およびドレイン領域と、
ゲート電極部と
を含むトランジスタが形成された、請求項5記載の半導体装置。
【請求項12】
前記ゲート電極部は、
下層電極と、
前記下層電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上層電極と
を含む、請求項11記載の半導体装置。
【請求項13】
所定の基板上に絶縁膜を介在させて形成された第1導電型の半導体層に、素子形成領域となる領域を連続して取囲むとともに、前記絶縁膜の表面を露出するように溝を形成する工程と、
前記溝内に露出している、少なくとも前記所定の領域が位置する側の前記半導体層の部分の全面に第2導電型の不純物を導入することにより第2導電型の第1不純物領域を形成する工程と、
前記溝に絶縁材料を埋め込む工程と、
を備えた、半導体装置の製造方法。
【請求項14】
前記素子形成領域となる領域に、所定量の不純物を導入することにより所定の素子を形成する工程を備え、
前記第1不純物領域を形成する工程では、前記所定量の不純物より多い不純物が導入される、請求項13記載の半導体装置の製造方法。
【請求項15】
前記第1不純物領域を形成する工程は、イオン注入法により不純物を斜め注入する工程を含む、請求項13または14に記載の半導体装置の製造方法。
【請求項1】
所定の基板の主表面上に形成された絶縁膜と、
前記絶縁膜上に形成された第1導電型の半導体層と、
前記半導体層において素子形成領域となる所定の領域を連続して取囲むとともに、前記半導体層の表面から前記絶縁膜の表面にわたって形成され、内側側壁および外側側壁を有する分離領域と、
前記分離領域の前記内側側壁の全面に接するように連続して形成され、前記所定の領域に位置する前記半導体層の部分と前記分離領域との間に位置する第2導電型の第1不純物領域と
を備えた、半導体装置。
【請求項2】
前記第1不純物領域に電気的に接続されるように形成され、前記第1不純物領域を所定の電位に保持するための第1電極を備えた、請求項1記載の半導体装置。
【請求項3】
前記半導体層において前記分離領域の外側に位置し他の素子形成領域となる他の所定の領域と、
前記分離領域の前記外側側壁の全面に接するように形成され、前記他の所定の領域に位置する前記半導体層の部分と前記分離領域との間に位置する第2導電型の第2不純物領域と
を備えた、請求項1または2に記載の半導体装置。
【請求項4】
前記第2不純物領域に電気的に接続されるように形成され、前記第2不純物領域を所定の電位に保持するための第2電極を備えた、請求項3記載の半導体装置。
【請求項5】
前記所定の領域に形成された素子を備えた、請求項1〜4のいずれかに記載の半導体装置。
【請求項6】
前記素子として、所定の前記領域には、
ソース領域と、
ドレイン領域と、
チャネルとなるボディ領域と
前記ボディ領域上にゲート絶縁膜を介在させて形成されたゲートと、
を含むトランジスタが形成され、
前記第1不純物領域は前記ボディ領域および前記ドレイン領域のいずれかを含む、請求項5記載の半導体装置。
【請求項7】
前記素子として、所定の前記領域には、
カソード領域と、
アノード領域と
を含むダイオードが形成され、
前記第1不純物領域は前記アノード領域および前記カソード領域のいずれかを含む、請求項5記載の半導体装置。
【請求項8】
前記素子として、所定の前記領域には、
エミッタ領域と、
コレクタ領域と、
ベース領域と
を含むバイポーラトランジスタが形成され、
前記第1不純物領域は前記ベース領域および前記コレクタ領域のいずれかを含む、請求項5記載の半導体装置。
【請求項9】
前記第1不純物領域は、動作時において前記第1不純物領域と前記所定の領域に位置する前記半導体層の部分との界面から延びる空乏層の端が前記分離領域に到達しないように所定の不純物濃度を有して形成された、請求項1〜8のいずれかに記載の半導体装置。
【請求項10】
前記第1不純物領域の不純物濃度は、前記素子をなす領域の不純物濃度よりも高い濃度に設定された、請求項5〜9のいずれかに記載の半導体装置。
【請求項11】
前記所定の領域に形成され、第1導電型および第2導電型の少なくともいずれかの導電型からなるウェル領域と、
前記半導体層上に前記ウェル領域の表面を露出するように形成された他の絶縁膜と
を備え、
前記素子として、露出した前記ウェル領域には、
前記ウェル領域の導電型とは反対の導電型のソース領域およびドレイン領域と、
ゲート電極部と
を含むトランジスタが形成された、請求項5記載の半導体装置。
【請求項12】
前記ゲート電極部は、
下層電極と、
前記下層電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上層電極と
を含む、請求項11記載の半導体装置。
【請求項13】
所定の基板上に絶縁膜を介在させて形成された第1導電型の半導体層に、素子形成領域となる領域を連続して取囲むとともに、前記絶縁膜の表面を露出するように溝を形成する工程と、
前記溝内に露出している、少なくとも前記所定の領域が位置する側の前記半導体層の部分の全面に第2導電型の不純物を導入することにより第2導電型の第1不純物領域を形成する工程と、
前記溝に絶縁材料を埋め込む工程と、
を備えた、半導体装置の製造方法。
【請求項14】
前記素子形成領域となる領域に、所定量の不純物を導入することにより所定の素子を形成する工程を備え、
前記第1不純物領域を形成する工程では、前記所定量の不純物より多い不純物が導入される、請求項13記載の半導体装置の製造方法。
【請求項15】
前記第1不純物領域を形成する工程は、イオン注入法により不純物を斜め注入する工程を含む、請求項13または14に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2006−41476(P2006−41476A)
【公開日】平成18年2月9日(2006.2.9)
【国際特許分類】
【出願番号】特願2005−125243(P2005−125243)
【出願日】平成17年4月22日(2005.4.22)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成18年2月9日(2006.2.9)
【国際特許分類】
【出願日】平成17年4月22日(2005.4.22)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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