【課題】改良された静電放電（ＥＳＤ）保護回路、より詳細には、集積回路（ＩＣ）の保護回路におけるデバイス帯電モデル（ＣＤＭ）ストレスの場合に対する改良を提供すること。
【解決手段】本発明は、集積回路（ＩＣ）のためのデバイス帯電モデル（ＣＤＭ）静電放電（ＥＳＤ）保護回路を提供する。ＥＳＤ保護回路は、第１の導電タイプの基板と、基板上の第１のウェルに形成され、パッドに結合された第２の導電タイプのＭＯＳ構成部分と、第１のウェルと基板を隔離するための第１のウェルと基板との間に形成された第２の導電タイプを有する隔離ウェル／領域と、を含む。加えて、回路は、隔離されたウェル／領域に結合されたＥＳＤクランプを含む。通常電力の動作中、ＥＳＤクランプは開放されている。ＣＤＭ ＥＳＤ事象中、基板およびＭＯＳ構成部分内に蓄積されたＣＤＭ電荷は、ＩＣへの損傷を防止するためにＥＳＤクランプにより取り除かれる。 （もっと読む）

【課題】半導体基板側への金属材料のリークを防止したフルシリサイドゲートの形成が可能で、これによりフルシリサイドゲートを備えながらも素子特性を維持することが可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１上にパターン形成されたゲート絶縁膜３と、ゲート絶縁膜３上にパターン形成されたゲート電極５ａ’とを備えた半導体装置４０であって、ゲート電極５ａ’は、全層がシリサイド化されたものであり、ゲート絶縁膜３よりも狭い幅でゲート絶縁膜３の中央に設けられている。 （もっと読む）

【課題】 デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としないＳＯＩ基板及び半導体集積回路装置を提供する。
【解決手段】 Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）

【課題】 半導体基板上に引っ張り応力を有する層間絶縁膜や配線用金属膜等の形成された半導体装置において、ウェハの反りを抑制できる半導体装置を提供する。
【解決手段】 半導体素子が形成された半導体基板１０と、半導体基板１０上に堆積された１または複数層の配線用金属膜１６ａ、１６ｂ、１８を備えてなる半導体装置であって、１または複数層の配線用金属膜の内、１つの配線用金属膜の堆積によって生じるウェハ反り量の絶対値が最大となる第１配線用金属膜１８の下層側及び上層側の少なくとも何れか一方側に、ウェハ反り量を緩和する応力緩和膜１７を備え、応力緩和膜１７が圧縮応力を有し、第１配線用金属膜１８が引っ張り応力を有し、応力緩和膜１７の堆積によって生じるウェハ反り量の絶対値が、第１配線用金属膜１８の堆積によって生じるウェハ反り量の絶対値より小さい。 （もっと読む）

【課題】デュアルメタルゲートＣＭＯＳ半導体素子を提供する。
【解決手段】金属窒化物層及び多結晶シリコンキャッピング層を備え、ｎＭＯＳ領域及びｐＭＯＳ領域の金属窒化物層は同種物質で形成され、相異なる不純物含有量により相異なる仕事関数を持つデュアルメタルゲートＣＭＯＳ半導体素子。同種の金属窒化物層によりメタルゲートを形成するので、工程が単純化して収率が向上すると共に、高性能のＣＭＯＳ半導体素子を得ることができる。 （もっと読む）

【課題】同一ＧＯＩ基板上に形成するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの両方の駆動力を向上させる。
【解決手段】ＧＯＩ基板上にｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴを形成した相補型半導体装置であって、絶縁膜１２上に形成され、表面の面方位が（１１０）面であり、一部にエッチングにより（１１１）面が露出されたＧｅ層１３と、Ｇｅ層１３の（１１０）面に形成されたｐ型ＭＩＳＦＥＴと、Ｇｅ層１３の（１１１）面に形成されたｎ型ＭＩＳＦＥＴとを備えた。 （もっと読む）

【課題】コンタクトライナー膜の下地依存性を解消できる構造を備えた半導体装置を提供する。
【解決手段】半導体装置は、活性領域１００上において、ゲート絶縁膜１０２と、ゲート電極１０３と、サイドウォール１０５と、ソースドレイン領域１０６と、シリサイド領域１０７とを備える。さらに、活性領域１００上に、ゲート電極１０３、サイドウォール１０５、及びシリサイド領域１０７を覆うように、ＡＬＤ法によって形成された下地絶縁膜１０８と、下地絶縁膜１０８の上に、プラズマＣＶＤ法によって形成され、チャネル領域におけるゲート長方向に引張応力を印加する応力絶縁膜からなるコンタクトライナー膜１０９とを備える。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、同一基板に低電圧動作及び高電圧動作の各半導体素子を作り込む場合、素子分離領域の高さを基板表面との間で適切に選択することで高電圧動作の半導体素子に於ける不良発生を抑止する。
【解決手段】半導体基板１に形成された低電圧動作半導体素子及び高電圧動作半導体素子を含む半導体装置に於いて、低電圧動作半導体素子に於ける素子分離領域は、その表面が半導体基板１の表面と等しい高さを維持して形成され、高電圧動作半導体素子に於ける素子分離領域は、その表面が半導体基板１の表面に比較して低い高さを維持して形成されている。 （もっと読む）

【課題】所望の特性を有するトランジスタを精度よく形成する。
【解決手段】トランジスタのエクステンション領域を形成するためのオフセットスペーサとしてシリコン窒化膜を用いる場合に、レジスト膜を除去する工程の前に、シリコン窒化膜表面に酸素プラズマ処理により酸化保護表面を形成しておく。 （もっと読む）

【課題】不純物注入領域を高濃度に活性化させるとともに、ゲートリーク電流を低減させ得る半導体装置の製造方法を提供する。
【解決手段】浅いソース・ドレインエクステンションを活性化させる際に、ｎＭＯＳにおいてスパイクＲＴＡ（第１のアニール）とこれより昇降温速度の大きい超高速昇降温アニール（第２のアニール）を併用し、ｐＭＯＳにおいては超高速昇降温アニール（第２のアニール）のみを適用する。 （もっと読む）

【課題】メモリ部とロジックとを含む半導体装置において、工程数を増大させることなく、ロジック部に高さが異なるゲート電極を含むトランジスタを形成できるようにする。
【解決手段】半導体装置は、メモリ部Ａとロジック部Ｂとを有する半導体領域１Ａ、１Ｂ、１Ｃと、半導体領域のメモリ部Ａにメモリゲート絶縁膜２を介して形成されたメモリゲート電極３１を有するメモリトランジスタ３０と、ロジック部Ｂの第１の領域Ｂ１に形成され、第１のゲート電極４１を有するｐ型トランジスタ４０と、ロジック部Ｂの第２の領域Ｂ２に形成され、第２のゲート電極５１を有するｎ型トランジスタ５０とを有している。メモリゲート電極３１は、第１電極４及び第２電極９を含み、第１のゲート電極４１は第１電極４及び第２電極９が電気的に接続され、第２のゲート電極５１は第２電極９からなり、第１の側壁絶縁膜１０の膜厚は、第２の側壁絶縁膜１１の膜厚よりも厚い。 （もっと読む）

【課題】エージングデバイスの寿命を正確にコントロールする。
【解決手段】本発明の例に関わるエージングデバイスは、上面が半導体基板11の上面よりも上にある素子分離絶縁層12と、素子分離絶縁層12により分離される第１及び第２素子領域13,14と、第１素子領域13内の半導体基板11内に形成される第１及び第２拡散層15a,15b,16a,16bと、第１及び第２拡散層間15a,15b,16a,16bの半導体基板11上に形成される第１ゲート絶縁膜19と、第２素子領域14内の半導体基板11上に形成される第２ゲート絶縁膜19と、第１及び第２ゲート絶縁膜19上に形成され、第１素子領域13から第２素子領域14まで跨って形成されるフローティングゲート電極20とを備え、第１及び第２拡散層15a,15b,16a,16bの最も深い部分は、素子分離絶縁層12から離れている。 （もっと読む）

【課題】コーナーラウンディング現象に起因するゲート電極寸法の変化及びトランジスタ特性の劣化を防止することができるゲート電極を備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、素子分離領域１０２と、素子分離領域１０２に囲まれた活性領域１０３と、素子分離領域１０２及び活性領域１０３上に形成されたゲート電極１０５とを備える。素子分離領域１０２上のゲート電極１０５における上面のゲート長方向の線幅ＬｂＴは、活性領域１０３上のゲート電極１０５における上面のゲート長方向の線幅ＬａＴとほぼ等しく、素子分離領域１０２上のゲート電極１０５における下面のゲート長方向の線幅ＬｂＢは、活性領域１０３上のゲート電極１０５における下面のゲート長方向の線幅ＬａＢよりも長い。 （もっと読む）

【課題】第１導電型の半導体基板上の第２導電型半導体層にＤＭＯＳトランジスタを形成する場合において、埋込層を形成せずに素子分離を行い、製造工程数を削減する。
【解決手段】半導体基板１０に、ドレインとして機能する第２導電型不純物領域１３を形成し、半導体基板１０上及び第２導電型不純物領域１３上に、半導体基板１０より不純物濃度が高い第１導電型半導体層３０を形成し、第１導電型半導体層３０上に第２導電型半導体層２０を形成する。第２導電型不純物領域１３の不純物を第１導電型半導体層１３に拡散させ、第２導電型不純物領域１３を第１導電型半導体層３０まで拡張して第２導電型半導体層２０に接続させる。その後、第２導電型不純物領域１３の周囲の上方に位置する第２導電型半導体層２０に第１導電型不純物を導入することにより、第１導電型半導体層３０に接続する第１導電型の素子分離領域２４ｃ，２４ｄを形成する。 （もっと読む）

【課題】メモリアレイ領域のソース・ドレイン拡散層に適した熱処理条件を採用しつつも、周辺回路領域のソース・ドレイン拡散層での不純物の過度の拡散を抑制できるＤＲＡＭ等の半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、メモリアレイ領域１０Ａのシリコン基板１１内に不純物を注入し、メモリアレイ領域１０Ａのゲート電極１４に対応してソース・ドレイン拡散層を形成する第１拡散層形成工程と、メモリアレイ領域１０Ａのソース・ドレイン拡散層内の不純物を拡散する熱処理工程と、周辺回路領域１０Ｂ，１０Ｃのシリコン基板１１内に不純物を注入し、周辺回路領域１０Ｂ，１０Ｃのゲート電極１４に対応してソース・ドレイン拡散層を形成する第２拡散層形成工程とをこの順に有する。 （もっと読む）

【課題】ＣＶＤ法により上部電極を成膜する際の下地層へのダメージを防止する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１１上の層間絶縁膜１６に設けられた凹部１７の内壁を覆う状態で、層間絶縁膜１６上にゲート絶縁膜１８を形成する工程と、ゲート絶縁膜１８上に、仕事関数を制御する第１ゲート電極層１９ａを形成する第１工程と、第１ゲート電極層１９ａ上に、下地層へのバリア性を有する第２ゲート電極層１９ｂを形成する第２工程と、第２ゲート電極層１９ｂが設けられた凹部１７を埋め込む状態で、第２ゲート電極層１９ｂ上に、化学的気相成長法により、第１ゲート電極層１９ａよりも抵抗の低い第３ゲート電極層１９ｃを形成する第３工程とを行うことを特徴とする半導体装置の製造方法と半導体装置である。 （もっと読む）

【課題】ゲート絶縁膜のリーク電流の増加を抑制することができる半導体装置を得ること。
【解決手段】シリコン基板１上にＳｉＯＮ膜１２−１ａを形成する工程と、ＳｉＯＮ膜１２−１ａ上にハフニウムと酸素とが結合したハフニウムオキサイドを含むハフニウムオキサイド膜１２−２ａを形成する工程と、ハフニウムオキサイド膜１２−２ａ中にハフニウムをイオン注入する工程と、ハフニウムをイオン注入したハフニウムオキサイド膜１２−２ａをアニール処理して活性化させる工程と、ハフニウムオキサイド膜１２−２ａ上にゲート電極となるＰｔ膜を形成する工程と、Ｐｔ膜、ハフニウムオキサイド膜１２−２ａ、ＳｉＯＮ膜１２−１ａを所定の形状にパターニングする工程と、を含む。 （もっと読む）

【課題】グラフェンを含む非線形素子を集積化する技術を提供し、半導体の集積度を向上させる。
【解決手段】シリコンカーバイド基板のシリコン面に形成されたグラフェンを含む非線形素子を有するグラフェン集積回路、及びその製造方法。当該製造方法は、絶縁膜で被覆されたシリコン面を有するシリコンカーバイド基板を準備する工程、複数の所望の部位の前記絶縁膜を除去してシリコン面を露出させる工程、前記シリコンカーバイド基板を加熱することによって前記露出部位にグラフェンを形成する工程、及び前記グラフェンにオーミック電極を形成する工程を含むか、或いはシリコン面を有するシリコンカーバイド基板を加熱することによって当該シリコン面にグラフェンを形成する工程、前記グラフェンをアイソレーションする工程、前記アイソレーションにより形成された溝に絶縁膜を形成する工程、及び前記グラフェンにオーミック電極を形成する工程を含みうる。 （もっと読む）

【課題】構成が簡素で高精度な変換性能を有するデジタル−アナログ変換器を提供する。
【解決手段】本発明に係るデジタル−アナログ変換器は、ＭＯＳ構造のトランジスタと複数のキャパシタとを備え、前記トランジスタは、半導体基板の主表面に形成されたソースと、前記半導体基板の主表面に形成され、アナログ信号出力端子となるドレインと、前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、から構成され、複数の前記キャパシタは、互いに電気的に絶縁されて前記半導体基板の主表面に複数のデジタル信号入力端子として形成された不純物領域からなる複数の第一電極と、前記不純物領域上に絶縁膜を介して前記第一電極と対向するように前記ゲートと一体的に形成された第二電極と、から構成される。 （もっと読む）

【課題】 ＳＴＩを形成することなく素子間の分離を可能にし、高密度に集積化できる半導体装置及びその製造方法を提供する。
【解決手段】 シリコン基板表面に段差を設けて、互いに異なる表面を形成し、各表面にトランジスタを形成し、トランジスタ間をシリコン層と絶縁性のサイドウォールとによって絶縁分離する。ＳＴＩを設けていないため、トランジスタを高密度に集積できる。 （もっと読む）