【課題】ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供する。
【解決手段】低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、エクステンション層６１を形成する。そして、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ２を形成し、ゲート電極５１〜５４の側面においてはシリコン酸化膜ＯＸ２をオフセットサイドウォールとして使用し、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、ボロンをイオン注入により比較的低濃度に導入して、エクステンション層６２となるＰ型不純物層６２１を形成する。 （もっと読む）

【課題】単一のダイの上にIII−Ｖ族半導体デバイスをIＶ族半導体デバイスと共に集積する、複合デバイスの製造方法を提供する。
【解決手段】IＶ族半導体基板２０２上にIII−Ｖ族半導体本体２７４ａ，２７４ｂを形成するステップと、III−Ｖ族半導体本体にトレンチを形成し、トレンチ内にIＶ族半導体本体２３２を形成するステップとを有する。この方法は、IＶ族半導体本体内に少なくとも1つのIＶ族半導体デバイス２７２を製造するステップと、III−Ｖ族半導体本体内に少なくとも1つのIII−Ｖ族半導体デバイス２７４を製造するステップも含む。III−Ｖ族半導体本体の上面とIＶ族半導体本体の上面とを平坦化して、それぞれの上面をほぼ同一平面にするステップをさらに含む。一実施形態では、トレンチの側壁に隣接する、前記IＶ族半導体本体の欠陥領域に、少なくとも1つの受動デバイスを製造するステップをさらに含む。 （もっと読む）

【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。 （もっと読む）

【課題】トランジスタ素子の電気的特性の変動と、放熱性の低下とが抑制された半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の一面側表層に、トランジスタ素子のＰＮ接合部が形成され、半導体基板の一面上に位置するトランジスタ素子の電極の一部が、貫通電極を介して、半導体基板の裏面に配置された対応するワイヤボンディング用パッドと電気的に接続されている。そして、半導体基板の一面全面を覆うように、一面上に配置されたリードと、トランジスタ素子の電極の一部が電気的に接続されている。 （もっと読む）

【課題】埋め込み層を有するＳＯＩ基板を従来に比して安価に、そして寸法を小さくすることができる半導体装置を提供する。
【解決手段】半導体装置は、ｐ型のシリコン基板１０の内部に部分的に形成された平板状の空洞１１の内部、およびシリコン基板１０の表面から空洞１１に到達するように形成される膜形成用溝１２の内部に形成される絶縁膜１５と、空洞１１および膜形成用溝１２の周縁部に形成されるｎ型埋め込み層１４と、を備える。 （もっと読む）

【課題】リーク電流が確実に抑制される、メモリセルを内蔵したマイコン等のロジック製品に係る半導体装置と、その製造方法を提供する。
【解決手段】ロジック領域ＲＬにロジック部のトランジスタＴ１のゲート電極１３ｂを形成する。ゲート電極１３ｂの側壁をドライ酸化により酸化して、ゲート電極１３ｂと半導体基板１との間に第１ゲートバーズビーク１７を形成する。次に、メモリセル領域ＲＭの表面上にフラッシュのメモリセルのトランジスタＴ２のフローティングゲート電極７ａ等を形成する。フローティングゲート電極７ａの側壁をＩＳＳＧ酸化により酸化して、フローティングゲート電極７ａと半導体基板１との間に第２ゲートバーズビークを形成する。 （もっと読む）

【課題】所望の耐圧の半導体装置を容易に得ることが可能な技術を提供する。
【解決手段】ｐ^-半導体基板１上にはエピタキシャル層であるｎ^-半導体層２が設けられている。ｎ^-半導体層の内部には、ｎ^-半導体層２の上面からｐ^-半導体基板１との界面にかけて、ｎＭＯＳ領域２０２を区分するｐ不純物領域３が設けられている。ｎＭＯＳ領２０２のｎ^-半導体層２に形成されたＭＯＳトランジスタ１０２は、ｎＭＯＳ領域２０２内のｎ^-半導体層２の上面内に設けられたｎ⁺不純物領域１２と、ｎ⁺不純物領域１２に電気的に接続されたドレイン電極２４とを有している。ｎ^-半導体層２のうち少なくとｐ不純物領域３とｎ⁺不純物領域１２との間のｎ^-半導体層２の上面内にはｎ拡散領域７０が設けられている。 （もっと読む）

【課題】複数のゲート長を有するトランジスタを形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、第１の柱状体と第２の柱状体とを形成する工程と、前記第１及び第２の柱状体と前記半導体基板とを覆う半導体膜であって、前記第１の柱状体を覆う第１の部分と前記第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるように半導体膜を形成する工程と、前記半導体膜をエッチバックして、前記第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１の半導体膜柱状部と第２の半導体膜柱状部とを形成する工程と、を備えることを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】ＣＭＯＳ回路におけるラッチアップの発生を防止すること。
【解決手段】ＣＭＯＳ回路１０では、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２とがそれぞれ別の基板１Ａ、１Ｂ上に形成され、両基板１Ａ、１Ｂ上のトランジスタ１１、１２が互いに向き合わせて接続されている。ＣＭＯＳ回路１０によれば、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２の間に寄生トランジスタによる電流パスが形成されないため、ラッチアップの発生を完全に防止できる。 （もっと読む）

【課題】 半導体デバイス内の歪みを正規化する方法及び歪みが正規化された半導体デバイスを提供する。
【解決手段】 この方法は、集積回路の第１及び第２の電界効果トランジスタを形成するステップと、第１及び第２の電界効果トランジスタの上に応力層を形成するステップであって、応力層は第１及び第２の電界効果トランジスタのチャネル領域内に歪みを誘起する、ステップと、第２の電界効果トランジスタの少なくとも一部の上の応力層を選択的に薄層化するステップとを含む。 （もっと読む）

【課題】ＦＤ型トランジスタで構成された電気回路において、電気回路に電力を供給する電源のスイッチングトランジスタを基板電圧で制御することができる半導体装置を提供する。
【解決手段】半導体装置は、基板上の第１のＦｉｎに形成された第１のトランジスタを含む電気回路と、半導体基板上の第２のＦｉｎに形成され、電気回路と電源供給線との間に接続された第２のトランジスタを含む電源回路と、基板に基板電圧を印加するための基板コンタクトとを備え、第１のＦｉｎの幅は、第１のトランジスタのチャネル部に形成される最大空乏層幅の２倍以下であり、第２のＦｉｎの幅は、第２のトランジスタのチャネル部に形成される最大空乏層幅の２倍よりも大きい。 （もっと読む）

【課題】ゲート電極部のしきい値電圧の変動が抑制される半導体装置と、その製造方法を提供する。
【解決手段】素子形成領域２では、Ｐ−ＨＫ膜６と、仕事関数制御用の金属膜８が形成されている。素子形成領域３では、Ｎ−ＨＫ膜７と、仕事関数制御用の金属膜９が形成されている。その金属膜８，９の上にポリシリコン膜１０およびニッケルシリサイド膜１１が形成されている。境界側壁絶縁膜５は、Ｐ−ＨＫ膜７とＮ−ＨＫ膜６とに接触する態様でＰ−ＨＫ膜７とＮ−ＨＫ膜６との間に介在するとともに、金属膜８と金属膜９とに接触する態様で金属膜８と金属膜９との間に介在している。 （もっと読む）

【課題】トランジスタのリーク電流の低減。
【解決手段】半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、下層保護絶縁膜の上に配置され、シリコンを含む上層保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、複数の電気素子要素の少なくとも一つは、シリサイド化される金属を含有でき、下層保護絶縁膜は、電気素子要素に含有される金属と上層保護絶縁膜に含有されるシリコンとの接触を阻害できる。下層保護絶縁膜は、比誘電率が１０以上の高誘電体層を有してよい。上層保護絶縁膜は、シリコンおよび窒素を含有することができる。 （もっと読む）

【課題】 低抵抗率のコンタクトを実現した半導体装置の製造方法を提供する。
【解決手段】半導体と接した第１の金属層を酸化防止用の第２の金属層で覆った状態で、第１の金属層のみをシリサイド化し、酸素混入のないシリサイド層を形成する。第１の金属層の材料として、半導体との仕事関数の差が所定の値となるような金属が用いられ、第２の金属層の材料として、アニール温度で第１の金属層と反応しない金属が用いられる。 （もっと読む）

【課題】回路全体の小型化を実現し、高温環境下で使用することができる窒化ガリウム半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１の表面には、絶縁層２、アンドープの第１ＧａＮ層３、ＡｌＧａＮ層４がこの順で積層されている。第１ＧａＮ層３とＡｌＧａＮ層４の界面には、２次元電子ガスで形成された表面障壁層５が形成されている。ＡｌＧａＮ層４の表面層には、第１ＧａＮ層３に達し、かつ貫通しない程度の凹部（第１凹部）が形成されている。このような半導体基板１に、第１高耐圧トランジスタ１１０および制御回路１２０が一体的に形成されている。第１高耐圧トランジスタ１１０は、第１凹部およびＡｌＧａＮ層４の表面に形成されている。また、制御回路１２０は、第１凹部の一部に形成されたｎチャネルＭＯＳＦＥＴと、ＡｌＧａＮ層４の表面に形成されたデプレッション型ｎチャネルＭＯＳＦＥＴとで構成されている。 （もっと読む）

【課題】半導体基板上に設けられる金属半導体化合物電極の界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に形成され、Ｓを１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有する界面層と、界面層上に形成され、略全域にＳを１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有する金属半導体化合物層と、金属半導体化合物層上の金属電極を有することを特徴とする半導体装置。半導体基板上に金属膜を堆積し、第１の熱処理により、金属膜を半導体基板と反応させて、金属半導体化合物層を形成し、金属半導体化合物層に、飛程が金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、第２の熱処理により、Ｓを再配置することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】閾値電圧が互いに同一であることを要求される２つのトランジスタにおいて、閾値電圧が異なる値になることを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】第１素子形成領域１２には第１トランジスタ２０２及び第２トランジスタ２０４が形成され、第２素子形成領域１３には第３トランジスタ３０２が形成される。これら３つのトランジスタは同一導電型である。第１トランジスタ２０２及び第２トランジスタ２０４は同一の閾値電圧を有する。第１マスクパターンを用いて第１素子形成領域１２に第１ウェル２１０を形成し、第２マスクパターンを用いて第２素子形成領域１３に第２ウェル４１０を形成する。第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域は基準線Ｌを介して線対称な形状を有している。また第１マスクパターンも、基準線Ｌを介して線対称な形状を有している。 （もっと読む）

【解決手段】
ＦｉｎＦＥＴＳ及びトライゲートトランジスタのような三次元トランジスタ構造が、強化されたマスキング形態によって形成することができ、それによりバルク半導体材質内での自己整合手法によるドレイン及びソース区域（２１１Ｄ，２１１Ｓ）、フィン（２１０）並びに分離構造（２０８Ａ）の形成が可能になる。基本フィン構造（２１０）を画定した後、プレーナトランジスタ構造の高度に効率的な製造技術を用いることができ、それにより三次元トランジスタ構造の総合的な性能を更に高めることができる。 （もっと読む）

【課題】ＥＳＤ保護回路のＥＳＤ耐量を改善する。
【解決手段】本発明によるＥＳＤ保護回路１１０は、高電位電源ＶＤＤに接続される第１導電型の第１拡散層１１５と、低電位電源ＶＳＳに接続される第２導電型の第２拡散層１１４Ｂと、入出力パッド１０１に接続される第２導電型の第３拡散層１４Ａとによって形成されるバイポーラトランジスタ１２１を具備する。第３拡散層１４Ａにおいて、第１拡散層１１５に対向する第１領域の面積は、第２拡散層１１４Ｂにおいて第１拡散層１１５に対向する第２領域の面積より大きい。 （もっと読む）

【課題】ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の第１の領域１３に形成された第１のトランジスタ２０と、第２の領域１４に形成された第２のトランジスタ３０とを備えている。第１のトランジスタ２０は、第１のゲート絶縁膜２１と、第１のゲート電極２２とを有し、第２のトランジスタ３０は、第２のゲート絶縁膜３１と、第２のゲート電極３２とを有している。第１のゲート絶縁膜２１及び第２のゲート絶縁膜２２は、第１の絶縁膜４１と第２の絶縁膜４２とを含む。第１のゲート電極２２に含まれる元素と、第２のゲート電極３２に含まれる元素とは少なくとも一部が異なっている。 （もっと読む）