【課題】島状半導体層の側壁に形成される三次元構造のトランジスタの優れた特性を生かしつつ、インバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、あるいはそれらの組み合わせを含む論理回路が構成された半導体装置を提供する。
【解決手段】表面に１以上の島状半導体層を有する半導体基板と、各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する１以上の素子と、１以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】低電圧で高効率な書き込みをすることが出来、電荷保持特性に優れた不揮発性半導体記憶装置及びその作製方法を提供することを目的とする。
【解決手段】互いに離間して形成された一対の不純物領域と、その間のチャネル形成領域とを有する半導体膜と、チャネル形成領域の上方に設けられる第１の絶縁膜、電荷蓄積層、第２の絶縁膜、ゲート電極層として機能する導電膜とを有し、半導体膜の電荷に対する第１の絶縁膜により形成される第１障壁に対して、電荷蓄積層の電荷に対する第１の絶縁膜により形成される第２障壁がエネルギー的に高くなるように設ける。 （もっと読む）

【課題】 小さな占有面積で分離構造の形成が可能であり、かつ、良好な素子特性が得られるトレンチ構造を有する半導体装置を提供する。
【解決手段】 第１導電型の半導体基板と、半導体基板の上に設けられた第２導電型の半導体層と、半導体層中に設けられたトレンチと、トレンチの壁面に沿って設けられた第１導電型のトレンチ拡散層と、トレンチに埋め込まれた埋め込み導電体とを含む半導体装置において、更に、トレンチの壁面と埋め込み導電体との間に絶縁膜が設けられている。 （もっと読む）

【課題】一対の素子間の比精度を向上し、差動回路のオフセット電圧不良を低減する。
【解決手段】差動増幅回路を構成する一対のＭＯＳトランジスタＱ１、Ｑ２および一対の抵抗Ｒ１、Ｒ２の素子を備えている。これら素子はそれぞれが絶縁分離されて半導体基板１の主面上に形成されており、プラスチックパッケージ３で覆われている。また、それら素子の平面形状は角部５ａが直角の三角形状である。ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２は、それぞれの角部５ａの対辺が向かい合って配置されている。同様に、抵抗Ｒ１と抵抗Ｒ２とは、それぞれの角部５ａの対辺が向かい合って配置されている。 （もっと読む）

【課題】シリコン窒化膜が半導体基板に近接しないようにした半導体集積回路装置と、コンタクトホールの加工を容易にする半導体集積回路装置の製造方法を提供する。
【解決手段】素子分離領域４に囲まれたシリコン基板２１上に、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、拡散層２，３に電気的に接続されたコンタクトプラグ３３を有する半導体集積回路装置であって、前記拡散層２、３の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜２２の前記拡散層側端部と接するシリコン層２８を形成し、各ゲート電極２２と前記シリコン層２８との間にシリコン酸窒化膜またはシリコン酸化膜からなる絶縁膜２７’が前記ゲート絶縁膜２２に接して埋め込まれており、シリコン窒化膜２６，２９’，３２が絶縁膜２７’によりシリコン基板２１と隔離されている。 （もっと読む）

【目的】寄生ｐｎｐトランジスタによる有害な寄生電流を低減すると共に、ハイサイド側トランジスタにＩＧＢＴ構造を内在させない構成とすることにより、発熱が少なく、熱破壊が起きにくい半導体装置の提供。
【構成】ｐ形半導体基板１表面に、それぞれ離間する第１ｐ^＋領域２とｎ⁻ウエル領域３と、該ｎ⁻ウエル領域３の表面層にそれぞれ離間する第２ｐ^＋領域１４と第３ｐ^＋領域６とｐ領域４と、該ｐ領域４の表面層に配置される第４ｐ^＋領域７と、前記第２ｐ^＋領域１４と前記第３ｐ^＋領域６に挟まれる第１ｎ^＋領域５を備え、前記第１ｐ^＋領域２表面に接するＧＮＤ８と、前記第３ｐ^＋領域６と前記ｐ領域４に挟まれた前記ｎ⁻ウエル領域３表面に絶縁膜を介して配置されるゲート電極１１と、前記第２ｐ^＋領域１４と前記第３ｐ^＋領域６と前記第１ｎ^＋領域５とに共通に接するＶＤＨ９と、前記第４ｐ^＋領域７表面に接するＤＯ１０とで構成される高電位側ＭＯＳＦＥＴを備える半導体装置とする。 （もっと読む）

【課題】 メモリを内蔵した半導体集積回路において、通常の半導体基板を使用してもＳＯＩ基板を使用しても、Ｐ型領域とＮ型領域とによって形成されるダイオードに無駄な電流を流すことなく、センスアンプの増幅動作を高速化する。
【解決手段】 この半導体集積回路は、ワードラインが活性化されたときに１組のビットラインとの間でデータの入出力を行うメモリセルと、メモリセルから１組のビットラインを介して１組の読出し信号が印加されるゲートを有する第１のトランジスタ及び第２のトランジスタと、第１及び第２のトランジスタにドレイン電流をそれぞれ供給する第３のトランジスタ及び第４のトランジスタと、１組のビットラインと第３及び第４のトランジスタのバックゲートとの間にそれぞれ接続された第１及び第２のコンデンサとを含み、メモリセルからデータを読み出すセンスアンプとを具備する。 （もっと読む）

【課題】
ｎＭＯＳＦＥＴのゲートとｐＭＯＳＦＥＴのゲートとが異なる低抵抗材料で形成された半導体装置とその製造方法を提供する。
【解決手段】
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを有する半導体装置であって、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのそれぞれは、シリコン基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極両側に形成されたソース／ドレイン領域と、を有し、ｐＭＯＳＦＥＴのゲート電極及びソース／ドレイン領域と、ｎＭＯＳＦＥＴのソース／ドレイン領域とは、金属リッチのシリサイドで形成され、ｎＭＯＳＦＥＴのゲート電極は、置換アルミニウムで形成される。 （もっと読む）

【課題】 トランジスタのサイズを変更することなくタイミングを調整可能な半導体装置を提供する。
【解決手段】 半導体基板１と、半導体基板１に形成された素子分離領域２と、半導体基板１に形成され、第１及び第２のゲート電極ＧＰ１、ＧＰ２を有する第１導電型の第１及び第２のＭＯＳＦＥＴ（Ｐ１、Ｐ２）と、第１のゲート電極ＧＰ１からゲート長方向の素子分離領域２までの最短距離ＤＰ１ｓは、第２のゲート電極ＧＰ２からゲート長方向の素子分離領域２までの最短距離ＤＰ２ｓよりも短い、半導体基板１に形成され、第３及び第４のゲート電極ＧＮ１、ＧＮ２を有する第２導電型の第３及び第４のＭＯＳＦＥＴ（Ｎ１、Ｎ２）と、第３のゲート電極ＧＮ１からゲート長方向の素子分離領域２までの最短距離ＤＮ１ｓは、第４のゲート電極ＧＮ２からゲート長方向の前記素子分離領域２までの最短距離ＤＮ２ｓよりも短い、第１及び第２のＭＯＳＦＥＴ（Ｐ１、Ｐ２）と第３及び第４のＭＯＳＦＥＴ（Ｎ１、Ｎ２）をそれぞれ組み合わせたインバータを備えた半導体装置。 （もっと読む）

【課題】デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、基板上に形成された少なくとも２つのスタックゲート構造を備える。２つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された２つのスタックゲート構造は、相異なる中間層、すなわち、２つのスタックゲートのうち１つは、オーミック層を備え、２つのスタックゲートのうち他の１つは、オーミック層を備えないことにその特徴がある。 （もっと読む）

【課題】チップサイズの増大を抑制しつつ、絶縁体上に配置された導電型の異なる電界効果型トランジスタ下にフィールドプレートを形成する。
【解決手段】素子分離絶縁層７ａにまたがるように配置されたゲート電極１０ａをゲート絶縁膜８ａ、９ａをそれぞれ介して単結晶半導体層５ａ、６ａ上に形成し、ゲート電極１０ａを挟み込むように配置されたＰ型ソース層１１ａおよびＰ型ドレイン層１２ａを単結晶半導体層５ａに形成し、ゲート電極１０ａを挟み込むように配置されたＮ型ソース層１３ａおよびＮ型ドレイン層１４ａを単結晶半導体層６ａに形成し、ゲート電極１０ａ、素子分離絶縁層７ａおよび絶縁層４ａを貫通して半導体層３ａに接続された埋め込み電極１５ａを形成する。 （もっと読む）

【課題】寄生キャパシタンスの低下及びパンチスルー特性の改善により、リフレッシュ特性を向上させた半導体素子及びその製造方法を提供すること。
【解決手段】半導体素子は、半導体基板２０１上に形成されて活性領域を提供し、側壁下部端に凹部が形成された半導体層２０３、２０４と、素子分離用の第１の絶縁膜２０２Ａと、第１の絶縁膜２０２及び半導体層２０３、２０４の側壁に形成された素子分離用の第２の絶縁膜２０６とを備えている。半導体素子の製造方法は、半導体基板２０１の一部の領域を露出させた第１の絶縁膜２０２Ａを形成するステップ、第１の半導体層２０３を形成するステップ、第２の半導体層２０４Ａを形成するステップ、第２の半導体層２０４Ａ及び第１の絶縁膜２０２Ａを選択的にエッチングするステップ、第１の絶縁膜２０２Ａを除去するステップ及び第２の絶縁膜２０６を形成するステップを含む。 （もっと読む）

【課題】高性能な半導体装置及びその製造方法並びに表示装置を提供する。
【解決手段】半導体装置１は、絶縁性基板４と、その上に設けられた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５と、を備え、その単結晶シリコン薄膜トランジスタ５は、最上層のコレクタ１５、中間層のベース１６及び最下層のエミッタ１７により積層構造が構成された素子部１０と、素子部１０のコレクタ１５よりも上層側に設けられてコレクタ１５に電気的に接続されたコレクタ電極１１と、エミッタ１７よりも下層側に設けられてエミッタ１７に電気的に接続されたエミッタ電極１３と、を有する。 （もっと読む）

【課題】オン電流の特性を向上させること
【解決手段】本発明に係る半導体装置１は、基板８上に形成された複数のＰＭＯＳトランジスタと、基板８上に形成された複数のＮＭＯＳトランジスタとを備える。複数のＰＭＯＳトランジスタは、基板８中に形成される素子分離構造２０によって、互いに電気的に分離される。一方、複数のＮＭＯＳトランジスタは、互いに隣接して連続的に形成される。また、複数のＮＭＯＳトランジスタのうち少なくとも一組の隣接するＮＭＯＳトランジスタの間の領域において、基板８上にゲート構造３０が形成される。このゲート構造３０が接地されることによって、ＮＭＯＳトランジスタに関する素子分離は実現される。 （もっと読む）

【課題】ＧａＮ系化合物半導体等のワイドバンドギャップ半導体を用いたＭＩＳ型のパワー半導体装置において、高耐圧で高速スイッチングを可能とすること。
【解決手段】ｐ−Ｓｉ層２の一部をＭＩＳ領域とし、そこに通常のシリコンプロセスによりＭＯＳＦＥＴを作製する。また、ｐ−Ｓｉ層２の他の一部の上に絶縁層９を積層し、その表面にｎ−ＧａＮ層１０とｐ−ＧａＮ層１１を順次、成長させてＧａＮのｐｎダイオードを作製し、そこをバルク領域とする。そして、ＭＩＳ領域のＭＯＳＦＥＴのドレインとなるｎ⁺拡散領域７と、バルク領域のｐｎダイオードのｐ−ＧａＮ層１１を、短絡電極８を介して電気的に接続する。ｎ−ＧａＮ層１０にドレイン電極１３を接続する。 （もっと読む）

異なる系統の電力増幅回路を含む半導体装置を小型にする。２つの周波数帯の高周波信号を取り扱うことが可能なデュアル方式のデジタル携帯電話機のＲＦパワーモジュールを構成する系統の異なる電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に配置した。この場合、電力増幅回路２Ａ，２ＢをＩＣチップ１Ｃの周辺に配置し、周辺回路３を電力増幅回路２Ａ，２Ｂの間に配置させた。これにより、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に設けて小型化が図れる上、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃに設けても電力増幅回路２Ａ，２Ｂ間の距離が確保されるので電力増幅回路２Ａ，２Ｂ間の結合を抑制させることができ、電力増幅回路２Ａ，２Ｂ間でのクロストークを抑制できる。
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【課題】
Ｇｅ元素を用いることなく、プロセス信頼性や結晶品質が高く、応力管理が容易な、歪みＳｉを利用した高移動度チャネルを有する半導体装置を提供する。
【解決手段】
Ｓｉ基板の表面に、３００ｎｍ以下の段差ｄがついた絶縁膜１２，１４を形成し、絶縁膜１４の窓あけ部から横方向に延びて該絶縁膜１４を覆うように、８００℃以上の高温でＳｉ単結晶のエピタキシャル成長を行う。次に、ＣＭＰ研磨により絶縁膜１２をストッパとしてエピタキシャル層２２を研磨し、段差ｄと同じ厚みに制御されたＳｉ層を有するＳＯＩ領域を得る。該ＳＯＩ領域では、Ｓｉと絶縁膜の熱膨張率差と、成膜温度及び室温との温度差により残留応力２６が発生し、Ｓｉに引っ張り応力がかかって格子歪みが発生する。前記ＳＯＩ領域にＭＯＳ構造を形成することで、高移動度チャネルを有する歪みＳｉ−ＭＯＳＦＥＴが得られる。 （もっと読む）

【課題】 半導体層の膜厚分布を低減しつつ、ＳＯＩトランジスタを安価に形成できるようにする。
【解決手段】 半導体基板１上に形成された溝６の側壁に支持体７を設けた後、第２半導体層３を露出させる溝８を形成し、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成するとともに、溝８内の半導体基板１の側壁に酸化膜１１を形成し、溝６と直交する方向に沿って配置されたゲート電極２２を第２半導体層３上に形成する。 （もっと読む）

【課題】 ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方に接触するための低減された抵抗率を有する半導体コンタクト構造体、及び、その形成方法を提供すること。
【解決手段】 半導体構造体及びその形成方法は、ｐ型デバイス領域（２０）及びｎ型デバイス領域（１０）を有する基板と、ｎ型デバイス領域（１０）への第１型シリサイド・コンタクト（３０）と、ｐ型デバイス領域（２０）への第２型シリサイド・コンタクト（３５）と、を含み、第1シリサイドはｎ型デバイス領域の伝導帯と実質的に合わせられた仕事関数を有し、第２シリサイドはｐ型デバイス領域の価電子帯と実質的に合わせられた仕事関数を有する。本発明はまた、シリサイド・コンタクト材料及びシリサイド・コンタクト加工条件がｐＦＥＴデバイス及びｎＦＥＴデバイに歪みに基づくデバイスの改善を与えるように選択された、半導体構造体及びその形成方法を提供する。 （もっと読む）

【課題】大規模集積可能な回路構成が再構築可能な半導体装置及び自己組織的に製造可能な半導体装置の製造方法を提供する。
【解決手段】中空状態のワイヤー２と３とがクロスするようにマトリックス状に設けられている。中空状態のワイヤー２と３とは、両端面が、半導体装置を収容するパッケージの内面に直接当接することにより、電気的な接続または物理的な支持を行うように設計されている。さらに、ワイヤー２と３とがお互いに接触しながらクロスするクロスポイント１は、電流をスイッチングする機能を有する領域であり、ＭＯＳＦＥＴのチャネルと同様の機能を有する。クロスポイント１は、基板として機能するベースワイヤー２と、ゲート電極ワイヤー３とがクロスし、または、ベースワイヤー２と配線に該当する配線ワイヤー４とが重なる領域であり、ワイヤーの直径、長さ、ワイヤー間のスペース等は、所望のデバイス仕様に基づいて任意に設計することができる。 （もっと読む）