デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法
【課題】デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、基板上に形成された少なくとも2つのスタックゲート構造を備える。2つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された2つのスタックゲート構造は、相異なる中間層、すなわち、2つのスタックゲートのうち1つは、オーミック層を備え、2つのスタックゲートのうち他の1つは、オーミック層を備えないことにその特徴がある。
【解決手段】半導体素子は、基板上に形成された少なくとも2つのスタックゲート構造を備える。2つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された2つのスタックゲート構造は、相異なる中間層、すなわち、2つのスタックゲートのうち1つは、オーミック層を備え、2つのスタックゲートのうち他の1つは、オーミック層を備えないことにその特徴がある。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の製造に係り、より詳細には、デュアルゲート構造を有する半導体素子に関する。
【背景技術】
【0002】
半導体素子の大きさが次第に小さくなり、半導体素子の速度が速くなるにつれて、従来のポリシリコンゲート電極でドープ剤の不足と高い抵抗による信号遅延が増加している。したがって、信号遅延減少は、半導体産業で重要な問題となった。
【0003】
このような趨勢によって、半導体素子で信号遅延を減らし、抵抗をさらに減らすためにポリメタルゲートまたは金属(メタル)ゲートが追求される。しかし、金属ゲートの場合に、金属層がゲート誘電膜の上部に直ちに形成される場合、ゲート誘電膜が汚染されうる。したがって、金属層は一般的にドーピングされたポリシリコン層上に形成される。低い面抵抗を有するタングステンのような金属がゲート物質として使われるならば、RC信号遅延時間は顕著に減るということは一般的に知られている。
【0004】
しかし、相変らず先行技術の問題点、例えば、ゲート電極の高い抵抗とポリ空乏を減らすことなどを克服せねばならない。
【特許文献1】米国特許第6,103,610号明細書
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする技術的課題は、デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供することである。
【0006】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていない他の技術的課題は下の記載から当業者に明確に理解されうる。
【課題を解決するための手段】
【0007】
前記技術的課題を達成するための本発明の一実施形態による半導体素子は、半導体基板と、前記基板上に形成された少なくとも2つのスタックゲート構造と、を含み、前記2つのスタックゲート構造は、各々前記基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された半導体層、前記半導体層上に形成された反応バリア層及び前記バリア層上に形成された金属層を含み、前記2つのスタックゲート構造のうち1つの構造は、前記半導体層と前記反応バリア層との間に備えられたオーミック層をさらに含み、前記2つのスタックゲート構造のうち他の1つの構造は、その間にオーミック層を含まない。
【0008】
前記技術的課題を達成するための本発明の他の実施形態による半導体素子は、基板上に形成された少なくとも2つのスタックゲート構造であって、前記2つのスタックゲート構造各々は、半導体層と半導体層上に形成された金属層とを含み、前記2つのスタックゲート構造のうち1つの構造はオーミック層を含み、前記2つのスタックゲート構造のうち他の1つの構造はオーミック層を含まず、前記基板上の前記2つのスタックゲート構造は、相異なる中間層を有することを特徴とする。
【0009】
前記技術的課題を達成するための本発明の一実施形態による半導体素子の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコン層を形成し、前記ポリシリコン層を第1不純物型ポリシリコン層と第2不純物型ポリシリコン層とに画定し、前記第1不純物型ポリシリコン層上に選択的にオーミック層を形成し、前記オーミック層及び前記第2不純物形ポリシリコン層上に反応バリア層を形成し、前記バリア層上に金属層を形成し、前記第1及び第2不純物型ポリシリコン層を備える構造を連続的にパターニングして第1型ゲートスタックと第2型ゲートスタックとを各々形成する。
【0010】
前記技術的課題を達成するための本発明の他の実施形態による半導体素子の製造方法は、基板上に少なくとも2つのスタックゲート構造を形成し、それぞれのゲート構造は、記基板上にゲート絶縁膜、前記ゲート絶縁膜上に半導体層、前記半導体層上のバリア膜、前記バリア層上に金属層を含み、前記2つのスタックゲート構造のうち1つの構造は、選択的にオーミック層を備える。
【0011】
その他の実施例の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【0012】
本発明によれば、次のような効果が1つあるいはそれ以上ある。
【0013】
第1に、本発明の半導体素子では、N型トランジスタにのみ選択的にオーミック層が形成され、P型トランジスタには、オーミック層が形成されない。したがって、N型トランジスタとP型トランジスタとの性能がいずれも最適化されて、さらに安定した半導体素子が具現され、半導体素子の特性が向上しうる。
【0014】
第2に、N型トランジスタ領域にのみオーミック層を形成する工程がマスク工程なしに行われるために、コストダウンとなって工程が単純化されうる。
【0015】
第3に、N型トランジスタ領域にのみオーミック層を形成する工程とデュアルポリシリコンを形成する工程とが一回のマスク工程で行われるために、工程が簡単になり、時間が短縮されて生産性が向上しうる。
【発明を実施するための最良の形態】
【0016】
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に具現でき、本明細書で説明する実施例は本発明の開示を完全にし、本発明が属する技術分野の当業者に発明の範ちゅうを完全に報せるために提供されるものであり、本発明は請求項及び発明の詳細な説明により定義されるだけである。一方、明細書全体に亘って同一な参照符号は同一な構成要素を示す。
【0017】
前述したように、ポリメタルゲート構造は、半導体素子で抵抗をさらに減らし、それにより信号遅延を減らすために選択される現在主流の構造である。しかし、タングステンのような金属は、高温でポリシリコンと反応して所望しない化合物を形成しうる。それにより、その間の界面抵抗が増加して、半導体素子の動作速度が遅くなりうる。それにより、金属とポリシリコンとの間に形成されうる反応バリア層は、金属とシリコンとの相互拡散を抑制して、その間の反応、例えば、タングステンシリサイドのようなシリサイド物質の形成を減らすか、防止しうる。
【0018】
残念ながら、反応バリア層の界面抵抗は、非常に高く、この問題は、トランジスタの大きさが次第に小さくなるにつれて、さらに著しくなる。出願人は、特にN型トランジスタの場合(P型トランジスタと異なって)、高い界面抵抗は、素子不良を引き起こすということを発見した。したがって、ポリシリコン層と反応バリア層との間のコンタクトまたは界面の抵抗を減らすために、N型トランジスタのポリシリコン層と反応バリア層との間にオーミック層を形成する。
【0019】
一方、P型トランジスタの場合、オーミック層、例えば、金属シリサイドをPMOSゲート積層に形成するならば、いわゆる、“ポリ空乏”問題を悪化させて、ドープ剤の拡散経路として使われうる。特に、ボロン(B)のようなドープ剤は、ポリシリコン層からRTPのような工程により熱処理を行う間、ポリシリコン層から外部に広がって適していない(受け入れられない)C−V特性を導く。これは、P型トランジスタの特性と半導体素子の全体的な特性とを低下させる結果を招く。
【0020】
さらに、ポリ空乏は、P型トランジスタに比べてN型トランジスタで問題が少ない一方、P型トランジスタの素子特性はN型トランジスタと異なって、界面抵抗により影響を少なく受ける。すなわち、半導体素子の全体的な特性は、P型トランジスタの場合に、ポリ空乏が界面抵抗よりさらに重要な問題であり、N型トランジスタの場合には、界面抵抗がポリ空乏問題よりさらに重要な問題である。
【0021】
前記観点で、本発明の実施形態は前記問題、すなわち、N型トランジスタの高い界面抵抗問題とP型トランジスタの適していないC−V特性を招くポリ空乏問題と分けて扱うことによって素子特性を向上させる。
【0022】
図1は、本発明の一実施形態によるスタックゲートを有する半導体素子、例えば、トランジスタ構造100、101を示す断面図である。詳細には、P型トランジスタ101とN型トランジスタ100は、NMOS領域とPMOS領域とを備えた半導体基板105上に形成される。N型トランジスタ100は、NMOS領域に形成され、P型トランジスタ101は、PMOS領域に形成される。
【0023】
N型トランジスタ100は、NMOS領域の不純物領域、例えば、ソース/ドレイン領域160間のチャンネル領域上に連続的に形成されたゲート絶縁膜110とゲートスタック130Nを含む。ゲートスタック130Nは、燐(P)、砒素(As)、アンチモン(Sb)などのN型不純物がドーピングされたN型ポリシリコン層120N、金属シリサイド層などのオーミック層132、金属窒化膜などの反応バリア層134及び金属層136などをさらに含み、前記したものは連続的に積層されている。
【0024】
一方、P型トランジスタ101は、PMOS領域の不純物領域間のチャンネル領域に形成されたゲート絶縁膜110とゲートスタック130Pを備える。ゲートスタック130Pは、ボロンのようなP型不純物がドーピングされたP型ポリシリコン層120P、反応バリア層134、金属層136などをさらに備え、前記したものは連続的に積層されている。
【0025】
金属層136は、W、Ta、Re、Os、Mo、Nb、V、Hf、Zr及びTiのような低い面抵抗を有する金属より形成される。シリコン窒化膜などの物質で形成された一般的なハードマスク層140は、それぞれのゲートスタック100、101上に形成され、絶縁スペーサ150はそれぞれのゲートスタック130N、130Pの側面に沿って形成される。
【0026】
本発明の一部実施形態によれば、反応バリア層134は、WN、TiNまたはTaNなどの金属窒化膜であり得る。前述したように、反応バリア層134は、金属層136とドーピングされたシリコン層120Nまたは120Pの間に形成され、金属とシリコンとの相互内部拡散を抑制することにより、その間での反応、例えば、タングステンシリサイドなどのシリサイド物質の反応形成を減らすか、防止しうる。シリサイド物質は、一般的に金属より高い抵抗値を有するので、ゲート電極で抵抗を増加させてしまう。
【0027】
ゲートスタック130Pとゲートスタック130Nとの重要な差は、ゲートスタック130Pにはゲートスタック130Nでドーピングされたシリコン層120Pと反応バリア層134との間に備えられたオーミック層132のようなオーミック層がないということである。それにより、ゲートスタック130Pでは、反応バリア層134がその間に備えられたオーミック層132無しに、直接ドーピングされたポリシリコン層120Pと接する。
【0028】
ゲートスタック130Nのオーミック層132は、ドーピングされたポリシリコン層120Nと反応バリア層134との間の接触抵抗または界面抵抗を減少させる。ドーピングされたポリシリコン層120NとWNまたはTiNなどの反応バリア層134との間の界面抵抗は高いために、ゲートスタック130Nでオーミック層132は選択的にその間に界面抵抗を減らすために形成される。オーミック層132は、WSix、TiSix、CoSixなどの耐熱性の金属シリサイドであり得る。望ましくは、耐熱性の金属シリサイドは、タングステン(W)とシリコン(Si)とを含む。オーミック層132の厚さは、約30〜200Åであって、望ましくは、約80Åであり得る。
【0029】
しかし、前述したように、金属シリサイドのオーミック層132がP型トランジスタ101のゲートスタック130Pに形成されるならば、オーミック層132は、ボロン(B)などのドープ剤の拡散経路として使われうる。具体的に、ドーピングされたポリシリコン層120Pからドープ剤は、例えば、金属シリサイドの粒界を通じて金属シリサイドに迅速に拡散されるか、吸収される。これは、ドーピングされたポリシリコン層120Pの内部のドープ剤の密度を減らし、トランジスタ、例えば、CMOSトランジスタ(“ポリ空乏”)のスレショルド電圧を変えられる。それにより、半導体素子のインバージョンキャパシタンス(反転容量)がさらに低くなって、望ましくないC−V特性が現れる。
【0030】
前記の観点で、本発明の一側面によれば、本発明の半導体素子は、選択的、意図的にゲートスタック130Pの反応バリア層134とドーピングされたポリシリコン層120Pとの間にオーミック層132を含まない。それにより、実質的にドープ剤の拡散が減る。すなわち、本発明によれば、相異なる中間層を有する2つの異なるスタックゲート構造の特徴である。このような重要な差は、以下で簡単に要約する。
【0031】
一般的に、P型とN型スタックゲート構造間の主な構造的な差は供給されるP型またはN型ドープ剤である。
【0032】
本発明によれば、追加的な構造差は、スタックゲート構造内にシリコン層と反応バリア層のような半導体層の間にオーミックコンタクト層の追加または除外を伴う相異なる中間層を備える。中間層構造のこのような差は、N型スタックゲート構造では、ポリ空乏問題より界面抵抗がさらに重要であるということを強調し、P型スタックゲート構造では、界面抵抗よりポリ空乏がさらに重要であるということを強調する。
【0033】
結果的に、本発明の実施形態による半導体素子は、N型トランジスタのN型ゲート電極130Nには、N型ポリシリコン層120Nと反応バリア層134との間にオーミック層132を選択的に含めることにより、N型トランジスタ100の界面抵抗特性を向上させる一方、P型トランジスタ(図11の101)のP型ゲート電極130Pには、オーミック層132を形成しないために、P型トランジスタ101のインバージョンキャパシタンスを増加させうる。
【0034】
図2ないし図6は、本発明の一実施形態による相異なる中間層を有するP型ゲートスタックとN型ゲートスタックとのデュアルゲート構造を有する半導体素子を製造する連続的な過程を示す。図1のような機能を有する構成要素は、同一か類似した図面符号を付し、その詳細な説明は省略する。
【0035】
図2を参照すれば、素子分離膜(図示せず)は、半導体基板105上に形成されてアクティブ領域を画定する。半導体基板105は、一般的にセル領域のためのNMOS領域と周辺/コア領域のためのPMOS領域を有する。基板105は、Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs、InPまたはこれらの結合で形成されうる。また、基板105は、SOI基板でありうる。
【0036】
半導体基板105上にゲート絶縁膜110を形成する。ゲート絶縁膜110は、HfO2のような高k(high−k)絶縁物質を含む適切なゲート絶縁物質で形成されうる。次いで、ゲート絶縁膜110上に燐または砒素などのN型不純物がドーピングされたN型ポリシリコン層120Nを形成する。知られたように、N型ポリシリコン層120Nは、ポリシリコン層を形成する間にN型ドーピングをインサイチュで進行するか、ポリシリコン層を形成した後にN型不純物をイオン注入して形成する。選択的に、プラズマドーピング工程が使われうる。N型ポリシリコン層120Nは、N型不純物を含みうる。選択的にN型ポリシリコン層は、P型不純物よりN型不純物の濃度がさらに大きい。
【0037】
図3を参照すれば、基板105上にフォトレジストパターン310を形成するが、一般的な写真エッチング技術を用いてNMOS領域を覆うように形成する。次いで、矢印122により表示されたPカウンター注入工程を実行し、すなわち、フォトレジストパターン310をマスクとして用いてN型ポリシリコン層120Nのうち、P型不純物をイオン注入してPMOS領域にP型ポリシリコン層120Pを形成する。Pカウンター注入工程122は、3KeVより大きいエネルギーで約1.0×1015〜1017/cm2の濃度でホウ素(B)、ホウ素フッ化物(BF2、BF3)、インジウム(In)などのP型不純物を使用する。したがって、全体的にP型不純物の濃度がN型不純物の濃度より濃くなり、イオン注入層の導電型はP型となって、PMOS地域にP型ポリシリコン層120Pが形成される。選択的に、P型ポリシリコン層120Pは、単にP型不純物のみを含みうる。
【0038】
結果的に、N型シリコン層とP型シリコン層、すなわち、デュアルポリシリコン層は、図示されたように、基板105上に形成される。そして、N型またはP型不純物を活性化させるために、RTPまたは一般的なアニーリング工程などの熱処理を行う。温度は、例えば、約600℃以上であり得る。
【0039】
選択的に、デュアルポリシリコン層は、P型ポリシリコン層120Pを形成した後、連続的にN型トランジスタ領域にN型不純物を注入して形成でき、反対の場合も可能である。また、デュアルポリシリコン層を形成するためにN型トランジスタ領域とP型トランジスタ領域とを各々露出させる2枚のマスクを用いてN型不純物とP型不純物とを各々注入して形成しうる。しかし、前述したように、1枚のマスクのみを用いて形成することが、工程を単純化し、製造コストを減少させうる。それぞれの場合に、イオン注入以後に一般的な方法を含む適切な方法でマスクを除去する。また、当業者に知られたように、イオン注入工程段階を完璧にするために急速窒化処理及び洗浄工程を行える。
【0040】
図4を参照すれば、N型ポリシリコン層120N上にオーミック層132を形成する。オーミック層132は、例えば、SiH4の代りに、ヘキサフルオロタングステン(WF6)とジクロロシラン(SiH2Cl2)を使用したCVD(Chemical Vapor Deposition)の方法によりN型ポリシリコン層120N上に選択的に形成しうる。望ましくは、WF6とSiH2Cl2のガスフロー比が約1:25〜160であり得る。選択的なCVD工程で、200mtorr以上の部分圧力を有するキャリアガスとしてArを使用しうる。工程を進行する間、ウェーハは、約450℃より高温に加熱しうる。このような場合、P型ポリシリコン層120P上には、オーミック層132が形成されないか、無視できるほどに形成される。オーミック層132は、チタンシリサイド(TiSix)、タンタルシリサイド(TaSix)、コバルトシリサイド(CoSix)、タングステンシリサイド(WSix)、モリブデンシリサイド(MoSix)のような金属シリサイドを含む。オーミック層132の厚さは、約30〜200Åであり得る。
【0041】
択一的に、オーミック層132は、N型及びP型ポリシリコン層120P上にいずれも形成した後、P型ポリシリコン層120P上のオーミック層132を、例えば、エッチング工程で除去することにより形成しうる。この場合、オーミック層132は、連続して熱処理を行う一般的なCVD工程やPVD方法により形成されうる。
【0042】
しかし、前述した選択的な蒸着工程では、オーミック層132は、エッチング工程なしに選択的にNMOS領域に形成される。それにより、製造コストを低減し、製造工程を単純化しうる。
【0043】
図5を参照すれば、約50〜100Åの厚さを有する反応バリア層134をNMOS領域のオーミック層132上に、PMOS領域の反応バリア層134上にCVD、PVDまたはALDのような一般的な技術を用いて形成する。引続き、反応バリア層上に耐熱性金属のような金属で形成された金属層136を形成する。金属層は、約300〜600Åの厚さに形成される。反応バリア層134は、タングステン窒化物(WN)、チタン窒化物(TiN)、タンタル窒化物(TaN)から少なくとも1つを含みうる。金属層136は、W、Re、Ta、Os、Mo、Nb、V、Hf、Zr、Tiから少なくとも1つを含みうる。
【0044】
次いで、ゲート電極を画定するためのハードマスクパターン140を耐熱性金属層136上に形成する。ハードマスクパターン140は、PE−SiN(Plasma Enhenced−SiN)またはLP−SiN(Low Pressure−SiN)より形成されうる。
【0045】
図6を参照すれば、ハードマスクパターン140を用いて、金属層136、反応バリア層134、オーミック層132、N型及びP型ポリシリコン層120P、ゲート絶縁膜110を順次にパターニングしてNMOS領域とPMOS領域に各々ゲート構造を形成する。次いで、NMOS領域とPMOS領域それぞれの不純物領域(図1の160)、例えば、LDD領域にイオン注入過程を行う。次いで、図1に示されたように、ソース/ドレイン領域のような高濃度不純物領域(図示せず)を形成するために、それぞれのNMOS領域とPMOS領域上に形成されたゲート構造の側壁に側壁スペーサを形成する。
【0046】
結果的に、基板105上にスタックゲート、すなわち、N型ゲート電極130NとP型ゲート電極130Pとが形成される。N型ゲート電極130NとP型ゲート電極130Pは、レイアップは類似しているが、異なるものである。N型ゲート電極130Nは、オーミック層132を含むが、P型ゲート電極130Pは含まない。前述したように、半導体素子の全体的な特性面で、界面抵抗は、P型トランジスタの場合で、ポリ空乏は、N型トランジスタの場合で、あまり重要な問題ではない。それにより、発明はCMOSトランジスタのゲート電極をペアで形成して二領域にいずれも最適の条件、(従来より低い抵抗のN型ゲート電極とポリ空乏が減るか、さらに改善されたP型ゲート電極)を形成する。
【0047】
さらに、区別された中間スタックゲート構造で引き起こされるポテンシャルネガティブ効果、例えば、N型トランジスタのポリ空乏やP型トランジスタの界面抵抗は、後述されるように素子特性に合わせて決定される。
【0048】
簡単に要約すれば、2つのスタックゲート構造の1つはポリシリコン層と反応バリア層のような半導体層間に形成されたオーミック層を含み、他の1つはそうでない。すなわち、2つのスタックゲート構造のうち、ただ1つのみがポリシリコン層と反応バリア層のような半導体層の間に形成されたオーミック層を備える。後述する図11に示されたように、区分されたスタックゲート構造ペアの素子特性の向上は、従来の技術と比較して顕著である。
【0049】
連続的な入出力を可能にする配線を形成する段階、基板をパッケージする段階などの工程段階をさらに行って半導体素子を完成する。しかし、これらは、当業者に広く知られているので、ここではその詳細な説明を省略する。
【0050】
図7ないし図10は、本発明の一実施形態と同様に他の中間層を有するP型ゲートスタック及びN型ゲートスタックのデュアルゲート構造を有するが、他の工程段階を使用する半導体素子を製造するための連続的な工程段階を示している。同じ機能を有する構成要素は、図2ないし図6と同じか、類似した図面符号を用いて、その詳細な説明は省略する。
【0051】
本発明の当業者ならば、図2ないし図6に示された工程が、オーミック層132が単にN型スタックゲート構造が形成される基板領域のシリコン層にのみ形成される、選択的な部が工程(蒸着)を伴うものであるということが分かる。
【0052】
本発明の当業者ならば、図7ないし図10に示された工程がオーミック層132を全体的にシリコン層上に形成し、P型スタックゲート構造が形成される基板領域には選択的に除去するものである、一般的な蒸着工程ということが分かる。
【0053】
オーミック層の選択的蒸着、または全体的な蒸着及び選択的除去は、詳細な説明、図面及び請求項と同様に、結果的に同じ構造を提供して素子特性の向上が招かれるということを理解できるであろう。これは、P型スタックゲート構造では、オーミック層を選択的に除去し、N型スタックゲート構造では、オーミック層を残しておくからである。
【0054】
図7を参照すれば、前述した実施形態と同様に、セル領域のためのNMOS領域と周辺/コア領域のためのPMOS領域を有する半導体基板上に素子分離膜(図示せず)を形成する。
【0055】
次いで、半導体基板105上にゲート絶縁膜110を形成する。次いで、本発明の一実施形態に描写された方法で、ゲート絶縁膜110上に燐または砒素のようなN型不純物をドーピングしてN型ポリシリコン120Nを形成する。
【0056】
図8を参照すれば、N型ポリシリコン120Nの全面にオーミック層132を形成する。ここで、オーミック層132は、CVDまたはPVD(Physical Vapor Deposition)方法で積層した後、熱工程を経ることによって形成しうる。
【0057】
図9を参照すれば、NMOS領域を覆うようにフォトレジストパターン330を形成する。フォトレジストパターン330をエッチングマスクとして用いてPMOS領域のオーミック層132を乾式エッチングまたは湿式エッチングで除去する。結果的に、PMOS領域にはN型シリコン層が露出される。
【0058】
図10を参照すれば、フォトレジストパターン330をマスクとして用いて、露出されたN型ポリシリコン層120NにPカウンターイオン注入工程を行い、P型トランジスタ領域にP型不純物がドーピングされたP型ポリシリコン層120Pを形成する。イオン注入されたポリシリコン層の全体的な導電性は望ましくは、P型である。すなわち、P型不純物の濃度がN型不純物の濃度より大きくなる。結果的に、NMOS領域のN型ポリシリコン層120NとPMOS領域のP型ポリシリコン層120Pを有するデュアルポリシリコン層が形成される。連続的に、前記の構造に急速窒化処理及び洗浄工程(フォトレジストパターン330の除去を含む)を行える。
【0059】
前述した工程段階は、1つのイオン注入マスクを使用することによって、デュアルポリシリコン層を形成するためにNMOS領域とPMOS領域とを各々露出する2つの異なるマスクを使用する必要がないために、コストダウンとなり、製造工程を単純化しうる。
【0060】
N型トランジスタ100及びP型トランジスタ101を形成するための残りの製造工程は、本発明の一実施形態の説明と同じである。
【0061】
図11は、オーミック層の具備如何によるPMOSタングステンポリメタルゲートのキャパシタンス−電圧(C−V)曲線を示すグラフである。
【0062】
図11を参照すれば、本発明の実験テスト結果を示す曲線D(オーミック層無し)は、先行技術の構造の実験テスト結果を示す曲線C(オーミック層を含む)と対照される。実験的なスタックゲート電極はいずれもゲート電極としては、Wポリ−金属を用いて、選択的に含まれるオーミック層としては、WSixを使用する。本発明の当業者ならば、縦軸はゲート電極ジャクションを横切るキャパシタンスを測定した値をFと表し、横軸は、ゲート電極を横切るゲート電極電圧が表す値をVと表したということが分かる。図11に図示されたように、例えば、−1.5Vの電圧で、曲線Dのキャパシタンスは、2.0×10−10Fであり、曲線Cのキャパシタンスは、105×10−10Fである。したがって、オーミック層のないゲート電極構造を使用すれば、ゲート空乏は−1.5Vで約33%に減少し(向上し)、全体的なインバージョンキャパシタンス値が増加する結果を招く。
【0063】
下記の表は3つの異なるケースの実験的な算出データを示す。
(1)オーミック層を非選択的に(全体的に)形成した場合。
(2)NMOSスタックゲート構造にのみ選択的にオーミック層を形成した場合。
(3)選択的にまたは全体的にオーミック層を形成していない場合。
【0064】
【表1】
【0065】
ここで、収率は、ウェーハでテストしたダイ全体の数に対して正常に機能する半導体ダイのパーセントを表したものである。
【0066】
また、3つの異なるケースの実験的な結果は、統計的に意味のあるサンプル数を提供するために複数のウェーハを用いて得られたものである。
【0067】
したがって、さらに速い速度と低い電力を消費する素子は、本明細書で開示され、図示された多様な実施形態により唯一の半導体スタックゲート層構造により得られる。オーミック層の半導体スタックゲート層構造の唯一の選択的な含みと構造のN型スタックゲート層領域にのみオーミック層を選択的に含めるということは、N型トランジスタの界面抵抗を顕著に減らす一方、P型トランジスタでポリ空乏問題を減らせる。また、本発明の一部実施形態と同様に、NMOS領域とPMOS領域にいずれも非選択的にオーミック層を形成して、マスクを用いてPMOS領域のオーミック層を選択的に除去する一般的な方法を使用せず(図7ないし図10に説明された工程)、1つのマスクを用いてNMOS領域にのみ選択的にオーミック層を形成する方法(図2ないし図6に説明された工程)を通じて工程段階が単純化されうる。また、一部の実施形態によれば、本発明は、DRAMなどの揮発性メモリの製造時、またはフラッシュメモリなどの不揮発性メモリの製造時に使用しうる。
【0068】
以上、添付図を参照して本発明の実施例を説明したが、本発明が属する技術分野で当業者ならば本発明がその技術的思想や必須特徴を変更せずとも他の具体的な形に実施されうるということが理解できるであろう。したがって、前述した実施例は全ての面で例示的なものであって、限定的なものではないと理解せねばならない。
【産業上の利用可能性】
【0069】
本発明に適用される素子は、高集積回路の半導体素子、プロセッサー、MEM’s(Micro Electro Mechanical)素子、光電子素子、ディスプレイ素子などである。
【図面の簡単な説明】
【0070】
【図1】本発明の一実施形態による半導体素子のマルチ層構造を示す断面図である。
【図2】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図3】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図4】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図5】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図6】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図7】図1に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図8】図1に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図9】図1に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図10】図1に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図11】オーミック層の具備如何によるPMOSタングステンポリメタルゲートのキャパシタンス−電圧(C−V)曲線を示すグラフである。
【符号の説明】
【0071】
100 N型トランジスタ
101 P型トランジスタ
105 基板
110 ゲート絶縁膜
120N N型ポリシリコン
120P P型ポリシリコン
130N N型ゲート電極
130P P型ゲート電極
132 オーミック層
134 バリア層
136 金属層
140 ハードマスク
150 スペーサ
160 ソース/ドレイン領域
【技術分野】
【0001】
本発明は、半導体素子の製造に係り、より詳細には、デュアルゲート構造を有する半導体素子に関する。
【背景技術】
【0002】
半導体素子の大きさが次第に小さくなり、半導体素子の速度が速くなるにつれて、従来のポリシリコンゲート電極でドープ剤の不足と高い抵抗による信号遅延が増加している。したがって、信号遅延減少は、半導体産業で重要な問題となった。
【0003】
このような趨勢によって、半導体素子で信号遅延を減らし、抵抗をさらに減らすためにポリメタルゲートまたは金属(メタル)ゲートが追求される。しかし、金属ゲートの場合に、金属層がゲート誘電膜の上部に直ちに形成される場合、ゲート誘電膜が汚染されうる。したがって、金属層は一般的にドーピングされたポリシリコン層上に形成される。低い面抵抗を有するタングステンのような金属がゲート物質として使われるならば、RC信号遅延時間は顕著に減るということは一般的に知られている。
【0004】
しかし、相変らず先行技術の問題点、例えば、ゲート電極の高い抵抗とポリ空乏を減らすことなどを克服せねばならない。
【特許文献1】米国特許第6,103,610号明細書
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする技術的課題は、デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供することである。
【0006】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていない他の技術的課題は下の記載から当業者に明確に理解されうる。
【課題を解決するための手段】
【0007】
前記技術的課題を達成するための本発明の一実施形態による半導体素子は、半導体基板と、前記基板上に形成された少なくとも2つのスタックゲート構造と、を含み、前記2つのスタックゲート構造は、各々前記基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された半導体層、前記半導体層上に形成された反応バリア層及び前記バリア層上に形成された金属層を含み、前記2つのスタックゲート構造のうち1つの構造は、前記半導体層と前記反応バリア層との間に備えられたオーミック層をさらに含み、前記2つのスタックゲート構造のうち他の1つの構造は、その間にオーミック層を含まない。
【0008】
前記技術的課題を達成するための本発明の他の実施形態による半導体素子は、基板上に形成された少なくとも2つのスタックゲート構造であって、前記2つのスタックゲート構造各々は、半導体層と半導体層上に形成された金属層とを含み、前記2つのスタックゲート構造のうち1つの構造はオーミック層を含み、前記2つのスタックゲート構造のうち他の1つの構造はオーミック層を含まず、前記基板上の前記2つのスタックゲート構造は、相異なる中間層を有することを特徴とする。
【0009】
前記技術的課題を達成するための本発明の一実施形態による半導体素子の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコン層を形成し、前記ポリシリコン層を第1不純物型ポリシリコン層と第2不純物型ポリシリコン層とに画定し、前記第1不純物型ポリシリコン層上に選択的にオーミック層を形成し、前記オーミック層及び前記第2不純物形ポリシリコン層上に反応バリア層を形成し、前記バリア層上に金属層を形成し、前記第1及び第2不純物型ポリシリコン層を備える構造を連続的にパターニングして第1型ゲートスタックと第2型ゲートスタックとを各々形成する。
【0010】
前記技術的課題を達成するための本発明の他の実施形態による半導体素子の製造方法は、基板上に少なくとも2つのスタックゲート構造を形成し、それぞれのゲート構造は、記基板上にゲート絶縁膜、前記ゲート絶縁膜上に半導体層、前記半導体層上のバリア膜、前記バリア層上に金属層を含み、前記2つのスタックゲート構造のうち1つの構造は、選択的にオーミック層を備える。
【0011】
その他の実施例の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【0012】
本発明によれば、次のような効果が1つあるいはそれ以上ある。
【0013】
第1に、本発明の半導体素子では、N型トランジスタにのみ選択的にオーミック層が形成され、P型トランジスタには、オーミック層が形成されない。したがって、N型トランジスタとP型トランジスタとの性能がいずれも最適化されて、さらに安定した半導体素子が具現され、半導体素子の特性が向上しうる。
【0014】
第2に、N型トランジスタ領域にのみオーミック層を形成する工程がマスク工程なしに行われるために、コストダウンとなって工程が単純化されうる。
【0015】
第3に、N型トランジスタ領域にのみオーミック層を形成する工程とデュアルポリシリコンを形成する工程とが一回のマスク工程で行われるために、工程が簡単になり、時間が短縮されて生産性が向上しうる。
【発明を実施するための最良の形態】
【0016】
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に具現でき、本明細書で説明する実施例は本発明の開示を完全にし、本発明が属する技術分野の当業者に発明の範ちゅうを完全に報せるために提供されるものであり、本発明は請求項及び発明の詳細な説明により定義されるだけである。一方、明細書全体に亘って同一な参照符号は同一な構成要素を示す。
【0017】
前述したように、ポリメタルゲート構造は、半導体素子で抵抗をさらに減らし、それにより信号遅延を減らすために選択される現在主流の構造である。しかし、タングステンのような金属は、高温でポリシリコンと反応して所望しない化合物を形成しうる。それにより、その間の界面抵抗が増加して、半導体素子の動作速度が遅くなりうる。それにより、金属とポリシリコンとの間に形成されうる反応バリア層は、金属とシリコンとの相互拡散を抑制して、その間の反応、例えば、タングステンシリサイドのようなシリサイド物質の形成を減らすか、防止しうる。
【0018】
残念ながら、反応バリア層の界面抵抗は、非常に高く、この問題は、トランジスタの大きさが次第に小さくなるにつれて、さらに著しくなる。出願人は、特にN型トランジスタの場合(P型トランジスタと異なって)、高い界面抵抗は、素子不良を引き起こすということを発見した。したがって、ポリシリコン層と反応バリア層との間のコンタクトまたは界面の抵抗を減らすために、N型トランジスタのポリシリコン層と反応バリア層との間にオーミック層を形成する。
【0019】
一方、P型トランジスタの場合、オーミック層、例えば、金属シリサイドをPMOSゲート積層に形成するならば、いわゆる、“ポリ空乏”問題を悪化させて、ドープ剤の拡散経路として使われうる。特に、ボロン(B)のようなドープ剤は、ポリシリコン層からRTPのような工程により熱処理を行う間、ポリシリコン層から外部に広がって適していない(受け入れられない)C−V特性を導く。これは、P型トランジスタの特性と半導体素子の全体的な特性とを低下させる結果を招く。
【0020】
さらに、ポリ空乏は、P型トランジスタに比べてN型トランジスタで問題が少ない一方、P型トランジスタの素子特性はN型トランジスタと異なって、界面抵抗により影響を少なく受ける。すなわち、半導体素子の全体的な特性は、P型トランジスタの場合に、ポリ空乏が界面抵抗よりさらに重要な問題であり、N型トランジスタの場合には、界面抵抗がポリ空乏問題よりさらに重要な問題である。
【0021】
前記観点で、本発明の実施形態は前記問題、すなわち、N型トランジスタの高い界面抵抗問題とP型トランジスタの適していないC−V特性を招くポリ空乏問題と分けて扱うことによって素子特性を向上させる。
【0022】
図1は、本発明の一実施形態によるスタックゲートを有する半導体素子、例えば、トランジスタ構造100、101を示す断面図である。詳細には、P型トランジスタ101とN型トランジスタ100は、NMOS領域とPMOS領域とを備えた半導体基板105上に形成される。N型トランジスタ100は、NMOS領域に形成され、P型トランジスタ101は、PMOS領域に形成される。
【0023】
N型トランジスタ100は、NMOS領域の不純物領域、例えば、ソース/ドレイン領域160間のチャンネル領域上に連続的に形成されたゲート絶縁膜110とゲートスタック130Nを含む。ゲートスタック130Nは、燐(P)、砒素(As)、アンチモン(Sb)などのN型不純物がドーピングされたN型ポリシリコン層120N、金属シリサイド層などのオーミック層132、金属窒化膜などの反応バリア層134及び金属層136などをさらに含み、前記したものは連続的に積層されている。
【0024】
一方、P型トランジスタ101は、PMOS領域の不純物領域間のチャンネル領域に形成されたゲート絶縁膜110とゲートスタック130Pを備える。ゲートスタック130Pは、ボロンのようなP型不純物がドーピングされたP型ポリシリコン層120P、反応バリア層134、金属層136などをさらに備え、前記したものは連続的に積層されている。
【0025】
金属層136は、W、Ta、Re、Os、Mo、Nb、V、Hf、Zr及びTiのような低い面抵抗を有する金属より形成される。シリコン窒化膜などの物質で形成された一般的なハードマスク層140は、それぞれのゲートスタック100、101上に形成され、絶縁スペーサ150はそれぞれのゲートスタック130N、130Pの側面に沿って形成される。
【0026】
本発明の一部実施形態によれば、反応バリア層134は、WN、TiNまたはTaNなどの金属窒化膜であり得る。前述したように、反応バリア層134は、金属層136とドーピングされたシリコン層120Nまたは120Pの間に形成され、金属とシリコンとの相互内部拡散を抑制することにより、その間での反応、例えば、タングステンシリサイドなどのシリサイド物質の反応形成を減らすか、防止しうる。シリサイド物質は、一般的に金属より高い抵抗値を有するので、ゲート電極で抵抗を増加させてしまう。
【0027】
ゲートスタック130Pとゲートスタック130Nとの重要な差は、ゲートスタック130Pにはゲートスタック130Nでドーピングされたシリコン層120Pと反応バリア層134との間に備えられたオーミック層132のようなオーミック層がないということである。それにより、ゲートスタック130Pでは、反応バリア層134がその間に備えられたオーミック層132無しに、直接ドーピングされたポリシリコン層120Pと接する。
【0028】
ゲートスタック130Nのオーミック層132は、ドーピングされたポリシリコン層120Nと反応バリア層134との間の接触抵抗または界面抵抗を減少させる。ドーピングされたポリシリコン層120NとWNまたはTiNなどの反応バリア層134との間の界面抵抗は高いために、ゲートスタック130Nでオーミック層132は選択的にその間に界面抵抗を減らすために形成される。オーミック層132は、WSix、TiSix、CoSixなどの耐熱性の金属シリサイドであり得る。望ましくは、耐熱性の金属シリサイドは、タングステン(W)とシリコン(Si)とを含む。オーミック層132の厚さは、約30〜200Åであって、望ましくは、約80Åであり得る。
【0029】
しかし、前述したように、金属シリサイドのオーミック層132がP型トランジスタ101のゲートスタック130Pに形成されるならば、オーミック層132は、ボロン(B)などのドープ剤の拡散経路として使われうる。具体的に、ドーピングされたポリシリコン層120Pからドープ剤は、例えば、金属シリサイドの粒界を通じて金属シリサイドに迅速に拡散されるか、吸収される。これは、ドーピングされたポリシリコン層120Pの内部のドープ剤の密度を減らし、トランジスタ、例えば、CMOSトランジスタ(“ポリ空乏”)のスレショルド電圧を変えられる。それにより、半導体素子のインバージョンキャパシタンス(反転容量)がさらに低くなって、望ましくないC−V特性が現れる。
【0030】
前記の観点で、本発明の一側面によれば、本発明の半導体素子は、選択的、意図的にゲートスタック130Pの反応バリア層134とドーピングされたポリシリコン層120Pとの間にオーミック層132を含まない。それにより、実質的にドープ剤の拡散が減る。すなわち、本発明によれば、相異なる中間層を有する2つの異なるスタックゲート構造の特徴である。このような重要な差は、以下で簡単に要約する。
【0031】
一般的に、P型とN型スタックゲート構造間の主な構造的な差は供給されるP型またはN型ドープ剤である。
【0032】
本発明によれば、追加的な構造差は、スタックゲート構造内にシリコン層と反応バリア層のような半導体層の間にオーミックコンタクト層の追加または除外を伴う相異なる中間層を備える。中間層構造のこのような差は、N型スタックゲート構造では、ポリ空乏問題より界面抵抗がさらに重要であるということを強調し、P型スタックゲート構造では、界面抵抗よりポリ空乏がさらに重要であるということを強調する。
【0033】
結果的に、本発明の実施形態による半導体素子は、N型トランジスタのN型ゲート電極130Nには、N型ポリシリコン層120Nと反応バリア層134との間にオーミック層132を選択的に含めることにより、N型トランジスタ100の界面抵抗特性を向上させる一方、P型トランジスタ(図11の101)のP型ゲート電極130Pには、オーミック層132を形成しないために、P型トランジスタ101のインバージョンキャパシタンスを増加させうる。
【0034】
図2ないし図6は、本発明の一実施形態による相異なる中間層を有するP型ゲートスタックとN型ゲートスタックとのデュアルゲート構造を有する半導体素子を製造する連続的な過程を示す。図1のような機能を有する構成要素は、同一か類似した図面符号を付し、その詳細な説明は省略する。
【0035】
図2を参照すれば、素子分離膜(図示せず)は、半導体基板105上に形成されてアクティブ領域を画定する。半導体基板105は、一般的にセル領域のためのNMOS領域と周辺/コア領域のためのPMOS領域を有する。基板105は、Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs、InPまたはこれらの結合で形成されうる。また、基板105は、SOI基板でありうる。
【0036】
半導体基板105上にゲート絶縁膜110を形成する。ゲート絶縁膜110は、HfO2のような高k(high−k)絶縁物質を含む適切なゲート絶縁物質で形成されうる。次いで、ゲート絶縁膜110上に燐または砒素などのN型不純物がドーピングされたN型ポリシリコン層120Nを形成する。知られたように、N型ポリシリコン層120Nは、ポリシリコン層を形成する間にN型ドーピングをインサイチュで進行するか、ポリシリコン層を形成した後にN型不純物をイオン注入して形成する。選択的に、プラズマドーピング工程が使われうる。N型ポリシリコン層120Nは、N型不純物を含みうる。選択的にN型ポリシリコン層は、P型不純物よりN型不純物の濃度がさらに大きい。
【0037】
図3を参照すれば、基板105上にフォトレジストパターン310を形成するが、一般的な写真エッチング技術を用いてNMOS領域を覆うように形成する。次いで、矢印122により表示されたPカウンター注入工程を実行し、すなわち、フォトレジストパターン310をマスクとして用いてN型ポリシリコン層120Nのうち、P型不純物をイオン注入してPMOS領域にP型ポリシリコン層120Pを形成する。Pカウンター注入工程122は、3KeVより大きいエネルギーで約1.0×1015〜1017/cm2の濃度でホウ素(B)、ホウ素フッ化物(BF2、BF3)、インジウム(In)などのP型不純物を使用する。したがって、全体的にP型不純物の濃度がN型不純物の濃度より濃くなり、イオン注入層の導電型はP型となって、PMOS地域にP型ポリシリコン層120Pが形成される。選択的に、P型ポリシリコン層120Pは、単にP型不純物のみを含みうる。
【0038】
結果的に、N型シリコン層とP型シリコン層、すなわち、デュアルポリシリコン層は、図示されたように、基板105上に形成される。そして、N型またはP型不純物を活性化させるために、RTPまたは一般的なアニーリング工程などの熱処理を行う。温度は、例えば、約600℃以上であり得る。
【0039】
選択的に、デュアルポリシリコン層は、P型ポリシリコン層120Pを形成した後、連続的にN型トランジスタ領域にN型不純物を注入して形成でき、反対の場合も可能である。また、デュアルポリシリコン層を形成するためにN型トランジスタ領域とP型トランジスタ領域とを各々露出させる2枚のマスクを用いてN型不純物とP型不純物とを各々注入して形成しうる。しかし、前述したように、1枚のマスクのみを用いて形成することが、工程を単純化し、製造コストを減少させうる。それぞれの場合に、イオン注入以後に一般的な方法を含む適切な方法でマスクを除去する。また、当業者に知られたように、イオン注入工程段階を完璧にするために急速窒化処理及び洗浄工程を行える。
【0040】
図4を参照すれば、N型ポリシリコン層120N上にオーミック層132を形成する。オーミック層132は、例えば、SiH4の代りに、ヘキサフルオロタングステン(WF6)とジクロロシラン(SiH2Cl2)を使用したCVD(Chemical Vapor Deposition)の方法によりN型ポリシリコン層120N上に選択的に形成しうる。望ましくは、WF6とSiH2Cl2のガスフロー比が約1:25〜160であり得る。選択的なCVD工程で、200mtorr以上の部分圧力を有するキャリアガスとしてArを使用しうる。工程を進行する間、ウェーハは、約450℃より高温に加熱しうる。このような場合、P型ポリシリコン層120P上には、オーミック層132が形成されないか、無視できるほどに形成される。オーミック層132は、チタンシリサイド(TiSix)、タンタルシリサイド(TaSix)、コバルトシリサイド(CoSix)、タングステンシリサイド(WSix)、モリブデンシリサイド(MoSix)のような金属シリサイドを含む。オーミック層132の厚さは、約30〜200Åであり得る。
【0041】
択一的に、オーミック層132は、N型及びP型ポリシリコン層120P上にいずれも形成した後、P型ポリシリコン層120P上のオーミック層132を、例えば、エッチング工程で除去することにより形成しうる。この場合、オーミック層132は、連続して熱処理を行う一般的なCVD工程やPVD方法により形成されうる。
【0042】
しかし、前述した選択的な蒸着工程では、オーミック層132は、エッチング工程なしに選択的にNMOS領域に形成される。それにより、製造コストを低減し、製造工程を単純化しうる。
【0043】
図5を参照すれば、約50〜100Åの厚さを有する反応バリア層134をNMOS領域のオーミック層132上に、PMOS領域の反応バリア層134上にCVD、PVDまたはALDのような一般的な技術を用いて形成する。引続き、反応バリア層上に耐熱性金属のような金属で形成された金属層136を形成する。金属層は、約300〜600Åの厚さに形成される。反応バリア層134は、タングステン窒化物(WN)、チタン窒化物(TiN)、タンタル窒化物(TaN)から少なくとも1つを含みうる。金属層136は、W、Re、Ta、Os、Mo、Nb、V、Hf、Zr、Tiから少なくとも1つを含みうる。
【0044】
次いで、ゲート電極を画定するためのハードマスクパターン140を耐熱性金属層136上に形成する。ハードマスクパターン140は、PE−SiN(Plasma Enhenced−SiN)またはLP−SiN(Low Pressure−SiN)より形成されうる。
【0045】
図6を参照すれば、ハードマスクパターン140を用いて、金属層136、反応バリア層134、オーミック層132、N型及びP型ポリシリコン層120P、ゲート絶縁膜110を順次にパターニングしてNMOS領域とPMOS領域に各々ゲート構造を形成する。次いで、NMOS領域とPMOS領域それぞれの不純物領域(図1の160)、例えば、LDD領域にイオン注入過程を行う。次いで、図1に示されたように、ソース/ドレイン領域のような高濃度不純物領域(図示せず)を形成するために、それぞれのNMOS領域とPMOS領域上に形成されたゲート構造の側壁に側壁スペーサを形成する。
【0046】
結果的に、基板105上にスタックゲート、すなわち、N型ゲート電極130NとP型ゲート電極130Pとが形成される。N型ゲート電極130NとP型ゲート電極130Pは、レイアップは類似しているが、異なるものである。N型ゲート電極130Nは、オーミック層132を含むが、P型ゲート電極130Pは含まない。前述したように、半導体素子の全体的な特性面で、界面抵抗は、P型トランジスタの場合で、ポリ空乏は、N型トランジスタの場合で、あまり重要な問題ではない。それにより、発明はCMOSトランジスタのゲート電極をペアで形成して二領域にいずれも最適の条件、(従来より低い抵抗のN型ゲート電極とポリ空乏が減るか、さらに改善されたP型ゲート電極)を形成する。
【0047】
さらに、区別された中間スタックゲート構造で引き起こされるポテンシャルネガティブ効果、例えば、N型トランジスタのポリ空乏やP型トランジスタの界面抵抗は、後述されるように素子特性に合わせて決定される。
【0048】
簡単に要約すれば、2つのスタックゲート構造の1つはポリシリコン層と反応バリア層のような半導体層間に形成されたオーミック層を含み、他の1つはそうでない。すなわち、2つのスタックゲート構造のうち、ただ1つのみがポリシリコン層と反応バリア層のような半導体層の間に形成されたオーミック層を備える。後述する図11に示されたように、区分されたスタックゲート構造ペアの素子特性の向上は、従来の技術と比較して顕著である。
【0049】
連続的な入出力を可能にする配線を形成する段階、基板をパッケージする段階などの工程段階をさらに行って半導体素子を完成する。しかし、これらは、当業者に広く知られているので、ここではその詳細な説明を省略する。
【0050】
図7ないし図10は、本発明の一実施形態と同様に他の中間層を有するP型ゲートスタック及びN型ゲートスタックのデュアルゲート構造を有するが、他の工程段階を使用する半導体素子を製造するための連続的な工程段階を示している。同じ機能を有する構成要素は、図2ないし図6と同じか、類似した図面符号を用いて、その詳細な説明は省略する。
【0051】
本発明の当業者ならば、図2ないし図6に示された工程が、オーミック層132が単にN型スタックゲート構造が形成される基板領域のシリコン層にのみ形成される、選択的な部が工程(蒸着)を伴うものであるということが分かる。
【0052】
本発明の当業者ならば、図7ないし図10に示された工程がオーミック層132を全体的にシリコン層上に形成し、P型スタックゲート構造が形成される基板領域には選択的に除去するものである、一般的な蒸着工程ということが分かる。
【0053】
オーミック層の選択的蒸着、または全体的な蒸着及び選択的除去は、詳細な説明、図面及び請求項と同様に、結果的に同じ構造を提供して素子特性の向上が招かれるということを理解できるであろう。これは、P型スタックゲート構造では、オーミック層を選択的に除去し、N型スタックゲート構造では、オーミック層を残しておくからである。
【0054】
図7を参照すれば、前述した実施形態と同様に、セル領域のためのNMOS領域と周辺/コア領域のためのPMOS領域を有する半導体基板上に素子分離膜(図示せず)を形成する。
【0055】
次いで、半導体基板105上にゲート絶縁膜110を形成する。次いで、本発明の一実施形態に描写された方法で、ゲート絶縁膜110上に燐または砒素のようなN型不純物をドーピングしてN型ポリシリコン120Nを形成する。
【0056】
図8を参照すれば、N型ポリシリコン120Nの全面にオーミック層132を形成する。ここで、オーミック層132は、CVDまたはPVD(Physical Vapor Deposition)方法で積層した後、熱工程を経ることによって形成しうる。
【0057】
図9を参照すれば、NMOS領域を覆うようにフォトレジストパターン330を形成する。フォトレジストパターン330をエッチングマスクとして用いてPMOS領域のオーミック層132を乾式エッチングまたは湿式エッチングで除去する。結果的に、PMOS領域にはN型シリコン層が露出される。
【0058】
図10を参照すれば、フォトレジストパターン330をマスクとして用いて、露出されたN型ポリシリコン層120NにPカウンターイオン注入工程を行い、P型トランジスタ領域にP型不純物がドーピングされたP型ポリシリコン層120Pを形成する。イオン注入されたポリシリコン層の全体的な導電性は望ましくは、P型である。すなわち、P型不純物の濃度がN型不純物の濃度より大きくなる。結果的に、NMOS領域のN型ポリシリコン層120NとPMOS領域のP型ポリシリコン層120Pを有するデュアルポリシリコン層が形成される。連続的に、前記の構造に急速窒化処理及び洗浄工程(フォトレジストパターン330の除去を含む)を行える。
【0059】
前述した工程段階は、1つのイオン注入マスクを使用することによって、デュアルポリシリコン層を形成するためにNMOS領域とPMOS領域とを各々露出する2つの異なるマスクを使用する必要がないために、コストダウンとなり、製造工程を単純化しうる。
【0060】
N型トランジスタ100及びP型トランジスタ101を形成するための残りの製造工程は、本発明の一実施形態の説明と同じである。
【0061】
図11は、オーミック層の具備如何によるPMOSタングステンポリメタルゲートのキャパシタンス−電圧(C−V)曲線を示すグラフである。
【0062】
図11を参照すれば、本発明の実験テスト結果を示す曲線D(オーミック層無し)は、先行技術の構造の実験テスト結果を示す曲線C(オーミック層を含む)と対照される。実験的なスタックゲート電極はいずれもゲート電極としては、Wポリ−金属を用いて、選択的に含まれるオーミック層としては、WSixを使用する。本発明の当業者ならば、縦軸はゲート電極ジャクションを横切るキャパシタンスを測定した値をFと表し、横軸は、ゲート電極を横切るゲート電極電圧が表す値をVと表したということが分かる。図11に図示されたように、例えば、−1.5Vの電圧で、曲線Dのキャパシタンスは、2.0×10−10Fであり、曲線Cのキャパシタンスは、105×10−10Fである。したがって、オーミック層のないゲート電極構造を使用すれば、ゲート空乏は−1.5Vで約33%に減少し(向上し)、全体的なインバージョンキャパシタンス値が増加する結果を招く。
【0063】
下記の表は3つの異なるケースの実験的な算出データを示す。
(1)オーミック層を非選択的に(全体的に)形成した場合。
(2)NMOSスタックゲート構造にのみ選択的にオーミック層を形成した場合。
(3)選択的にまたは全体的にオーミック層を形成していない場合。
【0064】
【表1】
【0065】
ここで、収率は、ウェーハでテストしたダイ全体の数に対して正常に機能する半導体ダイのパーセントを表したものである。
【0066】
また、3つの異なるケースの実験的な結果は、統計的に意味のあるサンプル数を提供するために複数のウェーハを用いて得られたものである。
【0067】
したがって、さらに速い速度と低い電力を消費する素子は、本明細書で開示され、図示された多様な実施形態により唯一の半導体スタックゲート層構造により得られる。オーミック層の半導体スタックゲート層構造の唯一の選択的な含みと構造のN型スタックゲート層領域にのみオーミック層を選択的に含めるということは、N型トランジスタの界面抵抗を顕著に減らす一方、P型トランジスタでポリ空乏問題を減らせる。また、本発明の一部実施形態と同様に、NMOS領域とPMOS領域にいずれも非選択的にオーミック層を形成して、マスクを用いてPMOS領域のオーミック層を選択的に除去する一般的な方法を使用せず(図7ないし図10に説明された工程)、1つのマスクを用いてNMOS領域にのみ選択的にオーミック層を形成する方法(図2ないし図6に説明された工程)を通じて工程段階が単純化されうる。また、一部の実施形態によれば、本発明は、DRAMなどの揮発性メモリの製造時、またはフラッシュメモリなどの不揮発性メモリの製造時に使用しうる。
【0068】
以上、添付図を参照して本発明の実施例を説明したが、本発明が属する技術分野で当業者ならば本発明がその技術的思想や必須特徴を変更せずとも他の具体的な形に実施されうるということが理解できるであろう。したがって、前述した実施例は全ての面で例示的なものであって、限定的なものではないと理解せねばならない。
【産業上の利用可能性】
【0069】
本発明に適用される素子は、高集積回路の半導体素子、プロセッサー、MEM’s(Micro Electro Mechanical)素子、光電子素子、ディスプレイ素子などである。
【図面の簡単な説明】
【0070】
【図1】本発明の一実施形態による半導体素子のマルチ層構造を示す断面図である。
【図2】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図3】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図4】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図5】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図6】図1に示した実施形態の半導体素子においてゲート構造製造方法の連続的な段階を示す図面である。
【図7】図1に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図8】図1に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図9】図1に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図10】図1に示した実施形態の半導体素子でゲート構造の他の製造方法の連続的な段階を示す図面である。
【図11】オーミック層の具備如何によるPMOSタングステンポリメタルゲートのキャパシタンス−電圧(C−V)曲線を示すグラフである。
【符号の説明】
【0071】
100 N型トランジスタ
101 P型トランジスタ
105 基板
110 ゲート絶縁膜
120N N型ポリシリコン
120P P型ポリシリコン
130N N型ゲート電極
130P P型ゲート電極
132 オーミック層
134 バリア層
136 金属層
140 ハードマスク
150 スペーサ
160 ソース/ドレイン領域
【特許請求の範囲】
【請求項1】
半導体基板と、
前記基板上に形成された少なくとも2つのスタックゲート構造と、を含み、
前記2つのスタックゲート構造は各々前記基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された半導体層、前記半導体層上に形成された反応バリア層及び前記バリア層上に形成された金属層を備え、
前記2つのスタックゲート構造のうち1つの構造は、前記半導体層と前記反応バリア層との間に備えられたオーミック層をさらに備え、
前記2つのスタックゲート構造のうち他の1つの構造は、その間にオーミック層を備えない半導体素子。
【請求項2】
前記反応バリア層は、前記2つの積層ゲート構造のうち他の1つの構造の半導体層上に直接形成される請求項1に記載の半導体素子。
【請求項3】
前記2つのスタックゲート構造の1つの構造は、N型トランジスタの一部を形成し、前記2つのスタックゲート構造の他の1つの構造は、P型トランジスタの一部を形成する請求項1に記載の半導体素子。
【請求項4】
前記半導体層は、シリコンを含む請求項1に記載の半導体素子。
【請求項5】
前記オーミック層は、金属シリサイドを含む請求項1に記載の半導体素子。
【請求項6】
前記反応バリア層は、WN、TiNまたはTaNを含む請求項1に記載の半導体素子。
【請求項7】
前記オーミック層の厚さは、約30〜200Åである請求項1に記載の半導体素子。
【請求項8】
前記反応バリア層の厚さは、約50〜100Åである請求項1に記載の半導体素子。
【請求項9】
基板上に形成された少なくとも2つのスタックゲート構造であって、前記2つのスタックゲート構造各々は、半導体層と半導体層上に形成された金属層を含み、
前記2つのスタックゲート構造のうち1つの構造はオーミック層を含み、前記2つのスタックゲート構造のうち他の1つの構造はオーミック層を含まず、前記基板上の前記2つのスタックゲート構造は、相異なる中間層を有することを特徴とする半導体素子。
【請求項10】
前記半導体層はシリコン層を含み、前記スタックゲート構造各々は反応バリア層を含み、前記2つのスタックゲート構造のうち1つの構造は、前記シリコン層と前記反応バリア層との間にオーミック層を備えた請求項9に記載の半導体素子。
【請求項11】
前記2つのスタックゲート構造の1つの構造は、N型トランジスタの一部を形成する請求項9に記載の半導体素子。
【請求項12】
前記2つのスタックゲート構造の他の1つの構造は、P型トランジスタの一部を形成する請求項9に記載の半導体素子。
【請求項13】
前記2つのスタックゲート構造の1つの構造は、N型トランジスタの一部を形成し、前記2つのスタックゲート構造の他の1つの構造は、P型トランジスタの一部を形成する請求項9に記載の半導体素子。
【請求項14】
オーミック層を備えていない前記スタックゲート構造はP型トランジスタを形成する請求項13に記載の半導体素子。
【請求項15】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にポリシリコン層を形成し、
前記ポリシリコン層を第1不純物型ポリシリコン層と第2不純物型ポリシリコン層とに画定し、
前記第1不純物型ポリシリコン層上に選択的にオーミック層を形成し、
前記オーミック層及び前記第2不純物形ポリシリコン層上に反応バリア層を形成し、
前記バリア層上に金属層を形成し、
前記第1及び第2不純物型ポリシリコン層を備える構造を連続的にパターニングして第1型ゲートスタックと第2型ゲートスタックとを各々形成する半導体素子の製造方法。
【請求項16】
前記選択的なオーミック層の形成は、第1及び第2不純物型ポリシリコン層上に前記オーミック層を形成するために導電層を形成し、前記第2不純物型ポリシリコン層上から導電層の一部を除去する請求項15に記載の半導体素子の製造方法。
【請求項17】
選択的なCVD工程を用いて選択的にオーミック層を形成する請求項15に記載の半導体素子の製造方法。
【請求項18】
前記CVD工程は、WF6及びSiH2Cl2を用いて行う請求項17に記載の半導体素子の製造方法。
【請求項19】
WF6:SiH2Cl2のガスフロー比は、約1:25〜160である請求項18に記載の半導体素子の製造方法。
【請求項20】
前記CVD工程は、約450℃より高い温度で行われる請求項17に記載の半導体素子の製造方法。
【請求項21】
Arガスは、約200mTorrの部分圧力でキャリアガスとして使われる請求項17に記載の半導体素子の製造方法。
【請求項22】
前記第1ゲートスタックは、NMOSトランジスタを形成し、前記第2ゲートスタックはPMOSトランジスタを形成する請求項15に記載の半導体素子の製造方法。
【請求項23】
基板上に少なくとも2つのスタックゲート構造を形成し、
前記それぞれのゲート構造は、前記基板上にゲート絶縁膜、前記ゲート絶縁膜上に半導体層、前記半導体層上のバリア膜、前記バリア層上に金属層を含み、
前記2つのスタックゲート構造のうち1つの構造は、選択的にオーミック層を備える半導体素子の製造方法。
【請求項24】
前記オーミック層は、前記半導体層と前記反応バリア層との間に形成された請求項23に記載の半導体素子の製造方法。
【請求項25】
N型トランジスタが形成される前記基板上の領域に選択的にオーミック層を備える請求項23に記載の半導体素子の製造方法。
【請求項26】
P型トランジスタが形成されない前記基板上の領域に選択的にオーミック層を備える請求項23に記載の半導体素子の製造方法。
【請求項27】
前記オーミック層は、前記2つのスタックゲート構造のうち1つの領域の半導体層上に選択的に蒸着される請求項23に記載の半導体素子の製造方法。
【請求項28】
前記オーミック層は、前記2つのスタックゲート構造が形成される領域の半導体層上に蒸着され、前記2つのスタックゲート構造のうち他の1つの構造が形成される領域に形成されたオーミック層は、選択的なエッチングにより除去される請求項23に記載の半導体素子の製造方法。
【請求項1】
半導体基板と、
前記基板上に形成された少なくとも2つのスタックゲート構造と、を含み、
前記2つのスタックゲート構造は各々前記基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された半導体層、前記半導体層上に形成された反応バリア層及び前記バリア層上に形成された金属層を備え、
前記2つのスタックゲート構造のうち1つの構造は、前記半導体層と前記反応バリア層との間に備えられたオーミック層をさらに備え、
前記2つのスタックゲート構造のうち他の1つの構造は、その間にオーミック層を備えない半導体素子。
【請求項2】
前記反応バリア層は、前記2つの積層ゲート構造のうち他の1つの構造の半導体層上に直接形成される請求項1に記載の半導体素子。
【請求項3】
前記2つのスタックゲート構造の1つの構造は、N型トランジスタの一部を形成し、前記2つのスタックゲート構造の他の1つの構造は、P型トランジスタの一部を形成する請求項1に記載の半導体素子。
【請求項4】
前記半導体層は、シリコンを含む請求項1に記載の半導体素子。
【請求項5】
前記オーミック層は、金属シリサイドを含む請求項1に記載の半導体素子。
【請求項6】
前記反応バリア層は、WN、TiNまたはTaNを含む請求項1に記載の半導体素子。
【請求項7】
前記オーミック層の厚さは、約30〜200Åである請求項1に記載の半導体素子。
【請求項8】
前記反応バリア層の厚さは、約50〜100Åである請求項1に記載の半導体素子。
【請求項9】
基板上に形成された少なくとも2つのスタックゲート構造であって、前記2つのスタックゲート構造各々は、半導体層と半導体層上に形成された金属層を含み、
前記2つのスタックゲート構造のうち1つの構造はオーミック層を含み、前記2つのスタックゲート構造のうち他の1つの構造はオーミック層を含まず、前記基板上の前記2つのスタックゲート構造は、相異なる中間層を有することを特徴とする半導体素子。
【請求項10】
前記半導体層はシリコン層を含み、前記スタックゲート構造各々は反応バリア層を含み、前記2つのスタックゲート構造のうち1つの構造は、前記シリコン層と前記反応バリア層との間にオーミック層を備えた請求項9に記載の半導体素子。
【請求項11】
前記2つのスタックゲート構造の1つの構造は、N型トランジスタの一部を形成する請求項9に記載の半導体素子。
【請求項12】
前記2つのスタックゲート構造の他の1つの構造は、P型トランジスタの一部を形成する請求項9に記載の半導体素子。
【請求項13】
前記2つのスタックゲート構造の1つの構造は、N型トランジスタの一部を形成し、前記2つのスタックゲート構造の他の1つの構造は、P型トランジスタの一部を形成する請求項9に記載の半導体素子。
【請求項14】
オーミック層を備えていない前記スタックゲート構造はP型トランジスタを形成する請求項13に記載の半導体素子。
【請求項15】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にポリシリコン層を形成し、
前記ポリシリコン層を第1不純物型ポリシリコン層と第2不純物型ポリシリコン層とに画定し、
前記第1不純物型ポリシリコン層上に選択的にオーミック層を形成し、
前記オーミック層及び前記第2不純物形ポリシリコン層上に反応バリア層を形成し、
前記バリア層上に金属層を形成し、
前記第1及び第2不純物型ポリシリコン層を備える構造を連続的にパターニングして第1型ゲートスタックと第2型ゲートスタックとを各々形成する半導体素子の製造方法。
【請求項16】
前記選択的なオーミック層の形成は、第1及び第2不純物型ポリシリコン層上に前記オーミック層を形成するために導電層を形成し、前記第2不純物型ポリシリコン層上から導電層の一部を除去する請求項15に記載の半導体素子の製造方法。
【請求項17】
選択的なCVD工程を用いて選択的にオーミック層を形成する請求項15に記載の半導体素子の製造方法。
【請求項18】
前記CVD工程は、WF6及びSiH2Cl2を用いて行う請求項17に記載の半導体素子の製造方法。
【請求項19】
WF6:SiH2Cl2のガスフロー比は、約1:25〜160である請求項18に記載の半導体素子の製造方法。
【請求項20】
前記CVD工程は、約450℃より高い温度で行われる請求項17に記載の半導体素子の製造方法。
【請求項21】
Arガスは、約200mTorrの部分圧力でキャリアガスとして使われる請求項17に記載の半導体素子の製造方法。
【請求項22】
前記第1ゲートスタックは、NMOSトランジスタを形成し、前記第2ゲートスタックはPMOSトランジスタを形成する請求項15に記載の半導体素子の製造方法。
【請求項23】
基板上に少なくとも2つのスタックゲート構造を形成し、
前記それぞれのゲート構造は、前記基板上にゲート絶縁膜、前記ゲート絶縁膜上に半導体層、前記半導体層上のバリア膜、前記バリア層上に金属層を含み、
前記2つのスタックゲート構造のうち1つの構造は、選択的にオーミック層を備える半導体素子の製造方法。
【請求項24】
前記オーミック層は、前記半導体層と前記反応バリア層との間に形成された請求項23に記載の半導体素子の製造方法。
【請求項25】
N型トランジスタが形成される前記基板上の領域に選択的にオーミック層を備える請求項23に記載の半導体素子の製造方法。
【請求項26】
P型トランジスタが形成されない前記基板上の領域に選択的にオーミック層を備える請求項23に記載の半導体素子の製造方法。
【請求項27】
前記オーミック層は、前記2つのスタックゲート構造のうち1つの領域の半導体層上に選択的に蒸着される請求項23に記載の半導体素子の製造方法。
【請求項28】
前記オーミック層は、前記2つのスタックゲート構造が形成される領域の半導体層上に蒸着され、前記2つのスタックゲート構造のうち他の1つの構造が形成される領域に形成されたオーミック層は、選択的なエッチングにより除去される請求項23に記載の半導体素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−49143(P2007−49143A)
【公開日】平成19年2月22日(2007.2.22)
【国際特許分類】
【出願番号】特願2006−211298(P2006−211298)
【出願日】平成18年8月2日(2006.8.2)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成19年2月22日(2007.2.22)
【国際特許分類】
【出願日】平成18年8月2日(2006.8.2)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
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