【課題】高誘電率ゲート誘電膜を用いるｐチャネルFETをゲート先作りプロセスにより形成すると閾値が大きくなる。
【解決手段】High-Kゲート誘電膜104の側面と接触するようにHigh-K誘電膜102を形成した後、酸素雰囲気中でアニールする。 （もっと読む）

【課題】良好な形状のキャップ層を形成して、容易に適した仕事関数に制御することができる半導体装置、およびその製造方法を得ることを目的とする。
【解決手段】本発明における半導体装置の製造方法は、ｈｉｇｈ−ｋ膜２および第１のゲート電極膜３が積層したゲートパターンが形成されるとともに、ゲートパターンをマスクとして、第１導電型および第２導電型のソース・ドレイン領域１２を形成する。次に、ゲートパターンの周囲を含む全面に層間絶縁膜１４を形成する。次に、第１導電型のＭＩＳＦＥＴ形成領域８の第１のゲート電極膜を除去して溝部２０ａを形成する。次に、溝部２０ａの底面および側面を含む全面に積層するようにキャップ層１５を形成する。次に、溝部２０ａを埋め込むように第２のゲート電極膜１６を形成する。次に、第２導電型のＭＩＳＦＥＴ形成領域９の第１のゲート電極膜３の表面が露出するように除去しキャップ層１５を拡散する。 （もっと読む）

【課題】逆短チャネル効果を抑制し、かつトランジスタのしきい値電圧を低下させることが可能な半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明の一実施形態における半導体装置の製造方法は、窒素が上面内に注入されたｐ型の半導体領域２を有する下地１を準備し、この下地１上にゲート絶縁膜５およびゲート電極６をこの順で積層して形成する。次に、ゲート電極６をマスクとして、ｐ型の一対のポケット注入領域７および当該ポケット注入領域７の外方にｎ型の一対のソース・ドレイン領域１０を下地１の上面内に形成する。次に、下地１上を被覆してゲート絶縁膜５下の下地１に応力を印加する応力膜１１を積層する。次に、下地１に熱処理を行い前記ソース・ドレイン領域１０を活性化した後、積層した応力膜１１を除去する。 （もっと読む）

【課題】同一の素子領域に、第１のゲート絶縁膜を備える第１のＭＩＳ型トランジスタと、第２のゲート絶縁膜を備える第２のＭＩＳ型トランジスタとを設ける半導体装置では、素子領域の周囲を取り囲む素子分離膜の傾斜部の膜減りにより、第１のＭＩＳ型トランジスタ、および第２のＭＩＳ型トランジスタのリーク電流の発生を防止できなかった。
【解決手段】本発明の半導体装置は、素子分離膜の傾斜部の上部に、第１のゲート絶縁膜、第２のゲート絶縁膜、あるいはそれらの絶縁膜とは膜厚が異なる上部絶縁膜を設ける構造とする。このような構造とすることで、素子分離膜の傾斜部が膜減りすることがなく、リーク電流の発生を防止することが可能となる。 （もっと読む）

【課題】一半導体基板上で寄生構造を改良し、昇圧動作起動時に突入電流を十分に抑制でき、常時安定して昇圧動作する高性能なＤＣ−ＤＣコンバータを提供すること。
【解決手段】このＤＣ−ＤＣコンバータの場合、各昇圧用トランジスタＴｒ５〜Ｔｒ８を形成するための各Ｐ−拡散領域部は、それらの全体を囲うように一領域部として配設されたＮ−ウエル領域部により素子分離されていると共に、電源電圧Ｖ_DDの印加されるＰ−型半導体基板上の電荷伝送用トランジスタＴｒ１、Ｔｒ３を形成するためのＮ−拡散領域部から電気的に遮蔽された状態となるため、電源を投入した昇圧動作起動時に各昇圧用トランジスタＴｒ５〜Ｔｒ８の寄生バイポーラ構造に電流トリガが流れても、電源電圧Ｖ_DD用入力端子と入力電圧Ｖ_IN用端子との間で過大電流の流れが阻止される。 （もっと読む）

【課題】本発明は、閾値電圧（Ｖｔｈ）が低く、且つ半導体特性に問題が生じないハイブリッド構造の半導体装置を提供することを目的とする。
【解決手段】本発明は、基板１に設けた第１ソース領域２と第１ドレイン領域３との間の基板１上にｈｉｇｈ−ｋ膜の第１ゲート絶縁膜４と、第１ゲート絶縁膜４上にポリシリコン膜の第１ゲート電極とを備えたｎ型の半導体素子と、基板１に設けた第２ソース領域２と第２ドレイン領域３との間の基板１上にｈｉｇｈ−ｋ膜の第２ゲート絶縁膜４と、第２絶縁膜上に第１金属膜７，８と、第１金属膜７，８上にポリシリコン膜の第２ゲート電極とを備えたｐ型の半導体素子とを備えるハイブリッド構造の半導体装置である。そして、本発明の１つの実施形態では、第１金属膜８が、窒化チタン単体よりも仕事関数が高くなる添加物質を添加した窒化チタン膜を有している。 （もっと読む）

【課題】プロセスを複雑化することなく、素子分離領域の膜減りによるトランジスタ特性の悪化が生じにくい半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、第１の酸化膜２１、第１の窒化膜３１及び第２の酸化膜２２を順次形成する。次に、第３の領域１０Ｃ及び第４の領域１０Ｄの上に形成された、第２の酸化膜２２及び第１の窒化膜３１を除去した後、第３の酸化膜２３、第２の窒化膜３２及び第４の酸化膜２４を順次形成する。次に、第３の領域１０Ｃを除いて、第４の酸化膜２４及び第２の窒化膜３２を除去した後、第５の酸化膜２５を形成する。次に、第２の領域１０Ｂの上に形成された第５の酸化膜２５、第３の酸化膜２３、第２の酸化膜２２及び第１の窒化膜３１並びに第３の領域１０Ｃの上に形成された第５の酸化膜２５、第４の酸化膜２４及び第２の窒化膜３２を除去する。 （もっと読む）

【課題】チャネル領域として用いるエピタキシャル成長結晶からゲート絶縁膜への不純物拡散による信頼性の低下を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を形成する工程と、前記ＳｉＧｅ結晶層上に非晶質Ｓｉ膜を形成する工程と、加熱処理を施すことにより、前記ＳｉＧｅ結晶層の前記第１および第２の面をシードとして、前記非晶質Ｓｉ膜の前記第１および第２の面の近傍に位置する部分を結晶化させてＳｉ結晶層を形成する工程と、前記非晶質Ｓｉ膜の加熱処理により結晶化しなかった部分を選択的に除去、または薄くする工程と、前記Ｓｉ結晶層の表面に酸化処理を施すことにより、前記Ｓｉ結晶層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含む。 （もっと読む）

【課題】電荷移動度を向上させる歪みをチャネル領域に発生させる結晶層をチャネル領域下に有し、かつリーク電流経路が形成されることを抑制できる半導体装置を提供する。
【解決手段】一態様に係る半導体装置は、半導体基板１と、前記半導体基板上に形成された第１の半導体結晶層１４と、前記第１の半導体結晶層上にゲート絶縁膜１１を介して形成されたゲート電極１３と、前記第１の半導体結晶層内の前記ゲート絶縁膜下の領域に形成されたチャネル領域１５と、前記第１の半導体結晶層内の前記チャネル領域を挟んだ領域に形成されたソース・ドレイン領域１６と、前記半導体基板と前記チャネル領域との間に形成され、前記第１の半導体結晶層を構成する結晶よりも格子定数の大きい結晶からなり、前記半導体基板と前記第１の半導体層の間に、前記第２の半導体結晶層１７を挟んで形成された埋込絶縁体層１８と、を有する。 （もっと読む）

【課題】アクティブ領域間のリークの発生を抑制する半導体装置の製造方法を提供する。
【解決手段】高耐圧ＭＯＳトランジスタ領域および低耐圧ＭＯＳトランジスタ領域が定義された半導体基板上に耐酸化性膜を成膜する第１工程と、半導体基板表面を露出する高耐圧ＭＯＳトランジスタ領域酸化用開口を有する耐酸化性膜パターンを形成する第２工程と、耐酸化性膜パターン上に耐エッチング性膜を成膜する第３工程と、低耐圧ＭＯＳトランジスタ領域酸化用開口を有する耐エッチング性膜パターンを形成する第４工程と、耐エッチング性膜を除去し、低耐圧ＭＯＳトランジスタ領域酸化用開口及び高耐圧ＭＯＳトランジスタ領域酸化用開口の底面の半導体基板の表面を露出せしめる第５工程と、熱酸化法によって、酸化膜を成長させて低耐圧ＭＯＳトランジスタ領域用素子分離膜及び高耐圧ＭＯＳトランジスタ領域用素子分離膜を形成する第６工程と、を含む。 （もっと読む）

【課題】ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐ。
【解決手段】半導体装置１００は、ゲートラストプロセスで形成された第１のゲート２１０を含む。第１のゲート２１０は、絶縁膜中に形成された第１の凹部内の底面に形成されたゲート絶縁膜、当該第１の凹部内のゲート絶縁膜上に形成されたゲート電極、および当該第１の凹部内のゲート電極上に形成された保護絶縁膜１４０を含む。また、半導体装置１００は、第１のゲート２１０の両側方のＮ型不純物拡散領域１１６ａに接続され、第１の凹部よりも径が大きい第２の凹部内に埋め込まれたコンタクト１３４を含む。 （もっと読む）

【課題】複数列のゲート電極を備える半導体装置におけるトランジスタ特性のばらつきを低減する。
【解決手段】半導体基板７０の上部にゲート長方向に並んで複数列に設けられたゲート電極１０と、複数列のゲート電極１０と同層に設けられてこれらを互いに電気的に接続するゲート接続部３０と、を備え、ゲート接続部３０が、複数列のゲート電極１０のうち最も端に位置するゲート電極１０ｂよりもゲート長方向の外側に突出する突出部３２を有することを特徴とする半導体装置１００。 （もっと読む）

【課題】信号処理回路や大電力回路のような様々な回路を混載する場合にも１チップで対応でき、かつ、ＳＯＩ層の厚膜化を抑制できる構造の半導体装置を提供する。
【解決手段】ＳＯＩ基板４を用い、ＳＯＩ層１を小電力回路部Ｒ１とし、支持層２を大電力回路部Ｒ２とする。このため、ＳＯＩ層１の膜厚を小電力回路部Ｒ１を考慮した厚みにすれば良く、大電力回路部Ｒ２の耐圧等を考慮した厚みにしなくても良い。したがって、厚いＳＯＩ層内にウェル層を形成した場合のようなウェル層の境界部を無くすことが可能となり、寄生容量を無くせると共に、寄生容量に起因する消費電力の増大や演算速度の低下を防止することが可能となる。一方、大電力回路部Ｒ２を十分な厚みを有する支持層２に形成しているため、耐圧等も確保することが可能となる。 （もっと読む）

【課題】微細であり、かつ欠陥の少ない素子分離絶縁膜を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置ＡＰは、シリコン基板ＳＢと、熱酸化膜ＳＩと、エピタキシャル膜ＥＦとを有している。シリコン基板ＳＢは第２の主面Ｐ２を有している。第２の主面Ｐ２に底面ＲＣおよび側面ＳＷを有する凹部が設けられている。熱酸化膜ＳＩは凹部の側面ＳＷを覆っている。エピタキシャル膜ＥＦは、側面ＳＷが熱酸化膜ＳＩで覆われた凹部を第２の主面Ｐ２の高さまで埋めるように、底面ＲＣからエピタキシャル成長している。 （もっと読む）

【課題】ＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】基板上に形成されたエピ層と、エピ層のそれぞれ異なる領域上に形成された第１及び第２半導体層と、第１及び第２半導体層上にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備えるＣＭＯＳ素子である。 （もっと読む）

【課題】十分な放電能力を有するＥＳＤ保護素子を備えた半導体装置を提供する。
【解決手段】基板１３０上にＥＳＤ保護素子１００を備えた半導体装置であって、ＥＳＤ保護素子１００は、基板１３０内に形成されたｐ型ウェル領域１０１と、ｐ型ウェル領域１０１に形成された素子分離領域１０９と、素子分離領域１０９で取り囲まれた活性領域１４０上に形成されたｎ型ＥＳＤ保護トランジスタ１２０と、ｐ型ウェル領域１０１上に形成され、素子分離領域１０９を挟んで活性領域１４０を取り囲むｐ型ガードリング領域１０６と、ｐ型ウェル領域１０１上に形成され、活性領域１４０とｐ型ガードリング領域１０６との間に形成されたｎ型カソード領域１０７とを備えている。ｎ型カソード領域１０７と活性領域１４０との間には素子分離領域１０９が形成されている。 （もっと読む）

【課題】 高ｋ材料含有ゲート誘電体及び金属含有ゲートを有する回路構造体を提供する。
【解決手段】 高ｋ誘電体のゲート絶縁体及び金属含有ゲートを有するＰＦＥＴデバイス及びＮＦＥＴデバイスを備えたＦＥＴデバイス構造体が、開示される。両方のＮＦＥＴデバイス及びＰＦＥＴデバイスにおけるゲート金属層が、単一の共通の金属層から製造された。単一の共通の金属であるために、デバイスの製造が簡単化され、必要とされるマスクの数が減少する。両方の型のデバイスのゲートのために単一の金属層を用いるさらなる結果として、ＰＦＥＴ及びＮＦＥＴの端子電極を、直接物理的に接触した状態で互いに付き合わせることができる。共通の金属材料を選択すること及び高ｋ誘電体の酸素曝露によって、デバイスの閾値電圧が調整される。閾値は、低消費電力のデバイス動作を目的としている。 （もっと読む）

半導体構造（１０）の形成方法は、第１および第２ウェル領域（１６、１８）を含む半導体層上にチャネル領域層（４０）を形成すること、チャネル領域層上に保護層（８０）を形成すること、第１ウェル領域上に第１ゲート誘電体層（２６）を形成すること、第１ゲート誘電体上に第１メタルゲート電極層（２８）を形成すること、保護層を除去すること、チャネル領域層上に第２ゲート誘電体層（４２）を形成すること、第２ゲート誘電体層上に第２メタルゲート電極層を形成すること、第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層の各々の一部を含む第１ゲートスタック（５８）を形成し、チャネル領域層上に、第２ゲート誘電体層と第２メタルゲート電極層の各々の一部を含む第２ゲートスタック（６６）を形成することを含む。
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【課題】３次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングを防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第１基柱２にチャネル部５と、チャネル部５の上下に形成された拡散層６，７と、チャネル部５の周りにゲート絶縁膜を介して形成されたゲート電極８とを備えた３次元トランジスタ１が、導電型の第２基柱３を囲むようにウェル領域上に複数配置され、複数個の３次元トランジスタ１が１つの第２基柱３を共有して、各々のチャネル部５がチャネル連結部４によって第２基柱３に接続されていることを特徴とする。また、６個からなる３次元トランジスタ１が、１個の第２基柱３を共有することができる。 （もっと読む）

【課題】改良された静電放電（ＥＳＤ）保護回路、より詳細には、集積回路（ＩＣ）の保護回路におけるデバイス帯電モデル（ＣＤＭ）ストレスの場合に対する改良を提供すること。
【解決手段】本発明は、集積回路（ＩＣ）のためのデバイス帯電モデル（ＣＤＭ）静電放電（ＥＳＤ）保護回路を提供する。ＥＳＤ保護回路は、第１の導電タイプの基板と、基板上の第１のウェルに形成され、パッドに結合された第２の導電タイプのＭＯＳ構成部分と、第１のウェルと基板を隔離するための第１のウェルと基板との間に形成された第２の導電タイプを有する隔離ウェル／領域と、を含む。加えて、回路は、隔離されたウェル／領域に結合されたＥＳＤクランプを含む。通常電力の動作中、ＥＳＤクランプは開放されている。ＣＤＭ ＥＳＤ事象中、基板およびＭＯＳ構成部分内に蓄積されたＣＤＭ電荷は、ＩＣへの損傷を防止するためにＥＳＤクランプにより取り除かれる。 （もっと読む）