半導体装置の製造方法
【課題】逆短チャネル効果を抑制し、かつトランジスタのしきい値電圧を低下させることが可能な半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明の一実施形態における半導体装置の製造方法は、窒素が上面内に注入されたｐ型の半導体領域２を有する下地１を準備し、この下地１上にゲート絶縁膜５およびゲート電極６をこの順で積層して形成する。次に、ゲート電極６をマスクとして、ｐ型の一対のポケット注入領域７および当該ポケット注入領域７の外方にｎ型の一対のソース・ドレイン領域１０を下地１の上面内に形成する。次に、下地１上を被覆してゲート絶縁膜５下の下地１に応力を印加する応力膜１１を積層する。次に、下地１に熱処理を行い前記ソース・ドレイン領域１０を活性化した後、積層した応力膜１１を除去する。
【解決手段】本発明の一実施形態における半導体装置の製造方法は、窒素が上面内に注入されたｐ型の半導体領域２を有する下地１を準備し、この下地１上にゲート絶縁膜５およびゲート電極６をこの順で積層して形成する。次に、ゲート電極６をマスクとして、ｐ型の一対のポケット注入領域７および当該ポケット注入領域７の外方にｎ型の一対のソース・ドレイン領域１０を下地１の上面内に形成する。次に、下地１上を被覆してゲート絶縁膜５下の下地１に応力を印加する応力膜１１を積層する。次に、下地１に熱処理を行い前記ソース・ドレイン領域１０を活性化した後、積層した応力膜１１を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＭＯＳトランジスタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より用いているシリコンからなるゲート電極を有するＭＯＳ（Metal Oxide semiconductor）トランジスタは、絶縁膜との界面におけるキャリア空乏化により、実効的容量が低下するという問題がある。このため、ゲートの空乏化を避けるため、メタルゲートトランジスタ構造が提案されている。
【０００３】
しかし、フルシリサイド（ＦＵＳＩ：Fully Silicided）ゲートなどのメタルゲートを用いた場合、高温プロセスを経ると電極材質の仕事関数（ＷＦ：Work Function）がＳｉバンドギャップの中央付近にになるという問題がある。これにより、しきい値電圧（Ｖｔｈ）が高い値となり、高性能トランジスタを作る際の障害となっている。
【０００４】
しきい値電圧が実用的レベルより高くなるという上記問題に対して、従来ＮＭＯＳでは、基板に窒素注入などを行うことにより、しきい値電圧を低減していた。これは、ゲート絶縁膜中に分布した窒素がゲート絶縁膜中の酸素の一部と置換することにより、ゲート絶縁膜とシリコン基板の界面付近にドナー型の準位が発生して、当該界面付近が正に帯電するためと考えられる。上述した内容に関連する技術は、下記非特許文献１に開示されている。
【０００５】
【非特許文献１】Y.Okayama et al、「Symp. on VLSI tech」、２００６年、「Suppression effects of threshold voltage variation with NiFUSI gate electrodefor ４５nm node and beyond LSTP and SRAM devices」、pp．１１８−１１９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、基板へ窒素注入を行うことによりしきい値電圧（Ｖｔｈ）を低下させる場合、逆短チャネル効果（短チャネル効果が顕著になる前に、一旦しきい値電圧が増加する現象）が大きくなる。従って、逆短チャネル効果が大きくなった状態でＴａｒｇｅｔのゲート長（Ｌｇ）でしきい値電圧を合わせると、Ｌｇが大きい領域ではしきい値電圧が高くなり過ぎることにより、回路動作マージンが減少してしまうという問題があった。
【０００７】
この逆短チャネル特性が大きくなる原因としては、Ｌｇが小さい領域のＶｔｈは、ドレインからの空乏層の張り出しを抑制するために行うＰｏｃｋｅｔ注入（ゲート電極に対して斜めからチャネル不純物と同じ型の不純物を注入する）の影響を大きく受けることにより、Ｌｇが大きい領域と比べてＶｔｈが下がらないためである。
【０００８】
そこで本発明はかかる問題を解決するためになされたものであり、逆短チャネル効果を抑制し、かつトランジスタのしきい値電圧を低下させることが可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態における半導体装置の製造方法は、窒素が上面内に注入されたｐ型の半導体領域を有する下地を準備し、この下地上にゲート絶縁膜およびゲート電極をこの順で積層して形成する。次に、ゲート電極をマスクとして、ｐ型の一対のポケット注入領域および当該ポケット注入領域の外方にｎ型の一対のソース・ドレイン領域を下地の上面内に形成する。次に、下地上を被覆してゲート絶縁膜下の下地に応力を印加する応力膜を積層する。次に、下地に熱処理を行い前記ソース・ドレイン領域を活性化した後、積層した応力膜を除去する。
【発明の効果】
【００１０】
本発明の一実施形態における半導体装置の製造方法によれば、ＳＭＴ技術を用いてＰｏｃｋｅｔ注入層にストレスを印加することにより、活性化アニール時のチャネル不純物の偏析が抑制され、ＮＭＯＳの顕著な逆短チャネル特性を回避することができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１における半導体装置の製造工程を示した断面図である。以下図１を参照して、本実施の形態における半導体装置の製造方法について説明する。
【００１２】
はじめに、ＮＭＯＳトランジスタ形成領域（以下、ＮＭＯＳ領域と称する）を有する半導体基板１を準備し、このＮＭＯＳ領域の半導体基板１内にウェル注入を行ってｐ型ウェル２を形成する。次に、ｐ型ウェル２内に窒素を注入して窒素注入層３を形成する。同様にｐ型ウェル２内にｐ型不純物（本実施の形態ではボロン（Ｂ）を用いる）を注入してチャネル注入層４を形成する（図１（ａ））。
【００１３】
次に、半導体基板１の上面上にゲート絶縁膜５、メタル電極６（ゲート電極）をこの順で積層して形成する。次に、メタル電極６をマスクとして、メタル電極６に対して斜め方向からｐ型ウェル２内にｐ型不純物（本実施の形態ではボロンを用いる）を注入してＰｏｃｋｅｔ注入層７を形成し、さらにｎ型不純物を注入してｅｘｔｅｎｓｉｏｎ領域８を形成する。次に、メタル電極６の側面にサイドウォール９を形成し、メタル電極６およびサイドウォール９をマスクとしてｐ型ウェル２内にｎ型の不純物を注入して、ソース・ドレイン領域１０を形成する（図１（ｂ））。
【００１４】
次に、半導体基板１に応力を印加してＰｏｃｋｅｔ注入層７の拡散を抑えるために、ＳＭＴ（Stress Memorization Technique）技術を用いた引っ張り応力膜を形成する。詳しくは、半導体基板１、ゲート電極６およびサイドウォール９上を被覆するように酸化膜１１（応力膜）を数ｎｍ〜数百ｎｍ堆積し、その後ＲＴＡなどの活性化アニールを行う（図１（ｃ））。
【００１５】
ここで、図２は、引っ張り応力膜（酸化膜１１）を形成しない場合（図２（ａ））と、引っ張り応力膜（酸化膜１１）を形成した場合（図２（ｂ））において、活性化アニール処理後におけるＰｏｃｋｅｔ注入層７の拡散の様子を比較した図である。図２に示すように、引っ張り応力膜（酸化膜１１）を形成した後に活性化アニール処理を行うことにより、Ｐｏｃｋｅｔ注入層７にストレスが印加され、活性化アニール時に生じる拡散を抑えることができる。
【００１６】
次に、酸化膜１１を除去し、ソース・ドレイン領域１０上にシリサイド処理を行ってシリサイド１２を形成する（図１（ｄ））。その後は通常のフローでトランジスタを形成するため説明を省略する。
【００１７】
図３は、従来の窒素注入を行わないトランジスタ（Ｔｒ．２）と、窒素注入を行ったトランジスタ（Ｔｒ．１）において、ゲート長におけるしきい値電圧の特性を比較した図である。ここで、Ｔｒ．１、Ｔｒ．２とも上述したＳＭＴプロセスは行わない。図３に示すように、ゲート絶縁膜５下に窒素注入を行って窒素注入層３を形成することにより、しきい値電圧が低減できることが分かる。
【００１８】
しかしながら図３に示すように、窒素注入を行うＴｒ．１の場合、ゲート長を短縮していったときに、短チャネル効果が顕著になる前のしきい値電圧の増加（Ｌｇ１とＬｇ２とのしきい値電圧差：ΔＶｔ１）が、Ｔｒ．２の場合におけるしきい値電圧の増加（ΔＶｔ２）に対して大きく、すなわち逆短チャネル効果が大きくなることがわかる。従って、この状態でＴａｒｇｅｔのゲート長（Ｌｇ１）でしきい値電圧を合わせると、Ｌｇが大きい領域ではしきい値電圧が高くなり過ぎることにより、回路動作マージンが減少してしまう。
【００１９】
一方、図４は、上述したＴｒ．１とＴｒ．１にＳＭＴ技術を用いたトランジスタ（Ｔｒ．３）において、ゲート長におけるしきい値電圧の特性を比較した図である。図に示すように、短チャネル効果が顕著になる前のしきい値電圧の増加（ΔＶｔ３）がΔＶｔ１に対して減少していることがわかる。すなわち、ＳＭＴ技術を用いてストレスを印加してＰｏｃｋｅｔ注入層７の拡散を抑えることにより、逆短チャネル特性を抑制することができる。
【００２０】
以上より、本実施の形態における半導体装置の製造方法によれば、ＳＭＴ技術を用いてＰｏｃｋｅｔ注入層７にストレスを印加することにより、活性化アニール時のチャネル不純物の偏析が抑制され、ＮＭＯＳの顕著な逆短チャネル特性を回避することができる。
【００２１】
＜実施の形態２＞
図５は、本発明の実施の形態２における半導体装置の製造工程を示した断面図である。図５を参照して、本実施の形態における半導体装置の製造方法について説明する。はじめに、ソース・ドレイン領域１０にシリサイド１２を形成する工程（図５（ａ））までは、実施の形態１で説明した図１の製造工程と同様のため説明を省略する。ただし、本実施の形態では、ゲート電極としてｐｏｌｙ電極２１を用いる。また、ソース・ドレイン領域１０にシリサイド１２を形成する際に、シリサイド化から保護するためにｐｏｌｙ電極２１上にハードマスク２２を形成する。
【００２２】
次に、コンタクト層間の絶縁膜２３をデポする（図５（ｂ））。その後、ＣＭＰ等でｐｏｌｙ電極２１の表面が露出するまで絶縁膜２３を除去し、上面に金属膜２４（本実施の形態ではＮｉを用いる）をスパッタする（図５（ｃ））。次に、ＲＴＡによる熱処理を行うことによりｐｏｌｙ電極２１のフルシリサイド化を行い、ＦＵＳＩ電極２５を形成する。その後、余分なＮｉを除去する（図５（ｄ））。その後は通常のフローでトランジスタを形成するため説明を省略する。
【００２３】
以上より、本実施の形態における半導体装置の製造方法によれば、ＦＵＳＩ電極２５を用いる場合であっても、実施の形態1と同様に、ＳＭＴ技術を用いてＰｏｃｋｅｔ注入層７にストレスを印加することにより、活性化アニール時のチャネル不純物の偏析が抑制され、ＮＭＯＳの顕著な逆短チャネル特性を回避することができる。
【００２４】
＜実施の形態３＞
図６は、本発明の実施の形態３における半導体装置の製造工程を示した断面図である。図６を参照して、本実施の形態における半導体装置の製造方法について説明する。始めに、ソース・ドレイン領域１０を形成する工程（図６（ａ））までは、実施の形態１で示した図１（ｂ）までの製造工程と同様のため説明を省略する。ここで、本実施の形態では、ゲート電極としてｐｏｌｙ電極２１を用いて説明するが、メタル電極６であってもよい。
【００２５】
次に、Ｐｏｃｋｅｔ注入層７の拡散を抑えるためにＳＭＴ技術を用いた引っ張り応力膜を形成する。詳しくは、半導体基板１、ｐｏｌｙ電極２１およびサイドウォール９上を被覆するように酸化膜３１を数ｎｍ〜数百ｎｍ堆積した後、酸化膜３１上にプラズマ窒化膜３２（応力膜）を数十ｎｍ〜数百ｎｍ堆積する。その後ＲＴＡなどの活性化アニールを行う（図６（ｂ））。ここで、酸化膜３１は、応力膜としてではなくストッパー膜として用いるため、実施の形態１，２の酸化膜１１と比べ薄い膜を形成する。その後は、実施の形態２と同様の処理を行い、ＦＵＳＩ電極２５を有する半導体装置を形成する（図６（ｃ））。
【００２６】
以上より、本実施の形態における半導体装置の製造方法によれば、応力膜としてプラズマ窒化膜３２を用いることにより、ＳＭＴ技術を用いてＰｏｃｋｅｔ注入層７に印加するストレスを実施の形態１の場合よりも増加することが出来る。従って、活性化アニール時のチャネル不純物の偏析がさらに抑制され、ＮＭＯＳの顕著な逆短チャネル特性を回避することができる。
【００２７】
＜実施の形態４＞
図７は、本発明の実施の形態４における半導体装置の製造工程を示した断面図である。以下図７を参照して、本実施の形態における半導体装置の製造方法について説明する。
【００２８】
はじめに、半導体基板１の表面内に素子分離領域４１を形成して、ＮＭＯＳ領域とＰＭＯＳ領域を区画する。以降、ＮＭＯＳ領域にソース・ドレイン領域１０を形成する工程までは、実施の形態１から３と同様のため説明を省略する。一方、ＰＭＯＳ領域においてもＮＭＯＳ領域と同様の処理を行う。ただし、ｎ型ウェル４２内に形成する注入層４３は、例えばハロゲン元素等を注入して形成する。また、ｅｘｔｅｎｓｉｏｎ領域４９、ソース・ドレイン領域５１は、ｐ型不純物を注入して形成する。また、チャネル注入層４４、Ｐｏｃｋｅｔ注入層４８はｎ型不純物を注入して形成する（図７（ａ））。
【００２９】
次に、ＮＭＯＳ領域におけるＰｏｃｋｅｔ注入層７の拡散を抑えるためにＳＭＴ技術を用いた引っ張り応力膜を形成する。ただし、ＰＭＯＳ領域にＳＭＴプロセスを適用した場合は、ゲートエッジ部分へのストレス印加により、ゲートリークのエッジ成分が増加する現象があるため、ＳＭＴプロセスを用いるのは、ＮＭＯＳ領域のみとする。詳しくは、半導体基板１、ｐｏｌｙ電極２１，４６およびサイドウォール９，５０上に被覆するように酸化膜５２を数ｎｍ〜数百ｎｍ堆積した後、酸化膜５２上にプラズマ窒化膜５３（応力膜）を数十ｎｍ〜数百ｎｍ堆積する（図７（ｂ））。次に、ＰＭＯＳ領域のプラズマ窒化膜５３を除去し、ＲＴＡなどの活性化アニールを行う（図７（ｃ））。ここで、酸化膜５２は、応力膜としてではなくストッパー膜として用いるため、実施の形態１，２の酸化膜１１と比べ薄い膜を形成する。その後は、実施の形態２と同様の処理を行い、ＦＵＳＩ電極２５，５４を有する半導体装置を形成する（図７（ｄ））。
【００３０】
以上より、実施の形態３と同様の効果が得られるとともに、ＳＭＴプロセスを用いることによって生じるゲートリーク増加などのＰＭＯＳ領域に対する悪影響を回避することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図２】本発明および従来における半導体装置において、活性化アニール処理後におけるＰｏｃｋｅｔ注入層の拡散の様子を示した図である。
【図３】窒素注入を行う半導体装置と窒素注入を行わない半導体装置において、ゲート長におけるしきい値電圧の特性を示した図である。
【図４】本発明および従来における半導体装置において、ゲート長におけるしきい値電圧の特性を示した図である。
【図５】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図６】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図７】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【符号の説明】
【００３２】
１ 半導体基板、２ ｐ型ウェル、３ 窒素注入層、４，４４ チャネル注入層、５，４５ ゲート絶縁膜、６ メタル電極、７，４８ Ｐｏｃｋｅｔ注入層、８，４９ ｅｘｔｅｎｓｉｏｎ領域、９，５０ サイドウォール、１０，５１ ソース・ドレイン領域、１１，３１，５２ 酸化膜、１２ シリサイド、２１，４６ ｐｏｌｙ電極、２２，４７ ハードマスク、２３ 絶縁膜、２４，５４ ＦＵＳＩ電極、３２，５３ プラズマ窒化膜、４１ 素子分離領域、４２ ｎ型ウェル、４３ 注入層。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＭＯＳトランジスタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より用いているシリコンからなるゲート電極を有するＭＯＳ（Metal Oxide semiconductor）トランジスタは、絶縁膜との界面におけるキャリア空乏化により、実効的容量が低下するという問題がある。このため、ゲートの空乏化を避けるため、メタルゲートトランジスタ構造が提案されている。
【０００３】
しかし、フルシリサイド（ＦＵＳＩ：Fully Silicided）ゲートなどのメタルゲートを用いた場合、高温プロセスを経ると電極材質の仕事関数（ＷＦ：Work Function）がＳｉバンドギャップの中央付近にになるという問題がある。これにより、しきい値電圧（Ｖｔｈ）が高い値となり、高性能トランジスタを作る際の障害となっている。
【０００４】
しきい値電圧が実用的レベルより高くなるという上記問題に対して、従来ＮＭＯＳでは、基板に窒素注入などを行うことにより、しきい値電圧を低減していた。これは、ゲート絶縁膜中に分布した窒素がゲート絶縁膜中の酸素の一部と置換することにより、ゲート絶縁膜とシリコン基板の界面付近にドナー型の準位が発生して、当該界面付近が正に帯電するためと考えられる。上述した内容に関連する技術は、下記非特許文献１に開示されている。
【０００５】
【非特許文献１】Y.Okayama et al、「Symp. on VLSI tech」、２００６年、「Suppression effects of threshold voltage variation with NiFUSI gate electrodefor ４５nm node and beyond LSTP and SRAM devices」、pp．１１８−１１９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、基板へ窒素注入を行うことによりしきい値電圧（Ｖｔｈ）を低下させる場合、逆短チャネル効果（短チャネル効果が顕著になる前に、一旦しきい値電圧が増加する現象）が大きくなる。従って、逆短チャネル効果が大きくなった状態でＴａｒｇｅｔのゲート長（Ｌｇ）でしきい値電圧を合わせると、Ｌｇが大きい領域ではしきい値電圧が高くなり過ぎることにより、回路動作マージンが減少してしまうという問題があった。
【０００７】
この逆短チャネル特性が大きくなる原因としては、Ｌｇが小さい領域のＶｔｈは、ドレインからの空乏層の張り出しを抑制するために行うＰｏｃｋｅｔ注入（ゲート電極に対して斜めからチャネル不純物と同じ型の不純物を注入する）の影響を大きく受けることにより、Ｌｇが大きい領域と比べてＶｔｈが下がらないためである。
【０００８】
そこで本発明はかかる問題を解決するためになされたものであり、逆短チャネル効果を抑制し、かつトランジスタのしきい値電圧を低下させることが可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態における半導体装置の製造方法は、窒素が上面内に注入されたｐ型の半導体領域を有する下地を準備し、この下地上にゲート絶縁膜およびゲート電極をこの順で積層して形成する。次に、ゲート電極をマスクとして、ｐ型の一対のポケット注入領域および当該ポケット注入領域の外方にｎ型の一対のソース・ドレイン領域を下地の上面内に形成する。次に、下地上を被覆してゲート絶縁膜下の下地に応力を印加する応力膜を積層する。次に、下地に熱処理を行い前記ソース・ドレイン領域を活性化した後、積層した応力膜を除去する。
【発明の効果】
【００１０】
本発明の一実施形態における半導体装置の製造方法によれば、ＳＭＴ技術を用いてＰｏｃｋｅｔ注入層にストレスを印加することにより、活性化アニール時のチャネル不純物の偏析が抑制され、ＮＭＯＳの顕著な逆短チャネル特性を回避することができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１における半導体装置の製造工程を示した断面図である。以下図１を参照して、本実施の形態における半導体装置の製造方法について説明する。
【００１２】
はじめに、ＮＭＯＳトランジスタ形成領域（以下、ＮＭＯＳ領域と称する）を有する半導体基板１を準備し、このＮＭＯＳ領域の半導体基板１内にウェル注入を行ってｐ型ウェル２を形成する。次に、ｐ型ウェル２内に窒素を注入して窒素注入層３を形成する。同様にｐ型ウェル２内にｐ型不純物（本実施の形態ではボロン（Ｂ）を用いる）を注入してチャネル注入層４を形成する（図１（ａ））。
【００１３】
次に、半導体基板１の上面上にゲート絶縁膜５、メタル電極６（ゲート電極）をこの順で積層して形成する。次に、メタル電極６をマスクとして、メタル電極６に対して斜め方向からｐ型ウェル２内にｐ型不純物（本実施の形態ではボロンを用いる）を注入してＰｏｃｋｅｔ注入層７を形成し、さらにｎ型不純物を注入してｅｘｔｅｎｓｉｏｎ領域８を形成する。次に、メタル電極６の側面にサイドウォール９を形成し、メタル電極６およびサイドウォール９をマスクとしてｐ型ウェル２内にｎ型の不純物を注入して、ソース・ドレイン領域１０を形成する（図１（ｂ））。
【００１４】
次に、半導体基板１に応力を印加してＰｏｃｋｅｔ注入層７の拡散を抑えるために、ＳＭＴ（Stress Memorization Technique）技術を用いた引っ張り応力膜を形成する。詳しくは、半導体基板１、ゲート電極６およびサイドウォール９上を被覆するように酸化膜１１（応力膜）を数ｎｍ〜数百ｎｍ堆積し、その後ＲＴＡなどの活性化アニールを行う（図１（ｃ））。
【００１５】
ここで、図２は、引っ張り応力膜（酸化膜１１）を形成しない場合（図２（ａ））と、引っ張り応力膜（酸化膜１１）を形成した場合（図２（ｂ））において、活性化アニール処理後におけるＰｏｃｋｅｔ注入層７の拡散の様子を比較した図である。図２に示すように、引っ張り応力膜（酸化膜１１）を形成した後に活性化アニール処理を行うことにより、Ｐｏｃｋｅｔ注入層７にストレスが印加され、活性化アニール時に生じる拡散を抑えることができる。
【００１６】
次に、酸化膜１１を除去し、ソース・ドレイン領域１０上にシリサイド処理を行ってシリサイド１２を形成する（図１（ｄ））。その後は通常のフローでトランジスタを形成するため説明を省略する。
【００１７】
図３は、従来の窒素注入を行わないトランジスタ（Ｔｒ．２）と、窒素注入を行ったトランジスタ（Ｔｒ．１）において、ゲート長におけるしきい値電圧の特性を比較した図である。ここで、Ｔｒ．１、Ｔｒ．２とも上述したＳＭＴプロセスは行わない。図３に示すように、ゲート絶縁膜５下に窒素注入を行って窒素注入層３を形成することにより、しきい値電圧が低減できることが分かる。
【００１８】
しかしながら図３に示すように、窒素注入を行うＴｒ．１の場合、ゲート長を短縮していったときに、短チャネル効果が顕著になる前のしきい値電圧の増加（Ｌｇ１とＬｇ２とのしきい値電圧差：ΔＶｔ１）が、Ｔｒ．２の場合におけるしきい値電圧の増加（ΔＶｔ２）に対して大きく、すなわち逆短チャネル効果が大きくなることがわかる。従って、この状態でＴａｒｇｅｔのゲート長（Ｌｇ１）でしきい値電圧を合わせると、Ｌｇが大きい領域ではしきい値電圧が高くなり過ぎることにより、回路動作マージンが減少してしまう。
【００１９】
一方、図４は、上述したＴｒ．１とＴｒ．１にＳＭＴ技術を用いたトランジスタ（Ｔｒ．３）において、ゲート長におけるしきい値電圧の特性を比較した図である。図に示すように、短チャネル効果が顕著になる前のしきい値電圧の増加（ΔＶｔ３）がΔＶｔ１に対して減少していることがわかる。すなわち、ＳＭＴ技術を用いてストレスを印加してＰｏｃｋｅｔ注入層７の拡散を抑えることにより、逆短チャネル特性を抑制することができる。
【００２０】
以上より、本実施の形態における半導体装置の製造方法によれば、ＳＭＴ技術を用いてＰｏｃｋｅｔ注入層７にストレスを印加することにより、活性化アニール時のチャネル不純物の偏析が抑制され、ＮＭＯＳの顕著な逆短チャネル特性を回避することができる。
【００２１】
＜実施の形態２＞
図５は、本発明の実施の形態２における半導体装置の製造工程を示した断面図である。図５を参照して、本実施の形態における半導体装置の製造方法について説明する。はじめに、ソース・ドレイン領域１０にシリサイド１２を形成する工程（図５（ａ））までは、実施の形態１で説明した図１の製造工程と同様のため説明を省略する。ただし、本実施の形態では、ゲート電極としてｐｏｌｙ電極２１を用いる。また、ソース・ドレイン領域１０にシリサイド１２を形成する際に、シリサイド化から保護するためにｐｏｌｙ電極２１上にハードマスク２２を形成する。
【００２２】
次に、コンタクト層間の絶縁膜２３をデポする（図５（ｂ））。その後、ＣＭＰ等でｐｏｌｙ電極２１の表面が露出するまで絶縁膜２３を除去し、上面に金属膜２４（本実施の形態ではＮｉを用いる）をスパッタする（図５（ｃ））。次に、ＲＴＡによる熱処理を行うことによりｐｏｌｙ電極２１のフルシリサイド化を行い、ＦＵＳＩ電極２５を形成する。その後、余分なＮｉを除去する（図５（ｄ））。その後は通常のフローでトランジスタを形成するため説明を省略する。
【００２３】
以上より、本実施の形態における半導体装置の製造方法によれば、ＦＵＳＩ電極２５を用いる場合であっても、実施の形態1と同様に、ＳＭＴ技術を用いてＰｏｃｋｅｔ注入層７にストレスを印加することにより、活性化アニール時のチャネル不純物の偏析が抑制され、ＮＭＯＳの顕著な逆短チャネル特性を回避することができる。
【００２４】
＜実施の形態３＞
図６は、本発明の実施の形態３における半導体装置の製造工程を示した断面図である。図６を参照して、本実施の形態における半導体装置の製造方法について説明する。始めに、ソース・ドレイン領域１０を形成する工程（図６（ａ））までは、実施の形態１で示した図１（ｂ）までの製造工程と同様のため説明を省略する。ここで、本実施の形態では、ゲート電極としてｐｏｌｙ電極２１を用いて説明するが、メタル電極６であってもよい。
【００２５】
次に、Ｐｏｃｋｅｔ注入層７の拡散を抑えるためにＳＭＴ技術を用いた引っ張り応力膜を形成する。詳しくは、半導体基板１、ｐｏｌｙ電極２１およびサイドウォール９上を被覆するように酸化膜３１を数ｎｍ〜数百ｎｍ堆積した後、酸化膜３１上にプラズマ窒化膜３２（応力膜）を数十ｎｍ〜数百ｎｍ堆積する。その後ＲＴＡなどの活性化アニールを行う（図６（ｂ））。ここで、酸化膜３１は、応力膜としてではなくストッパー膜として用いるため、実施の形態１，２の酸化膜１１と比べ薄い膜を形成する。その後は、実施の形態２と同様の処理を行い、ＦＵＳＩ電極２５を有する半導体装置を形成する（図６（ｃ））。
【００２６】
以上より、本実施の形態における半導体装置の製造方法によれば、応力膜としてプラズマ窒化膜３２を用いることにより、ＳＭＴ技術を用いてＰｏｃｋｅｔ注入層７に印加するストレスを実施の形態１の場合よりも増加することが出来る。従って、活性化アニール時のチャネル不純物の偏析がさらに抑制され、ＮＭＯＳの顕著な逆短チャネル特性を回避することができる。
【００２７】
＜実施の形態４＞
図７は、本発明の実施の形態４における半導体装置の製造工程を示した断面図である。以下図７を参照して、本実施の形態における半導体装置の製造方法について説明する。
【００２８】
はじめに、半導体基板１の表面内に素子分離領域４１を形成して、ＮＭＯＳ領域とＰＭＯＳ領域を区画する。以降、ＮＭＯＳ領域にソース・ドレイン領域１０を形成する工程までは、実施の形態１から３と同様のため説明を省略する。一方、ＰＭＯＳ領域においてもＮＭＯＳ領域と同様の処理を行う。ただし、ｎ型ウェル４２内に形成する注入層４３は、例えばハロゲン元素等を注入して形成する。また、ｅｘｔｅｎｓｉｏｎ領域４９、ソース・ドレイン領域５１は、ｐ型不純物を注入して形成する。また、チャネル注入層４４、Ｐｏｃｋｅｔ注入層４８はｎ型不純物を注入して形成する（図７（ａ））。
【００２９】
次に、ＮＭＯＳ領域におけるＰｏｃｋｅｔ注入層７の拡散を抑えるためにＳＭＴ技術を用いた引っ張り応力膜を形成する。ただし、ＰＭＯＳ領域にＳＭＴプロセスを適用した場合は、ゲートエッジ部分へのストレス印加により、ゲートリークのエッジ成分が増加する現象があるため、ＳＭＴプロセスを用いるのは、ＮＭＯＳ領域のみとする。詳しくは、半導体基板１、ｐｏｌｙ電極２１，４６およびサイドウォール９，５０上に被覆するように酸化膜５２を数ｎｍ〜数百ｎｍ堆積した後、酸化膜５２上にプラズマ窒化膜５３（応力膜）を数十ｎｍ〜数百ｎｍ堆積する（図７（ｂ））。次に、ＰＭＯＳ領域のプラズマ窒化膜５３を除去し、ＲＴＡなどの活性化アニールを行う（図７（ｃ））。ここで、酸化膜５２は、応力膜としてではなくストッパー膜として用いるため、実施の形態１，２の酸化膜１１と比べ薄い膜を形成する。その後は、実施の形態２と同様の処理を行い、ＦＵＳＩ電極２５，５４を有する半導体装置を形成する（図７（ｄ））。
【００３０】
以上より、実施の形態３と同様の効果が得られるとともに、ＳＭＴプロセスを用いることによって生じるゲートリーク増加などのＰＭＯＳ領域に対する悪影響を回避することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図２】本発明および従来における半導体装置において、活性化アニール処理後におけるＰｏｃｋｅｔ注入層の拡散の様子を示した図である。
【図３】窒素注入を行う半導体装置と窒素注入を行わない半導体装置において、ゲート長におけるしきい値電圧の特性を示した図である。
【図４】本発明および従来における半導体装置において、ゲート長におけるしきい値電圧の特性を示した図である。
【図５】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図６】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図７】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【符号の説明】
【００３２】
１ 半導体基板、２ ｐ型ウェル、３ 窒素注入層、４，４４ チャネル注入層、５，４５ ゲート絶縁膜、６ メタル電極、７，４８ Ｐｏｃｋｅｔ注入層、８，４９ ｅｘｔｅｎｓｉｏｎ領域、９，５０ サイドウォール、１０，５１ ソース・ドレイン領域、１１，３１，５２ 酸化膜、１２ シリサイド、２１，４６ ｐｏｌｙ電極、２２，４７ ハードマスク、２３ 絶縁膜、２４，５４ ＦＵＳＩ電極、３２，５３ プラズマ窒化膜、４１ 素子分離領域、４２ ｎ型ウェル、４３ 注入層。
【特許請求の範囲】
【請求項１】
（ａ）窒素が上面内に注入されたｐ型の半導体領域を有する下地を準備する工程と、
（ｂ）前記下地上に、ゲート絶縁膜およびゲート電極をこの順で積層して形成する工程と、
（ｃ）前記ゲート電極をマスクとして、ｐ型の一対のポケット注入領域および当該ポケット注入領域の外方にｎ型の一対のソース・ドレイン領域を前記下地の上面内に形成する工程と、
（ｄ）前記工程（ｃ）の後、前記下地上を被覆して前記ゲート絶縁膜下の前記下地に応力を印加する応力膜を積層する工程と、
（ｅ）前記工程（ｄ）の後、前記下地に熱処理を行い前記ソース・ドレイン領域を活性化する工程と、
（ｆ）前記工程（ｅ）の後、積層した前記応力膜を除去する工程と、を備える半導体装置の製造方法。
【請求項２】
前記工程（ｄ）は、前記応力膜として酸化膜を積層する、請求項１に記載の半導体装置の製造方法。
【請求項３】
（ｇ）前記工程（ｃ）と工程（ｄ）の間に、前記下地上を被覆する酸化膜を積層する工程をさらに備え、
前記工程（ｄ）は、前記応力膜としてプラズマ窒化膜を積層し、
前記工程（ｆ）は、積層した酸化膜およびプラズマ窒化膜を除去する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）は、前記ゲート電極として金属ゲート電極を積層する、請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記工程（ｂ）は、前記ゲート電極としてｐｏｌｙゲート電極を積層し、
（ｈ）前記工程（ｆ）の後、前記半導体基板上に金属膜を積層する工程と、
（ｉ）前記金属膜と前記ゲート電極とを反応させて、前記ｐｏｌｙゲート電極の全領域をシリサイド化する工程と、をさらに備える請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項１】
（ａ）窒素が上面内に注入されたｐ型の半導体領域を有する下地を準備する工程と、
（ｂ）前記下地上に、ゲート絶縁膜およびゲート電極をこの順で積層して形成する工程と、
（ｃ）前記ゲート電極をマスクとして、ｐ型の一対のポケット注入領域および当該ポケット注入領域の外方にｎ型の一対のソース・ドレイン領域を前記下地の上面内に形成する工程と、
（ｄ）前記工程（ｃ）の後、前記下地上を被覆して前記ゲート絶縁膜下の前記下地に応力を印加する応力膜を積層する工程と、
（ｅ）前記工程（ｄ）の後、前記下地に熱処理を行い前記ソース・ドレイン領域を活性化する工程と、
（ｆ）前記工程（ｅ）の後、積層した前記応力膜を除去する工程と、を備える半導体装置の製造方法。
【請求項２】
前記工程（ｄ）は、前記応力膜として酸化膜を積層する、請求項１に記載の半導体装置の製造方法。
【請求項３】
（ｇ）前記工程（ｃ）と工程（ｄ）の間に、前記下地上を被覆する酸化膜を積層する工程をさらに備え、
前記工程（ｄ）は、前記応力膜としてプラズマ窒化膜を積層し、
前記工程（ｆ）は、積層した酸化膜およびプラズマ窒化膜を除去する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）は、前記ゲート電極として金属ゲート電極を積層する、請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記工程（ｂ）は、前記ゲート電極としてｐｏｌｙゲート電極を積層し、
（ｈ）前記工程（ｆ）の後、前記半導体基板上に金属膜を積層する工程と、
（ｉ）前記金属膜と前記ゲート電極とを反応させて、前記ｐｏｌｙゲート電極の全領域をシリサイド化する工程と、をさらに備える請求項１から３のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−２７８０３１（Ｐ２００９−２７８０３１Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００８−１３０４５２（Ｐ２００８−１３０４５２）
【出願日】平成２０年５月１９日（２００８．５．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願日】平成２０年５月１９日（２００８．５．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]