金属ゲート及び高Ｋ誘電体を有する回路構造体
【課題】 高ｋ材料含有ゲート誘電体及び金属含有ゲートを有する回路構造体を提供する。
【解決手段】 高ｋ誘電体のゲート絶縁体及び金属含有ゲートを有するＰＦＥＴデバイス及びＮＦＥＴデバイスを備えたＦＥＴデバイス構造体が、開示される。両方のＮＦＥＴデバイス及びＰＦＥＴデバイスにおけるゲート金属層が、単一の共通の金属層から製造された。単一の共通の金属であるために、デバイスの製造が簡単化され、必要とされるマスクの数が減少する。両方の型のデバイスのゲートのために単一の金属層を用いるさらなる結果として、ＰＦＥＴ及びＮＦＥＴの端子電極を、直接物理的に接触した状態で互いに付き合わせることができる。共通の金属材料を選択すること及び高ｋ誘電体の酸素曝露によって、デバイスの閾値電圧が調整される。閾値は、低消費電力のデバイス動作を目的としている。
【解決手段】 高ｋ誘電体のゲート絶縁体及び金属含有ゲートを有するＰＦＥＴデバイス及びＮＦＥＴデバイスを備えたＦＥＴデバイス構造体が、開示される。両方のＮＦＥＴデバイス及びＰＦＥＴデバイスにおけるゲート金属層が、単一の共通の金属層から製造された。単一の共通の金属であるために、デバイスの製造が簡単化され、必要とされるマスクの数が減少する。両方の型のデバイスのゲートのために単一の金属層を用いるさらなる結果として、ＰＦＥＴ及びＮＦＥＴの端子電極を、直接物理的に接触した状態で互いに付き合わせることができる。共通の金属材料を選択すること及び高ｋ誘電体の酸素曝露によって、デバイスの閾値電圧が調整される。閾値は、低消費電力のデバイス動作を目的としている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、節電型電子回路に関する。特定的には、本発明は、高ｋ材料含有ゲート誘電体及び金属含有ゲートを有する回路構造体に関する。本発明はまた、低電力動作に適合させるように閾値電圧を調整する方法にも関する。
【背景技術】
【０００２】
今日の集積回路は、数多くのデバイスを含む。デバイスの小型化及び縮小の基本原則は、性能を向上させ、費用を削減するための鍵である。ＦＥＴ（電界効果トランジスタ）デバイスが縮小されるにつれて、この技術はより複雑なものになり、デバイスの１つの世代から次の世代への予想される性能の向上を維持するために、デバイス構造体の変更及び新しい製造方法が必要とされる。マイクロエレクトロニクスの主力材料は、シリコン（Ｓｉ）であり、さらに大まかに言うと、Ｓｉベースの材料である。とりわけ、マイクロエレクトロニクスにとって重要な１つのこうしたＳｉベース材料は、シリコン−ゲルマニウム（ＳｉＧｅ）合金である。本開示の実施形態におけるデバイスは、一般的には、単結晶Ｓｉベース材料デバイス技術の技術分野の一部である。
【０００３】
深サブミクロン生成（deeply submicrongeneration）のデバイスにおける性能の改善を維持することが非常に困難になっている。従って、縮小することなく性能を改善する方法に関心が持たれている。ゲート誘電体を実際により薄くする必要なしに、ゲート誘電体の容量をより高くすることに向けた有望な手段が存在する。この手法は、いわゆる高（誘電率）ｋ材料の使用を必要とする。こうした材料の誘電率は、約３．９であるＳｉＯ２の誘電よりも著しく高い。高ｋ材料は、酸化物より物理的にかなり厚くすることができ、依然としてより低い等価酸化物厚（equivalent oxide thickness、ＥＯＴ）値を有する。ＥＯＴは、当技術分野において周知の概念であり、当該絶縁体層と同じ単位面積当たりの容量を持つこうしたＳｉＯ２層の厚さを指す。今日の最新技術のＦＥＴデバイスでは、２ｎｍ未満、好ましくは１ｎｍ未満のＥＯＴを目指している。
【０００４】
デバイスの性能は、金属ゲートの使用によっても向上する。ゲート絶縁体に隣接するポリＳｉ内の空乏領域が、ゲート・チャネル間の容量を増大させる経路における障害になることがある。その解決法は、金属ゲートを使用することである。金属ゲートはまた、デバイスの幅方向に沿った良好な導電率も保証し、起こり得るゲートのＲＣ遅延の危険性を減少させる。
【０００５】
低消費電力の小型ＦＥＴデバイスは、正確な閾値電圧の制御を必要とする。動作電圧が２Ｖ未満に低下する場合、閾値電圧を低下させる必要もあり、閾値のばらつきを許容できなくなる。異なるゲート誘電体又は異なるゲート材料のようなあらゆる新しい要素が、閾値電圧に影響を及ぼす。多くの場合、このような影響は、所望の閾値電圧値の達成に悪影響を及ぼす。デバイスへの他の影響なしに、閾値電圧に影響を及ぼし得るいずれの技術も有用なものである。このような技術は、例えば、ゲート誘電体を酸素に曝す（曝露する、expose）ことによるものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願第１１／７４５，９９４号
【特許文献２】米国特許出願第１１／６８２，５５４号
【非特許文献】
【０００７】
【非特許文献１】E.Cartier著、「2005 Symposium on VLSI Technology Digest ofTechnical Papers」、230ページ
【発明の概要】
【発明が解決しようとする課題】
【０００８】
残念なことに、ＰＦＥＴデバイス及びＮＦＥＴデバイスの両方の閾値を同時にシフトさせることにより、閾値をＣＭＯＳ回路についての許容可能な狭い範囲内に容易に導くことはできない。他方の型のデバイスの閾値を変えることなく、一方の型のデバイスの閾値を独立して調整することができる構造体及び技術に対する必要性がある。
【０００９】
典型的には、高ｋ誘電体及び金属ゲートを有する小型ＦＥＴデバイスは、費用のかかる複雑な処理を必要とする。こうした高度な構造体により提供される性能の大部分を維持しながら、製造プロセスを簡単化する方法を見つけることは有用である。同時に、低電力動作のために閾値を調整することも望ましい。今日まで、こうした構造体又は製造プロセスは存在していない。
【課題を解決するための手段】
【００１０】
説明された困難さに鑑みて、本発明の実施形態は、少なくとも１つのＮＦＥＴデバイスを含む、回路構造体を開示し、このＮＦＥＴデバイスは、Ｓｉベース材料内にホストされるｎ−チャネルと、ｎ−チャネルの上に重なるＮＦＥＴゲートとを有する。ＮＦＥＴゲート・スタックは、約６０ｎｍより短く、ゲート金属の第１の層を含む。回路構造体は、少なくとも１つのＰＦＥＴデバイスをさらに有し、このＰＦＥＴデバイスは、Ｓｉベース材料内にホストされるｐ−チャネルと、ｐ−チャネルの上に重なるＰＦＥＴゲートとを有する。ＰＦＥＴゲート・スタックは、約６０ｎｍより短く、ゲート金属の第２の層を含む。ＮＦＥＴデバイスは、第１の高ｋ材料層を含むＮＦＥＴゲート絶縁体をさらに含む。第１の高ｋ材料層は、ゲート金属の第１の層と直接接する。ＰＦＥＴデバイスは、第２の高ｋ材料層を含むＰＦＥＴゲート絶縁体をさらに含む。第２の高ｋ材料層は、ゲート金属の第２の層と直接接する。ＮＦＥＴデバイス及びＰＦＥＴデバイスの飽和閾値の絶対値は、約０．５Ｖより高い。
【００１１】
本発明の実施形態は、回路構造体を生成する方法をさらに開示する。この方法は、ＮＦＥＴデバイスにおいて、ＮＦＥＴゲート・スタックと、ＮＦＥＴゲート絶縁体と、ｎ−チャネルとを実装することを含む。ｎ−チャネルは、Ｓｉベース材料内にホストされ、ＮＦＥＴゲート絶縁体の下にあり、一方、ＮＦＥＴゲート絶縁体は第１の高ｋ材料層を含む。ＮＦＥＴゲート・スタックは、約６０ｎｍより短くなるように選択される。この方法はまた、ＰＦＥＴデバイスにおいて、ＰＦＥＴゲート・スタックと、ＰＦＥＴゲート絶縁体と、ｐ−チャネルとを実装することを含む。ｐ−チャネルは、Ｓｉベース材料内にホストされ、ＰＦＥＴゲート絶縁体の下にあり、一方、ＰＦＥＴゲート絶縁体は第２の高ｋ材料層を含む。ＰＦＥＴゲート・スタックは、約６０ｎｍより短くなるように選択される。第１の高ｋ材料層及び第２の高ｋ材料層がゲート金属の層と物理的に接触するように、第１の高ｋ材料層及び第２の高ｋ材料層の上にゲート金属の層を重ねることができる。この方法はまた、ＮＦＥＴゲート・スタック及びＰＦＥＴゲート・スタックについてのゲート金属の第１の層及びゲート金属の第２の層を同時にパターン形成することも含む。ＮＦＥＴゲート・スタック及びＮＦＥＴゲート・スタックの近傍の上に第１の誘電体層を重ね、ＮＦＥＴデバイス及びＰＦＥＴデバイスを酸素に曝露することができる。酸素は第２の高ｋ材料層に達し、ＰＦＥＴデバイスの閾値電圧の所定のシフトを引き起こし、第１の誘電体層によって、酸素が第１の高ｋ材料層に達することが防止される。
【００１２】
ここで本発明の実施形態が、添付の図面を参照して、ほんの一例として説明される。
【図面の簡単な説明】
【００１３】
【図１】両方の型のデバイスにおける同一のゲート金属及び高ｋ誘電体層、並びに圧縮性及び引張性誘電体層を含む、本発明の実施形態による回路構造体の概略的断面を示す。
【図２】両方の型のデバイス内に共通の層を含む種々の層が堆積される、処理の段階の概略的断面を示す。
【図３】ゲート・スタックのパターン形成後の、処理の段階の概略的断面を示す。
【図４】ゲート・スタック及び電極が既に形成された、本発明の実施形態のための処理の段階の概略的断面を示す。
【図５】スペーサが除去された、本発明の実施形態の処理後の段階の概略的断面を示す。
【図６】酸素をブロックする応力が加えられた誘電体層がＮＦＥＴの上に重なり、回路構造体が酸素に曝露される、本発明の実施形態の処理の段階の概略的断面を示す。
【図７】本発明の実施形態による少なくとも１つの回路構造体を含むプロセッサの概念図を示す。
【発明を実施するための形態】
【００１４】
電界効果トランジスタ（ＦＥＴ）は、電子技術分野においてよく知られていることが理解される。ＦＥＴの標準的な構成部品は、ソース、ドレイン、ソースとドレインの間の本体（ボディ）、及びゲートである。本体は、通常、基板の一部であり、基板と呼ばれることが多い。ゲートは本体の上にあり、ソースとドレインとの間の本体内に伝導チャネルを設けることができる。通常の命名法では、チャネルは、本体に設けられる（よりホストされる）。ゲートは、ゲート絶縁体によって本体から分離される。２つの型のＦＥＴデバイス、すなわちＰＦＥＴと呼ばれる正孔伝導型及びＮＦＥＴと呼ばれる電子伝導型がある。多くの場合、必ずしもではないが、ＰＦＥＴデバイス及びＮＦＥＴデバイスは、ＣＭＯＳ回路に配線される。ＣＭＯＳ回路は、少なくとも１つのＰＦＥＴデバイスと、少なくとも１つのＮＦＥＴデバイスとを含む。製造又は処理において、ＮＦＥＴデバイス及びＰＦＥＴデバイスが同じチップ上に一緒に製造されるとき、一方がＣＭＯＳ処理及びＣＭＯＳ構造体の製造に対処することになる。
【００１５】
ＦＥＴの動作において、固有の電気的属性は閾値電圧である。ソースとゲートの間の電圧が閾値電圧を上回るとき、ＦＥＴは、ソースとドレインの間で電流を伝搬させることができる。閾値はデバイスのソースとゲートの間の電圧差であるので、一般に、ＮＦＥＴの閾値電圧は正の値であり、ＰＦＥＴの閾値電圧は負の値である。典型的には、電子技術分野では、２つの閾値電圧、すなわち、低電圧閾値及び飽和閾値が考慮される。飽和閾値は、ソースとドレインとの間に高電圧が印加されたときの閾値電圧であり、低電圧閾値よりも低い。通常、技術の小型化における如何なる時点においても、より低電力の回路内のデバイスは、より高い閾値を有し、一般的に、あまり電力が制限されていない高性能の回路のデバイス閾値よりも性能が低い。
【００１６】
ＦＥＴデバイスが、より小さいサイズまで縮小されると、閾値電圧を設定する伝統的な方法、すなわち本体の調整及びチャネル・ドーピングによる方法は、有効性を失う。小型ＦＥＴの閾値を決定するのに、ゲート材料の有効仕事関数及びゲート絶縁体の特性は重要な要因になっている。このような、いわゆる小型ＦＥＴは、典型的には、６０ｎｍ未満のゲート長又はゲート・スタック長を有し、約１．７Ｖ未満の範囲で動作する。ゲート・スタック長又はゲート長は、ソースとドレインの間に、デバイス電流の流れの方向に定められる。小型ＦＥＴの場合、技術は、ゲート絶縁体のために金属ゲート及び高ｋ誘電体を使用することに向けて進歩している。
【００１７】
低いＥＯＴのゲート絶縁体を有する小型デバイスにおいて、ゲートの仕事関数は、閾値電圧に著しく影響を与える。当技術分野の一般的な用語では、ゲートの仕事関数をＳｉエネルギー・ギャップと関連して特徴付ける。例えば、当技術分野において、「バンドエッジ仕事関数」という用語は、ゲートが、ｎ＋Ｓｉ又はｐ＋Ｓｉの仕事関数ように仕事関数を有することを意味する。同様に、「ミッドギャップ」仕事関数又は「クオータギャップ」仕事関数は、ゲートが、大ざっぱに言って、真性シリコンの仕事関数、又は真性Ｓｉと高濃度にドープされたＳｉの中間の仕事関数を有するように見えることを意味する。他の全てのものが同じであり、ゲート仕事関数だけが変化するとき、小型デバイスについての閾値差は、バンドエッジ値からミッドギャップ値までのゲート仕事関数について、約０．３Ｖ〜０．５Ｖの範囲である。
【００１８】
ゲート絶縁体はまた、デバイスの閾値にも影響を与えることがある。ゲート絶縁体内に又はゲート絶縁体の界面上に存在するあらゆる電荷が、デバイスの閾値を変化させる。小型デバイスのゲート絶縁体に用いられる種々の高ｋ材料が、デバイスの閾値に影響を与える。高ｋ材料を含むゲート誘電体を酸素に曝露することにより、ゲートの仕事関数をｐ＋シリコンの仕事関数に近づけた場合と同じ方向に、デバイスの閾値がシフトされることが知られている。このことにより、ＰＦＥＴデバイスの閾値が低下し、すなわちＰＦＥＴデバイスの閾値がより小さい負の電圧になり、ＮＦＥＴデバイスの閾値が上がる、すなわちＮＦＥＴデバイスの閾値がより大きい正の電圧になる。デバイスの閾値の作用から判断すると、高ｋ材料の酸素曝露は、酸素曝露前の状態と比べて、高ｋ材料をより負にする。このことは、正味（全）負電荷の実際の蓄積、或いは既に存在する正電荷の潜在的な減少を意味し得る。いずれにしても、材料の界面上に潜在的な電荷を含む高ｋ材料の正味電荷濃度は、酸素暴露によって負の方向にシフトする。酸素曝露によるこうした閾値のシフトが、例えば、非特許文献１など、当技術分野において報告されている。
【００１９】
このような酸素曝露は、比較的低温で行なうことが好ましく、さらに好ましくは、後から高温の処理を行なうべきではない。従って、このような閾値のシフト動作は、デバイス製造の後の方に、一般的にはソース及びドレインが活性化された後に行なわれるべきである。この要件は、例えば、ゲート及びゲート側壁が全て所定の位置にあり、ゲート絶縁体が潜在的に種々の材料の幾つかの層の下に遮蔽されるなどの、実質的に処理の大部分が既に実行された製造プロセスの時点で、ゲート誘電体内の高ｋ材料を露出させる必要があることを意味する。しかしながら、酸素が周辺からゲート絶縁体に達するための経路が存在し得る。この経路は、酸化物すなわちＳｉＯ２ベースの材料を通り、又は高ｋ材料自体を直接横方向に通る。酸化物は、典型的には、ライナの材料である。ライナは、本質的に全ての構造体の上、特にゲート及びソース／ドレイン領域の上に共形に（conformally）堆積される薄い絶縁層である。ライナの使用は、ＣＭＯＳ処理における標準的技法である。デバイスの閾値を調整する観点から、関心ある特性は、ライナが酸素を通すということである。実際に、先述のように、ライナを通る酸素の拡散に起因するこうした閾値のシフトは、当技術分野において周知である。ソース及びドレインが既に製造された後に環境からゲート絶縁体を分離することができる付加的な層が、いわゆるオフセット・スペーサである。当技術分野において知られているように、オフセット・スペーサは、通常ゲートの側部上にあり、通常のスペーサがソース／ドレイン接合部のより深い部分に対して果たすのと同じ、ソース／ドレイン延長部及びハロ注入部への役割を果たす。オフセット・スペーサもまた、典型的には、酸化物から製造される。従って、ＦＥＴが酸素に曝露された場合には、ライナ及びオフセット・スペーサがゲートを覆っているとき、酸素は、分又は時間で測定された短時間でゲート絶縁体に達し得る。しかしながら、ＦＥＴ製造のいずれかの所定の特定の実施形態においては、ソース／ドレインの製造後にゲートを覆う更なる層があっても、又はより少ない層があってもよく、それらが酸素をブロックしない限り、酸素曝露による閾値調整に対する障害を形成しない。
【００２０】
異なる型のデバイスの閾値を独立して調整できることが好ましい、つまり、他方の型のデバイスの閾値に影響を及ぼすことなく、一方の型のデバイスの閾値がシフトされる、酸素曝露のような閾値調整技術を用いることが望まれる。本発明の実施形態は、他方の型のＦＥＴに影響を与えずに、一方の型のＦＥＴのゲート誘電体に酸素を拡散することによる、デバイスの閾値のこうした選択的調整を教示する。酸素曝露により影響されないデバイスが、酸素を通すことができない誘電体層で覆われる。このような酸素をブロックする誘電体層は、窒化物（ＳｉＮ）のものとすることができる。本発明の実施形態においては、窒化物層は、酸素をブロックするために用いられるだけではなく、これが応力が加えられた状態下にある状況においても堆積され、窒化物層は、この応力が加えられた状態をＦＥＴのチャネルに与える。このチャネルにおける応力は、より高いデバイスの性能をもたらす。酸素曝露の後、主としてその性能を高めるために、閾値が変化したデバイスはまた、適切に応力が加えられた誘電体層を受け入れる。
【００２１】
当技術分野において実行されているように、金属ゲート及び高ｋ誘電体を有するデバイスの製造は極めて複雑なものであるが、金属の仕事関数の作用及び高ｋ材料の作用により、簡単なプロセスでＮＦＥＴデバイス及びＰＦＥＴデバイスの両方を含む回路構造体を製造することが可能になり、このプロセスは、低電力であるが高密度で比較的高性能の回路をもたらし得る。プロセスの簡単さは、面倒なプロセスが少なく、かつ、推定されるように歩留まりが高いことから、コストの削減をもたらす。当技術分野は、回路の電力消費に起因するシステム冷却能力の制限に取り組んでいるので、低電力は重要な特性である。
【００２２】
本発明の実施形態は、均一に堆積された共通の層から、両方の型のデバイスのゲート金属層を製造することによって、簡単さを達成する。このように、２つの型のデバイスの製造が両立せず、かつ、一方のデバイス型を処理する間、他方の型をマスキングしなければない当技術分野における通常の手順と比べて、多数のマスキング及び処理ステップが省かれる。さらに、本発明の代表的な実施形態においては、高ｋ材料を含むゲート絶縁体はまた、通常、ゲート誘電体のブランケット層を用いて両方の型のデバイスについて処理され、処理における多くの更なるステップを省いている。
【００２３】
図１は、両方の型のデバイスにおける同一のゲート金属層、並びに圧縮性及び引張性誘電体層を含む、本発明の実施形態による回路構造体１００の概略的断面を示す。この図は、典型的にはＣＭＯＳ構造体である回路構造体を構成する、少なくとも１つのＮＦＥＴデバイス及びＰＦＥＴデバイスの、２つのデバイスすなわちＮＦＥＴ及びＰＦＥＴを示す。
【００２４】
それらがＦＥＴデバイスの標準的な構成部品であるので、本発明の実施形態の要素に加えて、図が幾つかの他の要素を示すことが理解される。デバイス本体５０は、一般的には、単結晶Ｓｉベース材料でできている。本発明の代表的な実施形態においては、Ｓｉベース材料の本体５０は、本質的に単結晶Ｓｉである。本発明の例示的な実施形態において、デバイス本体５０は基板の一部である。基板は、バルク、又は半導体オン・インシュレータ（ＳＯＩ）、完全空乏型又は部分空乏型、ＦＩＮ型、或いはいずれかの他の種類のような、電子技術分野において周知の任意の型にすることができる。また、基板は、デバイス本体を取り囲む種々のネスト状配置において、種々の導電型の種々のウェルを有することができる。本開示の実施形態において特に重要ではないため、他の多くの微妙な差異のようなこれらのものは、表示されていず、又はそれ以上説明されない。波状の破線の境界で示されるように、図は、典型的には、例えばプロセッサのような電子チップのほんの一部だけを示す。典型的には、デバイスは、ゲート・スタック５５、５６の上部のシリサイド４２を有する。当業者には分かるように、これらの要素は全てそれぞれの特徴を有する。従って、本開示の図に共通の表示番号が用いられるとき、これは、本発明の実施形態の観点から、こうした要素のそれぞれの特徴が重要ではないためである。
【００２５】
デバイスは、標準的な側壁オフセット・スペーサ３０、３１を有する。本発明の実施形態については、オフセット・スペーサの材料は、酸素曝露により調整された閾値を有していたＰＦＥＴデバイスに関連するオフセット・スペーサが、酸素を通すことが好ましいという点でのみ重要である。こうしたスペーサのために当技術分野において用いられる典型的な材料は、酸素透過性要件を満たす酸化物である。典型的には、ＮＦＥＴデバイスのスペーサ３０及びＰＦＥＴデバイスのスペーサ３１は、同じ処理ステップ中に製造され、同じ材料でできている。しかしながら、本発明の代表的な実施形態については、オフセット・スペーサ３０、３１は不可欠なものではなく、全く用いなくてもよく、又は構造体が完成する前に除去してもよい。
【００２６】
当技術分野において周知のように、デバイスはまた、ライナ２１、２２も示す。このようなライナは、標準的なＣＭＯＳ処理においてたびたび用いられる。こうしたライナの材料は、酸化物、典型的には二酸化シリコン（ＳｉＯ２）である。ライナの伝統的な役割は、種々の処理ステップ中、特にエッチング・ステップ中の、ゲート・スタック５５、５６及びソース／ドレイン構造体領域の保護である。こうしたライナは、典型的には、窒化物層及びシリコンに対する選択的なエッチング特性を有する。典型的にはＳｉＯ２であるＰＦＥＴライナ２１の材料は、酸素の拡散を可能にし、酸素がゲート誘電体(絶縁体)１１に達するのを可能にする。酸素がゲート絶縁体１１に達すると、ＰＦＥＴの閾値電圧を所望の所定の量だけシフトさせることが可能である。
【００２７】
ＮＦＥＴゲート・スタック及びＰＦＥＴゲート・スタックの両方がゲート金属層を有する。ＮＦＥＴデバイスは、ゲート金属の第１の層７０を有し、ＰＦＥＴデバイスは、同じゲート金属の第２の層７１を有する。両方の型のデバイスにおいて、金属層は、高ｋ誘電体のゲート絶縁体と直接接している。ゲート金属の第１の層７０はＮＦＥＴゲート絶縁体の第１の高ｋ材料層１０と直接接しており、ゲート金属の第２の層７１はＰＦＥＴゲート絶縁体の第２の高ｋ材料層１１と直接接している。
【００２８】
本発明の実施形態において、ゲート金属層の材料は、Ｗ、Ｍｏ、Ｍｎ、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、Ｒｕ、Ｃｒ、Ｔａ、Ｎｂ、Ｖ、Ｍｎ、Ｒｅ、及びこれらの混合物からなる群から選択することができる。
【００２９】
本発明の実施形態においては、ゲート金属の材料、及び、ゲート金属を堆積する方法によって、ＮＦＥＴデバイスの閾値を設定することができる。ＰＦＥＴデバイスの閾値をＳｉバンドギャップ値の半分に近い約０．５Ｖだけシフトさせる酸素曝露は有効であり、ｎ＋値から遠ざかるようにほぼクオータギャップの範囲の仕事関数を有するゲート金属材料を用いることができる。ＴｉＮは所望のほぼクオータギャップの仕事関数値を有することができるので、このような目的のためにＴｉＮの層を用いることができる。例えば、ＨｆＯ２のような適切な低いＥＯＴのゲート絶縁体を有するこうしたゲート金属を用いて、約０．５Ｖより上の、多くの場合、約０．５５Ｖから約０．７５Ｖまでの間の範囲の、ＮＦＥＴデバイスの飽和閾値をもたらすことができる。他のゲート材料を考えることもできるが、多くの場合、本発明の実施形態においては、第１の層７０及び第２の層７１のゲート金属材料は、本質的にＴｉＮからなる。
【００３０】
ＮＦＥＴデバイスは、ＮＦＥＴゲート絶縁体をさらに有する。ＮＦＥＴゲート絶縁体は、第１の高ｋ材料層１０を含む。この第１の高ｋ材料層１０は、ＮＦＥＴデバイスの第１の層７０と直接接する。ＰＦＥＴデバイスは、ＰＦＥＴゲート絶縁体をさらに有する。ＰＦＥＴゲート絶縁体は、第２の高ｋ材料層１１を含む。この第２の高ｋ材料層１１は、ＰＦＥＴデバイスの第２の層７１と直接接する。
【００３１】
当技術分野において周知のように、高ｋゲート誘電体の共通の特性は、約３．９の値を有する標準的な酸化物（ＳｉＯ２）のゲート絶縁体材料のものよりも大きい誘電率を保有することである。図１は、第１の高ｋ材料層１０及び第２の高ｋ材料層１１が同一の材料でできているときの実施形態を示す。本発明の実施形態においては、第１の高ｋ材料層１０及び第２の高ｋ材料層１１は、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯ、ＨｆＳｉＯＮ、及び／又はそれらの混合物とすることができる。本発明の典型的な実施形態においては、両方のゲート絶縁体１０、１１内に存在し得る同一の高ｋ材料は、本質的にＨｆＯ２である。両方の型のデバイスのゲート絶縁体内に同一の高ｋ材料を有することは、処理を簡単化するものであるが、本発明の全ての実施形態に必要なわけではない。ＮＦＥＴゲート絶縁体の第１の高ｋ材料層１０は、ＰＦＥＴゲート絶縁体の第２の高ｋ材料層１１とは異なる材料から構成されてもよい。
【００３２】
各々のゲート絶縁体は、高ｋ誘電体層１０、１１の他に、他の構成部品を有することもできる。多くの場合、本発明の実施形態においては、非常に薄い、約１ｎｍ未満の化学的に形成された酸化物層１２が、それぞれの誘電体層１０、１１とデバイス本体５０との間に存在し得る。しかしながら、ＮＦＥＴゲート絶縁体又はＰＦＥＴゲート絶縁体についての、単に高ｋ誘電体を含有するだけではない、ありとあらゆる内部構造体も、或いは如何なる構造体の欠如も、本発明の実施形態の範囲内にある。本発明の例示的な実施形態においては、ＨｆＯ２が第１の高ｋ誘電体層１０及び第２の高ｋ誘電体層１１のために用いられ、ＨｆＯ２は、薄い化学的ＳｉＯ２１２を覆っている。こうしたゲート絶縁体のＥＯＴは、約０．４ｎｍから１．２ｎｍまでの間とすることができる。
【００３３】
本発明の典型的な実施形態におけるＮＦＥＴゲート・スタック５５及びＰＦＥＴゲート・スタック５６は、多層構造の構造体である。説明された共通の材料の金属層７０、７１に加えて、それらは、通常、多結晶形態のシリコン部分５８、５９、及び、場合によっては同じくアモルファス形態のシリコン部分５８、５９を含む。ゲート・スタックの上部は、通常、シリサイド層４２からなる。共通の材料の金属層７０、７１を補完するありとあらゆるこうした多層構造の構造体が、本発明の範囲内に含まれる。
【００３４】
共通のゲート金属材料を有し、共通の単一層からパターン形成された２つの型のデバイスの結果として、突合せ（butted）電極又は接合部を有する回路構造体１００を実装することができる。「突合せ接合（butted junction）」という用語は、電子技術分野において周知であり、隣接するＰＦＥＴデバイス及びＮＦＥＴデバイスからの、ソース・ドレイン接合のような２つの電極が、これらの間に分離領域を有さずに、直接物理的に接触した状態で並んで配置されることを意味する。分離構造体によって使用されるチップ面積がほとんどないので、分離領域がない場合、分離領域を有する場合よりも回路密度が高くなり得る。
【００３５】
ソース及びドレイン接合のための代替的な用語は、チャネルとソース及びドレインの間の電気的接続を表す、ソース及びドレイン電極である。同様に、ＦＥＴの深サブミクロン生成においては、ソース／ドレイン接合部及び伝統的なＦＥＴの本体、すなわち、ＮＦＥＴについてｐ型デバイス本体との接合部を形成するｎ＋領域及びｎ型デバイス本体との接合部を形成するｐ＋領域は、無数に変化し、教科書通りではない。本発明の実施形態は、ＮＦＥＴ電極及びＰＦＥＴ電極のいずれかの特定の実現に制限されるものではない。全ての金属のショットキー障壁電極から、上記に例証された伝統的な接合部、埋込み絶縁層まで貫通する電極までのありとあらゆる変形、及び、種々のＦＩＮデバイス本体に属する独特な形状の構造体は、本発明の実施形態の範囲内である。電極の形状及び実際の実現は重要ではない。
【００３６】
図１は、一般的な範囲の制限なしに、ＦＥＴデバイスに用いられることが多い電極構成を示す。図において、黒く示されるシリサイド化された領域は、同様にＦＥＴにおける典型的な構成であり、制限の意図なしに示されるドープ領域よりも深く貫通する。全ての電極、ソース及びドレインの両方、及びＮＦＥＴデバイス及びＰＦＥＴデバイスの両方について、電極のドープ部分に特定の表示番号が与えられる場合、同じ電極のシリサイド化された部分には、例えば、ＰＦＥＴ電極の１つについての８３及び８３’のように、同じ番号のダッシュが与えられる。
【００３７】
第１の電極８０、８０’を含むＮＦＥＴ電極８０と８０’及び８１と８１’は、ｎ−チャネル４４に隣接しており、ｎ−チャネル４４と電気的に導通することが可能である。第２の電極８２、８２’を含むＰＦＥＴ電極８２と８２’及び８３と８３’は、ｐ−チャネル４６に隣接しており、ｐ−チャネル４６と電気的に導通することが可能である。ソース・ゲート間の電圧が閾値電圧値を上回るとき、電流は、それぞれのチャネルを通って、デバイスのいずれかの電極間に流れることができる。図に示されるように、チャネルから離れる方に向いた電極の側部が突き合わせられる。第１の電極８０、８０’及び第２の電極８２、８２’が、直接物理的に接触した状態で互いに対して突き合わせられる。所望であれば、勿論、デバイスの間に分離構造体を導入することもできる。提示された製造方法は、電極の突合せを可能にするが、必ずしもそれを必要とするわけではない。示されるように、例えば、ＮＦＥＴ接合部８１、８１’は、別の接合部に対して突き合わせられないが、当技術分野において周知の酸化物浅いトレンチ・スキームとして示される分離構造体９９に閉じ込められる。高ｋ誘電体及び金属ゲートを有する短いＦＥＴデバイスの突合せ接合部のより詳細な提示は、引用によりここに組み入れられる「Devices with Metal Gate, High-k Dielectric, and Butted Electrodes」という名称の、２００７年８月５日に出願された特許文献１に与えられる。
【００３８】
図１は、ＮＦＥＴゲート・スタック５５、及び、ＮＦＥＴゲート・スタックの近傍（vicinity）の上にある第１の誘電体層６０の存在をさらに示す。第１の誘電体層６０及びｎ−チャネル４４は引張応力状態にあり、この引張応力は、第１の誘電体層６０によりｎ−チャネル４４の上に与えられる。同様に、第２の誘電体層６１が、ＰＦＥＴゲート・スタック５６及びＰＦＥＴゲート・スタックの近傍の上にある。第２の誘電体層６１及びｐ−チャネル４６は圧縮応力状態にあり、この圧縮応力は、第２の誘電体層６１によりｐ−チャネル４６の上に与えられる。近傍という用語は、ゲート・スタック５５、５６が、応力が加えられた誘電体層に完全に又は部分的に囲まれることを意味する。スタック５５、５６の近傍とは、ソース／ドレイン領域８０、８０’、８１、８１’、８２、８２’、８３、８３’を含み、場合によっては分離構造体９９及びＳｉ本体材料５０を含むことができる。
【００３９】
応力が加えられた誘電体層を用いることによりＦＥＴデバイスのチャネル内に所望の種類の応力を発生させることは、当技術分野において周知である。Ｓｉベース材料における電荷転送の特性は、ｎ−チャネルが引張応力下にあり、ｐ−チャネルが圧縮応力下にある場合にＦＥＴの性能が改善するというものである。上述のように、本発明の典型的な実施形態においては、この性能強化パターンをもたらす。
【００４０】
本発明の例示的な実施形態においては、第１の誘電体層６０及び第２の誘電体層６１の両方が本質的に窒化物（ＳｉＮ）層であり、これらは、圧縮応力下又は引張応力下のいずれかにあるものとして堆積することができる。応力が加えられた窒化物層の厚さは、通常、約２０ｎｍから１５０ｎｍまでの間である。
【００４１】
ＮＦＥＴデバイス及びＰＦＥＴデバイスの飽和閾値の絶対値は、低消費電力を保証する約０．５Ｖより高いものである。意図的な処理の後に、所望の、大まかに対称的な（絶対的サイズがほぼ等しいことを意味する）閾値に達する。
【００４２】
慣例的な用語に続いて、ＰＦＥＴの閾値の記載は、時には「絶対値」という用語を用いずに言及される、又は明示的な負の符号で示される。しかしながら、ＰＦＥＴの閾値が負の電圧値を有することが理解される。ゲート・スタックの形成及びパターン形成の後、ＮＦＥＴデバイスの飽和閾値は、約０．５Ｖより上の範囲の所定の値に設定され、これに対応して、ＰＦＥＴデバイスの閾値は、約１．０Ｖより上の範囲にすることができる。しかしながら、こうしたＰＦＥＴデバイスの閾値は高すぎることがあり、さらに、一般に有利な形状構成であるＮＦＥＴデバイスの閾値と対称的ではない。ＰＦＥＴゲート・スタックの第２の高ｋ誘電体１１だけに酸素を曝露することにより、ＮＦＥＴデバイスの閾値を変化しないままにしながら、ＰＦＥＴデバイスの閾値が、約０．５Ｖだけｐ−型Ｓｉギャップ値に向けてシフトされる、すなわち、ＰＦＥＴデバイスの閾値が下がる。プロセスが正しく調整された際、約０．５Ｖより上で、両方の型のデバイスについてのほぼクオータギャップ閾値に達することが可能である。例えば、非特許文献１を参照されたい。本発明の典型的な実施形態においては、ＮＦＥＴデバイス及びＰＦＥＴデバイスの飽和閾値の絶対値は、約０．５０Ｖから約０．７５Ｖまでの間である。
【００４３】
第１の高ｋ材料の層１０は第１の濃度の電荷を有し、第２の高ｋ材料の層１１は第２の濃度の電荷を有し、これらの濃度は、高ｋ材料の界面上の可能な電荷を含む。ＰＦＥＴデバイスの閾値を低下させると、第２の濃度はより負になる、すなわち、第２の濃度は、第１の濃度と比べて負の方向にシフトされる。このシフトは、第２の高ｋ材料層１１の酸素曝露の履歴を示す。
【００４４】
全ての図のように、図１は概略的な表示にすぎないことが理解される。当技術分野において周知のように、図内に存在するよりもずっと多くの要素又はより少ない要素が構造体内に存在し得るが、これらは本発明の実施形態の範囲に影響を及ぼすものではない。
【００４５】
更なる説明及び図は、図１の構造体をもたらすことに関連する処理ステップのみを提示することができる。ＮＦＥＴ、ＰＦＥＴ及びＣＭＯＳの製造は、当技術分野において明白に確立されている。こうした処理に必要とされる多数のステップが存在し、各ステップは、当業者には周知の事実上無限の変形を有し得ることが理解される。開示されたデバイス構造体を製造するために、周知の処理技術の全範囲が利用可能であり、本発明の実施形態に関連したプロセス・ステップだけが詳述されることが、さらに理解される。
【００４６】
図２は、共通の層を含む種々の層が既に堆積された処理の段階の概略的断面を示す。この図は、図１に示される実施形態の変形を示す。図２は、突合せ接合部の代わりに、分離構造体９９が第１の電極８０、８０’と第２の電極８２、８２’の将来の場所の間にあるときの、既に説明された実施形態を示す。代表的な実施形態においても既に提示されたように、この図において、共通に堆積された同一の高ｋ材料１５から、第１の高ｋ材料１０及び第２の高ｋ材料１１がパターン形成される。薄い化学酸化物層１２が、本体５０と同一材料層１５との間に接する。図２はまた、同一の高ｋ材料層１５がゲート金属層７５と直接物理的に接触するように、共通のゲート金属層７５が高ｋ材料層１５の上に重なることも示す。代替的な実施形態において、高ｋ材料が両方の型のデバイスについて同一でない場合、ゲート金属層７５は、異なる第１及び第２の高ｋ材料層の上にある。
【００４７】
本発明の代表的な実施形態における共通のゲート金属層７５は、ＮＦＥＴデバイスのために所望の閾値をもたらし得るＴｉＮである。
【００４８】
誘電体層１５及び金属層７５は、パターン形成後にゲート・スタック５５、５６の一部となる、必ずしもではないが典型的には多結晶Ｓｉ及び／又はアモルファスＳｉの更なる材料層で覆うことができる。こうした層の詳細は、本発明の実施形態には重要ではなく、一緒にまとめて５７示される。
【００４９】
全てのこれらの層、すなわち、薄い酸化物１２、高ｋ誘電体１５、ゲート金属７５及び付加的な層５７の形成の際、単一のマスクの使用さえ必要がなかった。全てのこれらの層は、ＰＦＥＴデバイス及びＮＦＥＴデバイスの両方の領域の上にブランケット形成又は配置されている。最終的に、図２は、ゲート・スタックのパターン形成に備えて、当技術分野において周知のマスキング層１２５も同様に形成されたことを示す。
【００５０】
図３は、ゲートのパターン形成後の処理の段階の概略的断面を示す。ゲート・スタック５５、５６が、当技術分野において周知のエッチング方法によって生成された。示されるように、高ｋ誘電体層及び薄い酸化物層１２は、依然として所定の位置にある。図３は、ゲート金属層７５のパターン形成の結果を示す。当業者には分かるように、こうした層を処理する幾つかの可能性がある。こうした層は、ゲート・スタックと共にエッチングされても、又は後でエッチングされてもよく、或いは場合によっては、所定の位置に残されてもよい。全てのこのような起こり得る事態が、本発明の範囲内に含まれる。
【００５１】
図４は、ゲート・スタック及び電極が既に形成されている本発明の実施形態についての処理の段階の概略的断面を示す。ゲート・スタック５５、５６のパターン形成に続いて、ＮＦＥＴデバイス及びＰＦＥＴデバイスが、当技術分野において周知の処理ステップを用いて製造の示される段階に達した。それらがソース／ドレインの製造、並びに、電極８０’、８１’、８２’８３’及びゲート４２のシリサイド化に必要とされる要素であることから、スペーサ６５、６６が示されている。スペーサ６５、６６は、典型的には窒化物でできている。
【００５２】
デバイスの電極は、既に高いサーマルバジェット(熱処理)プロセスが施されている。ＦＥＴの処理においては、典型的には、ソース／ドレイン電極の製造中、温度と曝露時間の組み合わせを意味する最高温度バジェットが達成される。図４の構造体は、ソース及びドレインが既に製造されているので、こうした高温の製造ステップは既に実行されており、更なる高温バジェット処理を施す必要はない。本発明の実施形態の観点から、高温バジェットに曝すことは、ソース／ドレイン製造に用いられるものと同等の熱処理を意味する。
【００５３】
図５は、スペーサが除去された、本発明の実施形態の処理における次の段階の概略的断面を示す。標準的なＦＥＴ製造において、スペーサ６５、６６は、多くの後の処理ステップを通して所定の位置のままである。しかしながら、本発明の実施形態においては、ＰＦＥＴデバイスの酸素曝露による最終的な閾値調整は、まだ行なわれていない。窒化物でできているＰＦＥＴデバイスのためのスペーサ６６は、ゲート誘電体１１の高ｋ材料への酸素透過をブロックする。従って、ＰＦＥＴデバイスのスペーサを除去する必要がある。ＮＦＥＴデバイスのスペーサ６５は、酸素透過に対する障壁として所定の位置に留まることができる。しかしながら、本発明の代表的な実施形態においては、ＮＦＥＴデバイスのスペーサ６５も除去され、好ましくは適切な応力下にある誘電体層と置き換えられる。本発明の代表的な実施形態においては、ＮＦＥＴデバイスの高ｋ誘電体１０を保護し、かつ、より高い性能のために応力を与える、二重の役割を組み合わせて１つにすることができる。従って、通常、必ずしもではないが、両方のスペーサ６５、６６が除去される。この除去は、当技術分野において周知の方法でエッチングにより行なわれる。例えば、５：１：１．６の比を有するグリセリン化バッファードフッ化水素酸が、シリコン、酸化物及び金属に対して選択的に窒化物をエッチングし、これらの材料は、窒化物がエッチングされる間、ウェハ表面上に露出させることができる。
【００５４】
図６は、酸素をブロックする応力が加えられた誘電体層６０がＮＦＥＴデバイスの上にあり、回路構造体が酸素１０１に曝露される、本発明の実施形態の処理の段階の概略的断面を示す。当技術分野において周知の適切なブロッキング・マスクを適用した後、第１の誘電体層６０がＮＦＥＴデバイスの上に重なり、第１のゲート・スタック５５及びＮＦＥＴゲート・スタックの近傍を覆う。第１の誘電体層６０及びｎ−チャネル４４は引張応力状態下にあり、この引張応力は第１の誘電体６０によりｎ−チャネル４４に与えられる。同様に、第１の誘電体層６０は、酸素の透過に対するブロックとなるようにも選択される。本発明の典型的な実施形態において、第１の誘電体層６０は窒化物（ＳｉＮ）層である。図６は、酸素曝露１０１のステップも示す。この曝露は、炉又は急速熱アニールによって約２００℃〜３５０℃の低温で行なうことができる。酸素曝露１０１の時間は、約２分から約１５０分まで広く変わり得る。曝露時間の間、酸素は、ＮＦＥＴデバイスの第１の高ｋ材料層１０に通らないように、第１の誘電体層６０によりブロックされるが、酸素は、ＰＦＥＴデバイスの第２の高ｋ材料層１１に通ることができる。図６に示される実施形態においては、第１の高ｋ材料層１０及び第２の高ｋ材料層１１は、同一の材料、典型的にはＨｆＯ２でできている。ＰＦＥＴデバイスの閾値シフト量は、酸素曝露のパラメータ、主として処理の温度及び時間によって決まる。本発明の例示的な実施形態において、閾値シフトのサイズは、最終的なＰＦＥＴデバイスの閾値がほぼクオータギャップ値の仕事関数のゲートにも対応するように選択される。本発明の代表的な実施形態においては、ＮＦＥＴデバイス及びＰＦＥＴデバイスの飽和閾値の絶対値は、約０．５０Ｖから約０．７５Ｖまでの間である。
【００５５】
酸素曝露ステップの後、第２の誘電体層６１が、ｐ−チャネル４６に与えられた圧縮応力状態下で、ＰＦＥＴデバイスの上に重ねられる。この第２の誘電体層６１は、共形に置かれていても、又は非共形に置かれていてもよい。本発明の例示的な実施形態においては、第２の誘電体層６１は、窒化物（ＳｉＮ）層である。応力が加えられた誘電体層及びＳｉＮによるそれらの実装は、「Enhanced Transistor Performance by Non-Conformal Stressed Layers」という名称の、２００７年３月６日に出願された特許文献２により詳細に説明される。第２の誘電体層６１が所定の位置にある状態で、図１を参照して表示され、説明される構造体に達する。
【００５６】
回路構造体及びその配線を、当業者には周知の標準的なステップで完了することができる。
【００５７】
図７は、本発明の実施形態による、少なくとも１つのＣＭＯＳ回路を含むプロセッサの概念図を示す。こうしたプロセッサ９００は、ゲート長が約６０ｎｍ未満であり、高ｋのゲート誘電体、高ｋ誘電体と接する共通のゲート金属を含むゲート・スタックを有する、少なくとも１つのＮＦＥＴ及び１つのＰＦＥＴを備えた少なくとも１つの回路構造体１００を含む、少なくとも１つのチップ９０１を有する。ＦＥＴの飽和閾値は、絶対値が約０．５Ｖより上になる、低消費電力用に最適化される。プロセッサ９００は、低電力で高性能をもたらす、本発明の実施形態から恩恵を受けることができる任意のプロセッサとすることができる。開示される構造体の実施形態により製造されるプロセッサの代表的な実施形態は、一般にコンピュータの中央処理複合体に見出されるデジタル・プロセッサ、一般に通信装置に見出される混合したデジタル／アナログ・プロセッサ等である。
【００５８】
上記の明細書において、本発明は、特定の実施形態に関して説明された。しかしながら、当業者であれば、本発明の範囲から逸脱することなく、下記の特許請求の範囲に述べられるような種々の修正及び変更をなし得ることを理解する。従って、明細書及び図面は、制限的な意味ではなく例証とみなされるべきであり、全てのこうした修正は、本発明の範囲内に含まれることが意図される。
【００５９】
利益、他の利点及び問題に対する解決法が、特定の実施形態に関して上述された。しかしながら、利益、他の利点、問題に対する解決法、及び、いずれの利益、利点、又は解決法をも想起させ得る、或いはこれらをより顕著にさせ得る任意の要素は、いずれかの又は全ての特許請求の範囲の重要で必要とされる又は本質的な特徴若しくは要素とみなすべきではない。
【００６０】
上記の教示に照らして、本発明の多くの修正及び変形が可能であり、当業者には明らかになり得る。本発明の範囲は、添付の特許請求の範囲によって定められる。
【符号の説明】
【００６１】
１０、１１、１５：高ｋ誘電体層
１２：薄い酸化物
２１、２２：ライナ
３０、３１：オフセット・スペーサ
４２：シリサイド層
４４：ｎ−チャネル
４６：ｐ−チャネル
５０：デバイス本体
５５、５６：ゲート・スタック
６０、６１：誘電体層
６５、６６：スペーサ
７０、７１、７５：ゲート金属層
８０、８０’、８１、８１’：ＮＦＥＴ電極
８２、８２’、８３、８３’：ＰＦＥＴ電極
９９：分離構造体
１００：回路構造体
１２５：マスキング層
９００：プロセッサ
９０１：チップ
【技術分野】
【０００１】
本発明は、節電型電子回路に関する。特定的には、本発明は、高ｋ材料含有ゲート誘電体及び金属含有ゲートを有する回路構造体に関する。本発明はまた、低電力動作に適合させるように閾値電圧を調整する方法にも関する。
【背景技術】
【０００２】
今日の集積回路は、数多くのデバイスを含む。デバイスの小型化及び縮小の基本原則は、性能を向上させ、費用を削減するための鍵である。ＦＥＴ（電界効果トランジスタ）デバイスが縮小されるにつれて、この技術はより複雑なものになり、デバイスの１つの世代から次の世代への予想される性能の向上を維持するために、デバイス構造体の変更及び新しい製造方法が必要とされる。マイクロエレクトロニクスの主力材料は、シリコン（Ｓｉ）であり、さらに大まかに言うと、Ｓｉベースの材料である。とりわけ、マイクロエレクトロニクスにとって重要な１つのこうしたＳｉベース材料は、シリコン−ゲルマニウム（ＳｉＧｅ）合金である。本開示の実施形態におけるデバイスは、一般的には、単結晶Ｓｉベース材料デバイス技術の技術分野の一部である。
【０００３】
深サブミクロン生成（deeply submicrongeneration）のデバイスにおける性能の改善を維持することが非常に困難になっている。従って、縮小することなく性能を改善する方法に関心が持たれている。ゲート誘電体を実際により薄くする必要なしに、ゲート誘電体の容量をより高くすることに向けた有望な手段が存在する。この手法は、いわゆる高（誘電率）ｋ材料の使用を必要とする。こうした材料の誘電率は、約３．９であるＳｉＯ２の誘電よりも著しく高い。高ｋ材料は、酸化物より物理的にかなり厚くすることができ、依然としてより低い等価酸化物厚（equivalent oxide thickness、ＥＯＴ）値を有する。ＥＯＴは、当技術分野において周知の概念であり、当該絶縁体層と同じ単位面積当たりの容量を持つこうしたＳｉＯ２層の厚さを指す。今日の最新技術のＦＥＴデバイスでは、２ｎｍ未満、好ましくは１ｎｍ未満のＥＯＴを目指している。
【０００４】
デバイスの性能は、金属ゲートの使用によっても向上する。ゲート絶縁体に隣接するポリＳｉ内の空乏領域が、ゲート・チャネル間の容量を増大させる経路における障害になることがある。その解決法は、金属ゲートを使用することである。金属ゲートはまた、デバイスの幅方向に沿った良好な導電率も保証し、起こり得るゲートのＲＣ遅延の危険性を減少させる。
【０００５】
低消費電力の小型ＦＥＴデバイスは、正確な閾値電圧の制御を必要とする。動作電圧が２Ｖ未満に低下する場合、閾値電圧を低下させる必要もあり、閾値のばらつきを許容できなくなる。異なるゲート誘電体又は異なるゲート材料のようなあらゆる新しい要素が、閾値電圧に影響を及ぼす。多くの場合、このような影響は、所望の閾値電圧値の達成に悪影響を及ぼす。デバイスへの他の影響なしに、閾値電圧に影響を及ぼし得るいずれの技術も有用なものである。このような技術は、例えば、ゲート誘電体を酸素に曝す（曝露する、expose）ことによるものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願第１１／７４５，９９４号
【特許文献２】米国特許出願第１１／６８２，５５４号
【非特許文献】
【０００７】
【非特許文献１】E.Cartier著、「2005 Symposium on VLSI Technology Digest ofTechnical Papers」、230ページ
【発明の概要】
【発明が解決しようとする課題】
【０００８】
残念なことに、ＰＦＥＴデバイス及びＮＦＥＴデバイスの両方の閾値を同時にシフトさせることにより、閾値をＣＭＯＳ回路についての許容可能な狭い範囲内に容易に導くことはできない。他方の型のデバイスの閾値を変えることなく、一方の型のデバイスの閾値を独立して調整することができる構造体及び技術に対する必要性がある。
【０００９】
典型的には、高ｋ誘電体及び金属ゲートを有する小型ＦＥＴデバイスは、費用のかかる複雑な処理を必要とする。こうした高度な構造体により提供される性能の大部分を維持しながら、製造プロセスを簡単化する方法を見つけることは有用である。同時に、低電力動作のために閾値を調整することも望ましい。今日まで、こうした構造体又は製造プロセスは存在していない。
【課題を解決するための手段】
【００１０】
説明された困難さに鑑みて、本発明の実施形態は、少なくとも１つのＮＦＥＴデバイスを含む、回路構造体を開示し、このＮＦＥＴデバイスは、Ｓｉベース材料内にホストされるｎ−チャネルと、ｎ−チャネルの上に重なるＮＦＥＴゲートとを有する。ＮＦＥＴゲート・スタックは、約６０ｎｍより短く、ゲート金属の第１の層を含む。回路構造体は、少なくとも１つのＰＦＥＴデバイスをさらに有し、このＰＦＥＴデバイスは、Ｓｉベース材料内にホストされるｐ−チャネルと、ｐ−チャネルの上に重なるＰＦＥＴゲートとを有する。ＰＦＥＴゲート・スタックは、約６０ｎｍより短く、ゲート金属の第２の層を含む。ＮＦＥＴデバイスは、第１の高ｋ材料層を含むＮＦＥＴゲート絶縁体をさらに含む。第１の高ｋ材料層は、ゲート金属の第１の層と直接接する。ＰＦＥＴデバイスは、第２の高ｋ材料層を含むＰＦＥＴゲート絶縁体をさらに含む。第２の高ｋ材料層は、ゲート金属の第２の層と直接接する。ＮＦＥＴデバイス及びＰＦＥＴデバイスの飽和閾値の絶対値は、約０．５Ｖより高い。
【００１１】
本発明の実施形態は、回路構造体を生成する方法をさらに開示する。この方法は、ＮＦＥＴデバイスにおいて、ＮＦＥＴゲート・スタックと、ＮＦＥＴゲート絶縁体と、ｎ−チャネルとを実装することを含む。ｎ−チャネルは、Ｓｉベース材料内にホストされ、ＮＦＥＴゲート絶縁体の下にあり、一方、ＮＦＥＴゲート絶縁体は第１の高ｋ材料層を含む。ＮＦＥＴゲート・スタックは、約６０ｎｍより短くなるように選択される。この方法はまた、ＰＦＥＴデバイスにおいて、ＰＦＥＴゲート・スタックと、ＰＦＥＴゲート絶縁体と、ｐ−チャネルとを実装することを含む。ｐ−チャネルは、Ｓｉベース材料内にホストされ、ＰＦＥＴゲート絶縁体の下にあり、一方、ＰＦＥＴゲート絶縁体は第２の高ｋ材料層を含む。ＰＦＥＴゲート・スタックは、約６０ｎｍより短くなるように選択される。第１の高ｋ材料層及び第２の高ｋ材料層がゲート金属の層と物理的に接触するように、第１の高ｋ材料層及び第２の高ｋ材料層の上にゲート金属の層を重ねることができる。この方法はまた、ＮＦＥＴゲート・スタック及びＰＦＥＴゲート・スタックについてのゲート金属の第１の層及びゲート金属の第２の層を同時にパターン形成することも含む。ＮＦＥＴゲート・スタック及びＮＦＥＴゲート・スタックの近傍の上に第１の誘電体層を重ね、ＮＦＥＴデバイス及びＰＦＥＴデバイスを酸素に曝露することができる。酸素は第２の高ｋ材料層に達し、ＰＦＥＴデバイスの閾値電圧の所定のシフトを引き起こし、第１の誘電体層によって、酸素が第１の高ｋ材料層に達することが防止される。
【００１２】
ここで本発明の実施形態が、添付の図面を参照して、ほんの一例として説明される。
【図面の簡単な説明】
【００１３】
【図１】両方の型のデバイスにおける同一のゲート金属及び高ｋ誘電体層、並びに圧縮性及び引張性誘電体層を含む、本発明の実施形態による回路構造体の概略的断面を示す。
【図２】両方の型のデバイス内に共通の層を含む種々の層が堆積される、処理の段階の概略的断面を示す。
【図３】ゲート・スタックのパターン形成後の、処理の段階の概略的断面を示す。
【図４】ゲート・スタック及び電極が既に形成された、本発明の実施形態のための処理の段階の概略的断面を示す。
【図５】スペーサが除去された、本発明の実施形態の処理後の段階の概略的断面を示す。
【図６】酸素をブロックする応力が加えられた誘電体層がＮＦＥＴの上に重なり、回路構造体が酸素に曝露される、本発明の実施形態の処理の段階の概略的断面を示す。
【図７】本発明の実施形態による少なくとも１つの回路構造体を含むプロセッサの概念図を示す。
【発明を実施するための形態】
【００１４】
電界効果トランジスタ（ＦＥＴ）は、電子技術分野においてよく知られていることが理解される。ＦＥＴの標準的な構成部品は、ソース、ドレイン、ソースとドレインの間の本体（ボディ）、及びゲートである。本体は、通常、基板の一部であり、基板と呼ばれることが多い。ゲートは本体の上にあり、ソースとドレインとの間の本体内に伝導チャネルを設けることができる。通常の命名法では、チャネルは、本体に設けられる（よりホストされる）。ゲートは、ゲート絶縁体によって本体から分離される。２つの型のＦＥＴデバイス、すなわちＰＦＥＴと呼ばれる正孔伝導型及びＮＦＥＴと呼ばれる電子伝導型がある。多くの場合、必ずしもではないが、ＰＦＥＴデバイス及びＮＦＥＴデバイスは、ＣＭＯＳ回路に配線される。ＣＭＯＳ回路は、少なくとも１つのＰＦＥＴデバイスと、少なくとも１つのＮＦＥＴデバイスとを含む。製造又は処理において、ＮＦＥＴデバイス及びＰＦＥＴデバイスが同じチップ上に一緒に製造されるとき、一方がＣＭＯＳ処理及びＣＭＯＳ構造体の製造に対処することになる。
【００１５】
ＦＥＴの動作において、固有の電気的属性は閾値電圧である。ソースとゲートの間の電圧が閾値電圧を上回るとき、ＦＥＴは、ソースとドレインの間で電流を伝搬させることができる。閾値はデバイスのソースとゲートの間の電圧差であるので、一般に、ＮＦＥＴの閾値電圧は正の値であり、ＰＦＥＴの閾値電圧は負の値である。典型的には、電子技術分野では、２つの閾値電圧、すなわち、低電圧閾値及び飽和閾値が考慮される。飽和閾値は、ソースとドレインとの間に高電圧が印加されたときの閾値電圧であり、低電圧閾値よりも低い。通常、技術の小型化における如何なる時点においても、より低電力の回路内のデバイスは、より高い閾値を有し、一般的に、あまり電力が制限されていない高性能の回路のデバイス閾値よりも性能が低い。
【００１６】
ＦＥＴデバイスが、より小さいサイズまで縮小されると、閾値電圧を設定する伝統的な方法、すなわち本体の調整及びチャネル・ドーピングによる方法は、有効性を失う。小型ＦＥＴの閾値を決定するのに、ゲート材料の有効仕事関数及びゲート絶縁体の特性は重要な要因になっている。このような、いわゆる小型ＦＥＴは、典型的には、６０ｎｍ未満のゲート長又はゲート・スタック長を有し、約１．７Ｖ未満の範囲で動作する。ゲート・スタック長又はゲート長は、ソースとドレインの間に、デバイス電流の流れの方向に定められる。小型ＦＥＴの場合、技術は、ゲート絶縁体のために金属ゲート及び高ｋ誘電体を使用することに向けて進歩している。
【００１７】
低いＥＯＴのゲート絶縁体を有する小型デバイスにおいて、ゲートの仕事関数は、閾値電圧に著しく影響を与える。当技術分野の一般的な用語では、ゲートの仕事関数をＳｉエネルギー・ギャップと関連して特徴付ける。例えば、当技術分野において、「バンドエッジ仕事関数」という用語は、ゲートが、ｎ＋Ｓｉ又はｐ＋Ｓｉの仕事関数ように仕事関数を有することを意味する。同様に、「ミッドギャップ」仕事関数又は「クオータギャップ」仕事関数は、ゲートが、大ざっぱに言って、真性シリコンの仕事関数、又は真性Ｓｉと高濃度にドープされたＳｉの中間の仕事関数を有するように見えることを意味する。他の全てのものが同じであり、ゲート仕事関数だけが変化するとき、小型デバイスについての閾値差は、バンドエッジ値からミッドギャップ値までのゲート仕事関数について、約０．３Ｖ〜０．５Ｖの範囲である。
【００１８】
ゲート絶縁体はまた、デバイスの閾値にも影響を与えることがある。ゲート絶縁体内に又はゲート絶縁体の界面上に存在するあらゆる電荷が、デバイスの閾値を変化させる。小型デバイスのゲート絶縁体に用いられる種々の高ｋ材料が、デバイスの閾値に影響を与える。高ｋ材料を含むゲート誘電体を酸素に曝露することにより、ゲートの仕事関数をｐ＋シリコンの仕事関数に近づけた場合と同じ方向に、デバイスの閾値がシフトされることが知られている。このことにより、ＰＦＥＴデバイスの閾値が低下し、すなわちＰＦＥＴデバイスの閾値がより小さい負の電圧になり、ＮＦＥＴデバイスの閾値が上がる、すなわちＮＦＥＴデバイスの閾値がより大きい正の電圧になる。デバイスの閾値の作用から判断すると、高ｋ材料の酸素曝露は、酸素曝露前の状態と比べて、高ｋ材料をより負にする。このことは、正味（全）負電荷の実際の蓄積、或いは既に存在する正電荷の潜在的な減少を意味し得る。いずれにしても、材料の界面上に潜在的な電荷を含む高ｋ材料の正味電荷濃度は、酸素暴露によって負の方向にシフトする。酸素曝露によるこうした閾値のシフトが、例えば、非特許文献１など、当技術分野において報告されている。
【００１９】
このような酸素曝露は、比較的低温で行なうことが好ましく、さらに好ましくは、後から高温の処理を行なうべきではない。従って、このような閾値のシフト動作は、デバイス製造の後の方に、一般的にはソース及びドレインが活性化された後に行なわれるべきである。この要件は、例えば、ゲート及びゲート側壁が全て所定の位置にあり、ゲート絶縁体が潜在的に種々の材料の幾つかの層の下に遮蔽されるなどの、実質的に処理の大部分が既に実行された製造プロセスの時点で、ゲート誘電体内の高ｋ材料を露出させる必要があることを意味する。しかしながら、酸素が周辺からゲート絶縁体に達するための経路が存在し得る。この経路は、酸化物すなわちＳｉＯ２ベースの材料を通り、又は高ｋ材料自体を直接横方向に通る。酸化物は、典型的には、ライナの材料である。ライナは、本質的に全ての構造体の上、特にゲート及びソース／ドレイン領域の上に共形に（conformally）堆積される薄い絶縁層である。ライナの使用は、ＣＭＯＳ処理における標準的技法である。デバイスの閾値を調整する観点から、関心ある特性は、ライナが酸素を通すということである。実際に、先述のように、ライナを通る酸素の拡散に起因するこうした閾値のシフトは、当技術分野において周知である。ソース及びドレインが既に製造された後に環境からゲート絶縁体を分離することができる付加的な層が、いわゆるオフセット・スペーサである。当技術分野において知られているように、オフセット・スペーサは、通常ゲートの側部上にあり、通常のスペーサがソース／ドレイン接合部のより深い部分に対して果たすのと同じ、ソース／ドレイン延長部及びハロ注入部への役割を果たす。オフセット・スペーサもまた、典型的には、酸化物から製造される。従って、ＦＥＴが酸素に曝露された場合には、ライナ及びオフセット・スペーサがゲートを覆っているとき、酸素は、分又は時間で測定された短時間でゲート絶縁体に達し得る。しかしながら、ＦＥＴ製造のいずれかの所定の特定の実施形態においては、ソース／ドレインの製造後にゲートを覆う更なる層があっても、又はより少ない層があってもよく、それらが酸素をブロックしない限り、酸素曝露による閾値調整に対する障害を形成しない。
【００２０】
異なる型のデバイスの閾値を独立して調整できることが好ましい、つまり、他方の型のデバイスの閾値に影響を及ぼすことなく、一方の型のデバイスの閾値がシフトされる、酸素曝露のような閾値調整技術を用いることが望まれる。本発明の実施形態は、他方の型のＦＥＴに影響を与えずに、一方の型のＦＥＴのゲート誘電体に酸素を拡散することによる、デバイスの閾値のこうした選択的調整を教示する。酸素曝露により影響されないデバイスが、酸素を通すことができない誘電体層で覆われる。このような酸素をブロックする誘電体層は、窒化物（ＳｉＮ）のものとすることができる。本発明の実施形態においては、窒化物層は、酸素をブロックするために用いられるだけではなく、これが応力が加えられた状態下にある状況においても堆積され、窒化物層は、この応力が加えられた状態をＦＥＴのチャネルに与える。このチャネルにおける応力は、より高いデバイスの性能をもたらす。酸素曝露の後、主としてその性能を高めるために、閾値が変化したデバイスはまた、適切に応力が加えられた誘電体層を受け入れる。
【００２１】
当技術分野において実行されているように、金属ゲート及び高ｋ誘電体を有するデバイスの製造は極めて複雑なものであるが、金属の仕事関数の作用及び高ｋ材料の作用により、簡単なプロセスでＮＦＥＴデバイス及びＰＦＥＴデバイスの両方を含む回路構造体を製造することが可能になり、このプロセスは、低電力であるが高密度で比較的高性能の回路をもたらし得る。プロセスの簡単さは、面倒なプロセスが少なく、かつ、推定されるように歩留まりが高いことから、コストの削減をもたらす。当技術分野は、回路の電力消費に起因するシステム冷却能力の制限に取り組んでいるので、低電力は重要な特性である。
【００２２】
本発明の実施形態は、均一に堆積された共通の層から、両方の型のデバイスのゲート金属層を製造することによって、簡単さを達成する。このように、２つの型のデバイスの製造が両立せず、かつ、一方のデバイス型を処理する間、他方の型をマスキングしなければない当技術分野における通常の手順と比べて、多数のマスキング及び処理ステップが省かれる。さらに、本発明の代表的な実施形態においては、高ｋ材料を含むゲート絶縁体はまた、通常、ゲート誘電体のブランケット層を用いて両方の型のデバイスについて処理され、処理における多くの更なるステップを省いている。
【００２３】
図１は、両方の型のデバイスにおける同一のゲート金属層、並びに圧縮性及び引張性誘電体層を含む、本発明の実施形態による回路構造体１００の概略的断面を示す。この図は、典型的にはＣＭＯＳ構造体である回路構造体を構成する、少なくとも１つのＮＦＥＴデバイス及びＰＦＥＴデバイスの、２つのデバイスすなわちＮＦＥＴ及びＰＦＥＴを示す。
【００２４】
それらがＦＥＴデバイスの標準的な構成部品であるので、本発明の実施形態の要素に加えて、図が幾つかの他の要素を示すことが理解される。デバイス本体５０は、一般的には、単結晶Ｓｉベース材料でできている。本発明の代表的な実施形態においては、Ｓｉベース材料の本体５０は、本質的に単結晶Ｓｉである。本発明の例示的な実施形態において、デバイス本体５０は基板の一部である。基板は、バルク、又は半導体オン・インシュレータ（ＳＯＩ）、完全空乏型又は部分空乏型、ＦＩＮ型、或いはいずれかの他の種類のような、電子技術分野において周知の任意の型にすることができる。また、基板は、デバイス本体を取り囲む種々のネスト状配置において、種々の導電型の種々のウェルを有することができる。本開示の実施形態において特に重要ではないため、他の多くの微妙な差異のようなこれらのものは、表示されていず、又はそれ以上説明されない。波状の破線の境界で示されるように、図は、典型的には、例えばプロセッサのような電子チップのほんの一部だけを示す。典型的には、デバイスは、ゲート・スタック５５、５６の上部のシリサイド４２を有する。当業者には分かるように、これらの要素は全てそれぞれの特徴を有する。従って、本開示の図に共通の表示番号が用いられるとき、これは、本発明の実施形態の観点から、こうした要素のそれぞれの特徴が重要ではないためである。
【００２５】
デバイスは、標準的な側壁オフセット・スペーサ３０、３１を有する。本発明の実施形態については、オフセット・スペーサの材料は、酸素曝露により調整された閾値を有していたＰＦＥＴデバイスに関連するオフセット・スペーサが、酸素を通すことが好ましいという点でのみ重要である。こうしたスペーサのために当技術分野において用いられる典型的な材料は、酸素透過性要件を満たす酸化物である。典型的には、ＮＦＥＴデバイスのスペーサ３０及びＰＦＥＴデバイスのスペーサ３１は、同じ処理ステップ中に製造され、同じ材料でできている。しかしながら、本発明の代表的な実施形態については、オフセット・スペーサ３０、３１は不可欠なものではなく、全く用いなくてもよく、又は構造体が完成する前に除去してもよい。
【００２６】
当技術分野において周知のように、デバイスはまた、ライナ２１、２２も示す。このようなライナは、標準的なＣＭＯＳ処理においてたびたび用いられる。こうしたライナの材料は、酸化物、典型的には二酸化シリコン（ＳｉＯ２）である。ライナの伝統的な役割は、種々の処理ステップ中、特にエッチング・ステップ中の、ゲート・スタック５５、５６及びソース／ドレイン構造体領域の保護である。こうしたライナは、典型的には、窒化物層及びシリコンに対する選択的なエッチング特性を有する。典型的にはＳｉＯ２であるＰＦＥＴライナ２１の材料は、酸素の拡散を可能にし、酸素がゲート誘電体(絶縁体)１１に達するのを可能にする。酸素がゲート絶縁体１１に達すると、ＰＦＥＴの閾値電圧を所望の所定の量だけシフトさせることが可能である。
【００２７】
ＮＦＥＴゲート・スタック及びＰＦＥＴゲート・スタックの両方がゲート金属層を有する。ＮＦＥＴデバイスは、ゲート金属の第１の層７０を有し、ＰＦＥＴデバイスは、同じゲート金属の第２の層７１を有する。両方の型のデバイスにおいて、金属層は、高ｋ誘電体のゲート絶縁体と直接接している。ゲート金属の第１の層７０はＮＦＥＴゲート絶縁体の第１の高ｋ材料層１０と直接接しており、ゲート金属の第２の層７１はＰＦＥＴゲート絶縁体の第２の高ｋ材料層１１と直接接している。
【００２８】
本発明の実施形態において、ゲート金属層の材料は、Ｗ、Ｍｏ、Ｍｎ、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、Ｒｕ、Ｃｒ、Ｔａ、Ｎｂ、Ｖ、Ｍｎ、Ｒｅ、及びこれらの混合物からなる群から選択することができる。
【００２９】
本発明の実施形態においては、ゲート金属の材料、及び、ゲート金属を堆積する方法によって、ＮＦＥＴデバイスの閾値を設定することができる。ＰＦＥＴデバイスの閾値をＳｉバンドギャップ値の半分に近い約０．５Ｖだけシフトさせる酸素曝露は有効であり、ｎ＋値から遠ざかるようにほぼクオータギャップの範囲の仕事関数を有するゲート金属材料を用いることができる。ＴｉＮは所望のほぼクオータギャップの仕事関数値を有することができるので、このような目的のためにＴｉＮの層を用いることができる。例えば、ＨｆＯ２のような適切な低いＥＯＴのゲート絶縁体を有するこうしたゲート金属を用いて、約０．５Ｖより上の、多くの場合、約０．５５Ｖから約０．７５Ｖまでの間の範囲の、ＮＦＥＴデバイスの飽和閾値をもたらすことができる。他のゲート材料を考えることもできるが、多くの場合、本発明の実施形態においては、第１の層７０及び第２の層７１のゲート金属材料は、本質的にＴｉＮからなる。
【００３０】
ＮＦＥＴデバイスは、ＮＦＥＴゲート絶縁体をさらに有する。ＮＦＥＴゲート絶縁体は、第１の高ｋ材料層１０を含む。この第１の高ｋ材料層１０は、ＮＦＥＴデバイスの第１の層７０と直接接する。ＰＦＥＴデバイスは、ＰＦＥＴゲート絶縁体をさらに有する。ＰＦＥＴゲート絶縁体は、第２の高ｋ材料層１１を含む。この第２の高ｋ材料層１１は、ＰＦＥＴデバイスの第２の層７１と直接接する。
【００３１】
当技術分野において周知のように、高ｋゲート誘電体の共通の特性は、約３．９の値を有する標準的な酸化物（ＳｉＯ２）のゲート絶縁体材料のものよりも大きい誘電率を保有することである。図１は、第１の高ｋ材料層１０及び第２の高ｋ材料層１１が同一の材料でできているときの実施形態を示す。本発明の実施形態においては、第１の高ｋ材料層１０及び第２の高ｋ材料層１１は、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯ、ＨｆＳｉＯＮ、及び／又はそれらの混合物とすることができる。本発明の典型的な実施形態においては、両方のゲート絶縁体１０、１１内に存在し得る同一の高ｋ材料は、本質的にＨｆＯ２である。両方の型のデバイスのゲート絶縁体内に同一の高ｋ材料を有することは、処理を簡単化するものであるが、本発明の全ての実施形態に必要なわけではない。ＮＦＥＴゲート絶縁体の第１の高ｋ材料層１０は、ＰＦＥＴゲート絶縁体の第２の高ｋ材料層１１とは異なる材料から構成されてもよい。
【００３２】
各々のゲート絶縁体は、高ｋ誘電体層１０、１１の他に、他の構成部品を有することもできる。多くの場合、本発明の実施形態においては、非常に薄い、約１ｎｍ未満の化学的に形成された酸化物層１２が、それぞれの誘電体層１０、１１とデバイス本体５０との間に存在し得る。しかしながら、ＮＦＥＴゲート絶縁体又はＰＦＥＴゲート絶縁体についての、単に高ｋ誘電体を含有するだけではない、ありとあらゆる内部構造体も、或いは如何なる構造体の欠如も、本発明の実施形態の範囲内にある。本発明の例示的な実施形態においては、ＨｆＯ２が第１の高ｋ誘電体層１０及び第２の高ｋ誘電体層１１のために用いられ、ＨｆＯ２は、薄い化学的ＳｉＯ２１２を覆っている。こうしたゲート絶縁体のＥＯＴは、約０．４ｎｍから１．２ｎｍまでの間とすることができる。
【００３３】
本発明の典型的な実施形態におけるＮＦＥＴゲート・スタック５５及びＰＦＥＴゲート・スタック５６は、多層構造の構造体である。説明された共通の材料の金属層７０、７１に加えて、それらは、通常、多結晶形態のシリコン部分５８、５９、及び、場合によっては同じくアモルファス形態のシリコン部分５８、５９を含む。ゲート・スタックの上部は、通常、シリサイド層４２からなる。共通の材料の金属層７０、７１を補完するありとあらゆるこうした多層構造の構造体が、本発明の範囲内に含まれる。
【００３４】
共通のゲート金属材料を有し、共通の単一層からパターン形成された２つの型のデバイスの結果として、突合せ（butted）電極又は接合部を有する回路構造体１００を実装することができる。「突合せ接合（butted junction）」という用語は、電子技術分野において周知であり、隣接するＰＦＥＴデバイス及びＮＦＥＴデバイスからの、ソース・ドレイン接合のような２つの電極が、これらの間に分離領域を有さずに、直接物理的に接触した状態で並んで配置されることを意味する。分離構造体によって使用されるチップ面積がほとんどないので、分離領域がない場合、分離領域を有する場合よりも回路密度が高くなり得る。
【００３５】
ソース及びドレイン接合のための代替的な用語は、チャネルとソース及びドレインの間の電気的接続を表す、ソース及びドレイン電極である。同様に、ＦＥＴの深サブミクロン生成においては、ソース／ドレイン接合部及び伝統的なＦＥＴの本体、すなわち、ＮＦＥＴについてｐ型デバイス本体との接合部を形成するｎ＋領域及びｎ型デバイス本体との接合部を形成するｐ＋領域は、無数に変化し、教科書通りではない。本発明の実施形態は、ＮＦＥＴ電極及びＰＦＥＴ電極のいずれかの特定の実現に制限されるものではない。全ての金属のショットキー障壁電極から、上記に例証された伝統的な接合部、埋込み絶縁層まで貫通する電極までのありとあらゆる変形、及び、種々のＦＩＮデバイス本体に属する独特な形状の構造体は、本発明の実施形態の範囲内である。電極の形状及び実際の実現は重要ではない。
【００３６】
図１は、一般的な範囲の制限なしに、ＦＥＴデバイスに用いられることが多い電極構成を示す。図において、黒く示されるシリサイド化された領域は、同様にＦＥＴにおける典型的な構成であり、制限の意図なしに示されるドープ領域よりも深く貫通する。全ての電極、ソース及びドレインの両方、及びＮＦＥＴデバイス及びＰＦＥＴデバイスの両方について、電極のドープ部分に特定の表示番号が与えられる場合、同じ電極のシリサイド化された部分には、例えば、ＰＦＥＴ電極の１つについての８３及び８３’のように、同じ番号のダッシュが与えられる。
【００３７】
第１の電極８０、８０’を含むＮＦＥＴ電極８０と８０’及び８１と８１’は、ｎ−チャネル４４に隣接しており、ｎ−チャネル４４と電気的に導通することが可能である。第２の電極８２、８２’を含むＰＦＥＴ電極８２と８２’及び８３と８３’は、ｐ−チャネル４６に隣接しており、ｐ−チャネル４６と電気的に導通することが可能である。ソース・ゲート間の電圧が閾値電圧値を上回るとき、電流は、それぞれのチャネルを通って、デバイスのいずれかの電極間に流れることができる。図に示されるように、チャネルから離れる方に向いた電極の側部が突き合わせられる。第１の電極８０、８０’及び第２の電極８２、８２’が、直接物理的に接触した状態で互いに対して突き合わせられる。所望であれば、勿論、デバイスの間に分離構造体を導入することもできる。提示された製造方法は、電極の突合せを可能にするが、必ずしもそれを必要とするわけではない。示されるように、例えば、ＮＦＥＴ接合部８１、８１’は、別の接合部に対して突き合わせられないが、当技術分野において周知の酸化物浅いトレンチ・スキームとして示される分離構造体９９に閉じ込められる。高ｋ誘電体及び金属ゲートを有する短いＦＥＴデバイスの突合せ接合部のより詳細な提示は、引用によりここに組み入れられる「Devices with Metal Gate, High-k Dielectric, and Butted Electrodes」という名称の、２００７年８月５日に出願された特許文献１に与えられる。
【００３８】
図１は、ＮＦＥＴゲート・スタック５５、及び、ＮＦＥＴゲート・スタックの近傍（vicinity）の上にある第１の誘電体層６０の存在をさらに示す。第１の誘電体層６０及びｎ−チャネル４４は引張応力状態にあり、この引張応力は、第１の誘電体層６０によりｎ−チャネル４４の上に与えられる。同様に、第２の誘電体層６１が、ＰＦＥＴゲート・スタック５６及びＰＦＥＴゲート・スタックの近傍の上にある。第２の誘電体層６１及びｐ−チャネル４６は圧縮応力状態にあり、この圧縮応力は、第２の誘電体層６１によりｐ−チャネル４６の上に与えられる。近傍という用語は、ゲート・スタック５５、５６が、応力が加えられた誘電体層に完全に又は部分的に囲まれることを意味する。スタック５５、５６の近傍とは、ソース／ドレイン領域８０、８０’、８１、８１’、８２、８２’、８３、８３’を含み、場合によっては分離構造体９９及びＳｉ本体材料５０を含むことができる。
【００３９】
応力が加えられた誘電体層を用いることによりＦＥＴデバイスのチャネル内に所望の種類の応力を発生させることは、当技術分野において周知である。Ｓｉベース材料における電荷転送の特性は、ｎ−チャネルが引張応力下にあり、ｐ−チャネルが圧縮応力下にある場合にＦＥＴの性能が改善するというものである。上述のように、本発明の典型的な実施形態においては、この性能強化パターンをもたらす。
【００４０】
本発明の例示的な実施形態においては、第１の誘電体層６０及び第２の誘電体層６１の両方が本質的に窒化物（ＳｉＮ）層であり、これらは、圧縮応力下又は引張応力下のいずれかにあるものとして堆積することができる。応力が加えられた窒化物層の厚さは、通常、約２０ｎｍから１５０ｎｍまでの間である。
【００４１】
ＮＦＥＴデバイス及びＰＦＥＴデバイスの飽和閾値の絶対値は、低消費電力を保証する約０．５Ｖより高いものである。意図的な処理の後に、所望の、大まかに対称的な（絶対的サイズがほぼ等しいことを意味する）閾値に達する。
【００４２】
慣例的な用語に続いて、ＰＦＥＴの閾値の記載は、時には「絶対値」という用語を用いずに言及される、又は明示的な負の符号で示される。しかしながら、ＰＦＥＴの閾値が負の電圧値を有することが理解される。ゲート・スタックの形成及びパターン形成の後、ＮＦＥＴデバイスの飽和閾値は、約０．５Ｖより上の範囲の所定の値に設定され、これに対応して、ＰＦＥＴデバイスの閾値は、約１．０Ｖより上の範囲にすることができる。しかしながら、こうしたＰＦＥＴデバイスの閾値は高すぎることがあり、さらに、一般に有利な形状構成であるＮＦＥＴデバイスの閾値と対称的ではない。ＰＦＥＴゲート・スタックの第２の高ｋ誘電体１１だけに酸素を曝露することにより、ＮＦＥＴデバイスの閾値を変化しないままにしながら、ＰＦＥＴデバイスの閾値が、約０．５Ｖだけｐ−型Ｓｉギャップ値に向けてシフトされる、すなわち、ＰＦＥＴデバイスの閾値が下がる。プロセスが正しく調整された際、約０．５Ｖより上で、両方の型のデバイスについてのほぼクオータギャップ閾値に達することが可能である。例えば、非特許文献１を参照されたい。本発明の典型的な実施形態においては、ＮＦＥＴデバイス及びＰＦＥＴデバイスの飽和閾値の絶対値は、約０．５０Ｖから約０．７５Ｖまでの間である。
【００４３】
第１の高ｋ材料の層１０は第１の濃度の電荷を有し、第２の高ｋ材料の層１１は第２の濃度の電荷を有し、これらの濃度は、高ｋ材料の界面上の可能な電荷を含む。ＰＦＥＴデバイスの閾値を低下させると、第２の濃度はより負になる、すなわち、第２の濃度は、第１の濃度と比べて負の方向にシフトされる。このシフトは、第２の高ｋ材料層１１の酸素曝露の履歴を示す。
【００４４】
全ての図のように、図１は概略的な表示にすぎないことが理解される。当技術分野において周知のように、図内に存在するよりもずっと多くの要素又はより少ない要素が構造体内に存在し得るが、これらは本発明の実施形態の範囲に影響を及ぼすものではない。
【００４５】
更なる説明及び図は、図１の構造体をもたらすことに関連する処理ステップのみを提示することができる。ＮＦＥＴ、ＰＦＥＴ及びＣＭＯＳの製造は、当技術分野において明白に確立されている。こうした処理に必要とされる多数のステップが存在し、各ステップは、当業者には周知の事実上無限の変形を有し得ることが理解される。開示されたデバイス構造体を製造するために、周知の処理技術の全範囲が利用可能であり、本発明の実施形態に関連したプロセス・ステップだけが詳述されることが、さらに理解される。
【００４６】
図２は、共通の層を含む種々の層が既に堆積された処理の段階の概略的断面を示す。この図は、図１に示される実施形態の変形を示す。図２は、突合せ接合部の代わりに、分離構造体９９が第１の電極８０、８０’と第２の電極８２、８２’の将来の場所の間にあるときの、既に説明された実施形態を示す。代表的な実施形態においても既に提示されたように、この図において、共通に堆積された同一の高ｋ材料１５から、第１の高ｋ材料１０及び第２の高ｋ材料１１がパターン形成される。薄い化学酸化物層１２が、本体５０と同一材料層１５との間に接する。図２はまた、同一の高ｋ材料層１５がゲート金属層７５と直接物理的に接触するように、共通のゲート金属層７５が高ｋ材料層１５の上に重なることも示す。代替的な実施形態において、高ｋ材料が両方の型のデバイスについて同一でない場合、ゲート金属層７５は、異なる第１及び第２の高ｋ材料層の上にある。
【００４７】
本発明の代表的な実施形態における共通のゲート金属層７５は、ＮＦＥＴデバイスのために所望の閾値をもたらし得るＴｉＮである。
【００４８】
誘電体層１５及び金属層７５は、パターン形成後にゲート・スタック５５、５６の一部となる、必ずしもではないが典型的には多結晶Ｓｉ及び／又はアモルファスＳｉの更なる材料層で覆うことができる。こうした層の詳細は、本発明の実施形態には重要ではなく、一緒にまとめて５７示される。
【００４９】
全てのこれらの層、すなわち、薄い酸化物１２、高ｋ誘電体１５、ゲート金属７５及び付加的な層５７の形成の際、単一のマスクの使用さえ必要がなかった。全てのこれらの層は、ＰＦＥＴデバイス及びＮＦＥＴデバイスの両方の領域の上にブランケット形成又は配置されている。最終的に、図２は、ゲート・スタックのパターン形成に備えて、当技術分野において周知のマスキング層１２５も同様に形成されたことを示す。
【００５０】
図３は、ゲートのパターン形成後の処理の段階の概略的断面を示す。ゲート・スタック５５、５６が、当技術分野において周知のエッチング方法によって生成された。示されるように、高ｋ誘電体層及び薄い酸化物層１２は、依然として所定の位置にある。図３は、ゲート金属層７５のパターン形成の結果を示す。当業者には分かるように、こうした層を処理する幾つかの可能性がある。こうした層は、ゲート・スタックと共にエッチングされても、又は後でエッチングされてもよく、或いは場合によっては、所定の位置に残されてもよい。全てのこのような起こり得る事態が、本発明の範囲内に含まれる。
【００５１】
図４は、ゲート・スタック及び電極が既に形成されている本発明の実施形態についての処理の段階の概略的断面を示す。ゲート・スタック５５、５６のパターン形成に続いて、ＮＦＥＴデバイス及びＰＦＥＴデバイスが、当技術分野において周知の処理ステップを用いて製造の示される段階に達した。それらがソース／ドレインの製造、並びに、電極８０’、８１’、８２’８３’及びゲート４２のシリサイド化に必要とされる要素であることから、スペーサ６５、６６が示されている。スペーサ６５、６６は、典型的には窒化物でできている。
【００５２】
デバイスの電極は、既に高いサーマルバジェット(熱処理)プロセスが施されている。ＦＥＴの処理においては、典型的には、ソース／ドレイン電極の製造中、温度と曝露時間の組み合わせを意味する最高温度バジェットが達成される。図４の構造体は、ソース及びドレインが既に製造されているので、こうした高温の製造ステップは既に実行されており、更なる高温バジェット処理を施す必要はない。本発明の実施形態の観点から、高温バジェットに曝すことは、ソース／ドレイン製造に用いられるものと同等の熱処理を意味する。
【００５３】
図５は、スペーサが除去された、本発明の実施形態の処理における次の段階の概略的断面を示す。標準的なＦＥＴ製造において、スペーサ６５、６６は、多くの後の処理ステップを通して所定の位置のままである。しかしながら、本発明の実施形態においては、ＰＦＥＴデバイスの酸素曝露による最終的な閾値調整は、まだ行なわれていない。窒化物でできているＰＦＥＴデバイスのためのスペーサ６６は、ゲート誘電体１１の高ｋ材料への酸素透過をブロックする。従って、ＰＦＥＴデバイスのスペーサを除去する必要がある。ＮＦＥＴデバイスのスペーサ６５は、酸素透過に対する障壁として所定の位置に留まることができる。しかしながら、本発明の代表的な実施形態においては、ＮＦＥＴデバイスのスペーサ６５も除去され、好ましくは適切な応力下にある誘電体層と置き換えられる。本発明の代表的な実施形態においては、ＮＦＥＴデバイスの高ｋ誘電体１０を保護し、かつ、より高い性能のために応力を与える、二重の役割を組み合わせて１つにすることができる。従って、通常、必ずしもではないが、両方のスペーサ６５、６６が除去される。この除去は、当技術分野において周知の方法でエッチングにより行なわれる。例えば、５：１：１．６の比を有するグリセリン化バッファードフッ化水素酸が、シリコン、酸化物及び金属に対して選択的に窒化物をエッチングし、これらの材料は、窒化物がエッチングされる間、ウェハ表面上に露出させることができる。
【００５４】
図６は、酸素をブロックする応力が加えられた誘電体層６０がＮＦＥＴデバイスの上にあり、回路構造体が酸素１０１に曝露される、本発明の実施形態の処理の段階の概略的断面を示す。当技術分野において周知の適切なブロッキング・マスクを適用した後、第１の誘電体層６０がＮＦＥＴデバイスの上に重なり、第１のゲート・スタック５５及びＮＦＥＴゲート・スタックの近傍を覆う。第１の誘電体層６０及びｎ−チャネル４４は引張応力状態下にあり、この引張応力は第１の誘電体６０によりｎ−チャネル４４に与えられる。同様に、第１の誘電体層６０は、酸素の透過に対するブロックとなるようにも選択される。本発明の典型的な実施形態において、第１の誘電体層６０は窒化物（ＳｉＮ）層である。図６は、酸素曝露１０１のステップも示す。この曝露は、炉又は急速熱アニールによって約２００℃〜３５０℃の低温で行なうことができる。酸素曝露１０１の時間は、約２分から約１５０分まで広く変わり得る。曝露時間の間、酸素は、ＮＦＥＴデバイスの第１の高ｋ材料層１０に通らないように、第１の誘電体層６０によりブロックされるが、酸素は、ＰＦＥＴデバイスの第２の高ｋ材料層１１に通ることができる。図６に示される実施形態においては、第１の高ｋ材料層１０及び第２の高ｋ材料層１１は、同一の材料、典型的にはＨｆＯ２でできている。ＰＦＥＴデバイスの閾値シフト量は、酸素曝露のパラメータ、主として処理の温度及び時間によって決まる。本発明の例示的な実施形態において、閾値シフトのサイズは、最終的なＰＦＥＴデバイスの閾値がほぼクオータギャップ値の仕事関数のゲートにも対応するように選択される。本発明の代表的な実施形態においては、ＮＦＥＴデバイス及びＰＦＥＴデバイスの飽和閾値の絶対値は、約０．５０Ｖから約０．７５Ｖまでの間である。
【００５５】
酸素曝露ステップの後、第２の誘電体層６１が、ｐ−チャネル４６に与えられた圧縮応力状態下で、ＰＦＥＴデバイスの上に重ねられる。この第２の誘電体層６１は、共形に置かれていても、又は非共形に置かれていてもよい。本発明の例示的な実施形態においては、第２の誘電体層６１は、窒化物（ＳｉＮ）層である。応力が加えられた誘電体層及びＳｉＮによるそれらの実装は、「Enhanced Transistor Performance by Non-Conformal Stressed Layers」という名称の、２００７年３月６日に出願された特許文献２により詳細に説明される。第２の誘電体層６１が所定の位置にある状態で、図１を参照して表示され、説明される構造体に達する。
【００５６】
回路構造体及びその配線を、当業者には周知の標準的なステップで完了することができる。
【００５７】
図７は、本発明の実施形態による、少なくとも１つのＣＭＯＳ回路を含むプロセッサの概念図を示す。こうしたプロセッサ９００は、ゲート長が約６０ｎｍ未満であり、高ｋのゲート誘電体、高ｋ誘電体と接する共通のゲート金属を含むゲート・スタックを有する、少なくとも１つのＮＦＥＴ及び１つのＰＦＥＴを備えた少なくとも１つの回路構造体１００を含む、少なくとも１つのチップ９０１を有する。ＦＥＴの飽和閾値は、絶対値が約０．５Ｖより上になる、低消費電力用に最適化される。プロセッサ９００は、低電力で高性能をもたらす、本発明の実施形態から恩恵を受けることができる任意のプロセッサとすることができる。開示される構造体の実施形態により製造されるプロセッサの代表的な実施形態は、一般にコンピュータの中央処理複合体に見出されるデジタル・プロセッサ、一般に通信装置に見出される混合したデジタル／アナログ・プロセッサ等である。
【００５８】
上記の明細書において、本発明は、特定の実施形態に関して説明された。しかしながら、当業者であれば、本発明の範囲から逸脱することなく、下記の特許請求の範囲に述べられるような種々の修正及び変更をなし得ることを理解する。従って、明細書及び図面は、制限的な意味ではなく例証とみなされるべきであり、全てのこうした修正は、本発明の範囲内に含まれることが意図される。
【００５９】
利益、他の利点及び問題に対する解決法が、特定の実施形態に関して上述された。しかしながら、利益、他の利点、問題に対する解決法、及び、いずれの利益、利点、又は解決法をも想起させ得る、或いはこれらをより顕著にさせ得る任意の要素は、いずれかの又は全ての特許請求の範囲の重要で必要とされる又は本質的な特徴若しくは要素とみなすべきではない。
【００６０】
上記の教示に照らして、本発明の多くの修正及び変形が可能であり、当業者には明らかになり得る。本発明の範囲は、添付の特許請求の範囲によって定められる。
【符号の説明】
【００６１】
１０、１１、１５：高ｋ誘電体層
１２：薄い酸化物
２１、２２：ライナ
３０、３１：オフセット・スペーサ
４２：シリサイド層
４４：ｎ−チャネル
４６：ｐ−チャネル
５０：デバイス本体
５５、５６：ゲート・スタック
６０、６１：誘電体層
６５、６６：スペーサ
７０、７１、７５：ゲート金属層
８０、８０’、８１、８１’：ＮＦＥＴ電極
８２、８２’、８３、８３’：ＰＦＥＴ電極
９９：分離構造体
１００：回路構造体
１２５：マスキング層
９００：プロセッサ
９０１：チップ
【特許請求の範囲】
【請求項１】
Ｓｉベース材料内に設けられるｎ−チャネルと、前記ｎ−チャネルの上に重なるＮＦＥＴゲート・スタックとを含む少なくとも１つのＮＦＥＴデバイスであって、前記ＮＦＥＴゲート・スタックは、６０ｎｍより短く、かつ、ゲート金属の第１の層を含む、少なくとも１つのＮＦＥＴデバイスと、
Ｓｉベース材料内に設けられるｐ−チャネルと、前記ｐ−チャネルの上に重なるＰＦＥＴゲート・スタックとを含む少なくとも１つのＰＦＥＴデバイスであって、前記ＰＦＥＴゲート・スタックは、６０ｎｍより短く、かつ、前記ゲート金属の第２の層を含む、少なくとも１つのＰＦＥＴデバイスと、
を含み、
前記ＮＦＥＴデバイスはＮＦＥＴゲート絶縁体をさらに含み、
前記ＮＦＥＴゲート絶縁体は第１の高ｋ材料層をさらに含み、前記第１の高ｋ材料層は前記第１の層と直接接しており、
前記ＰＦＥＴデバイスはＰＦＥＴゲート絶縁体をさらに含み、前記ＰＦＥＴゲート絶縁体は第２の高ｋ材料層を含み、前記第２の高ｋ材料層は前記第２の層と直接接しており、
前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスの飽和閾値の絶対値は０．５Ｖより高い、回路構造体。
【請求項２】
前記ＮＦＥＴゲート・スタック及び前記ＮＦＥＴゲート・スタックの近傍の上にある第１の誘電体層であって、前記第１の誘電体層及び前記ｎ−チャネルは引張応力状態下にあり、前記引張応力は、前記第１の誘電体層によって前記ｎ−チャネルに与えられる、第１の誘電体層と、
前記ＰＦＥＴゲート・スタック及び前記ＰＦＥＴゲート・スタックの近傍の上にある第２の誘電体層であって、前記第２の誘電体層及び前記ｐ−チャネルは圧縮応力状態下にあり、前記圧縮応力は、前記第２の誘電体層によって前記ｐ−チャネルに与えられる、第２の誘電体層と、
をさらに含む、請求項１に記載の回路構造体。
【請求項３】
前記第１の誘電体層及び前記第２の誘電体層は、両方とも本質的にＳｉＮから構成される、請求項２に記載の回路構造体。
【請求項４】
前記ゲート金属は、Ｗ、Ｍｏ、Ｍｎ、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、Ｒｕ、Ｃｒ、Ｔａ、Ｎｂ、Ｖ、Ｍｎ、Ｒｅ、及びこれらの混合物からなる群から選択される、請求項１に記載の回路構造体。
【請求項５】
前記ゲート金属は、本質的にＴｉＮから構成される、請求項４に記載の回路構造体。
【請求項６】
前記第１の高ｋ材料層は第１の濃度の電荷を有し、前記第２の高ｋ材料層は第２の濃度の電荷を有し、前記第２の濃度は前記第１の濃度よりも負の方向にあり、それにより前記第２の高ｋ材料層の酸素曝露の履歴が示される、請求項１に記載の回路構造体。
【請求項７】
前記第１の高ｋ材料層及び前記第２の高ｋ材料層は、両方とも本質的にＨｆＯ２から構成される、請求項６に記載の回路構造体。
【請求項８】
前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスの飽和閾値の前記絶対値は、０．５５Ｖから０．７５Ｖまでの間である、請求項１に記載の回路構造体。
【請求項９】
前記ＮＦＥＴデバイスは、第１の電極を含むＮＦＥＴ電極をさらに含み、前記ＮＦＥＴ電極は、前記ｎ−チャネルに隣接し、かつ、前記ｎ−チャネルと電気的に導電することが可能であり、前記ＰＦＥＴデバイスは、第２の電極を含むＰＦＥＴ電極をさらに含み、前記ＰＦＥＴ電極は、前記ｐ−チャネルに隣接し、かつ、前記ｐ−チャネルと電気的に導電することが可能であり、前記第１の電極及び前記第２の電極は、直接物理的に接触した状態で互いに突き合わせられる、請求項１に記載の回路構造体。
【請求項１０】
前記回路構造体は、ＣＭＯＳ構造体として特徴付けられる、請求項１に記載の回路構造体。
【請求項１１】
回路構造体を処理する方法であって、
ＮＦＥＴデバイスにおいて、ＮＦＥＴゲート・スタックと、ＮＦＥＴゲート絶縁体と、ｎ−チャネルとを実装するステップであって、前記ｎ−チャネルはＳｉベース材料内に設けられ、かつ、前記ＮＦＥＴゲート絶縁体の下にあり、前記ＮＦＥＴゲート絶縁体は第１の高ｋ材料層を含み、前記ＮＦＥＴゲート・スタックは６０ｎｍより短い、前記実装するステップと、
ＰＦＥＴデバイスにおいて、ＰＦＥＴゲート・スタックと、ＰＦＥＴゲート絶縁体と、ｐ−チャネルとを実装するステップであって、前記ｐ−チャネルはＳｉベース材料内に設けられ、かつ、前記ＰＦＥＴゲート絶縁体の下にあり、前記ＰＦＥＴゲート絶縁体は第２の高ｋ材料層を含み、前記ＰＦＥＴゲート・スタックは６０ｎｍより短い、前記実装するステップと、
前記第１の高ｋ材料層及び前記第２の高ｋ材料層の上にゲート金属の層を重ねるステップであって、前記第１の高ｋ材料層及び前記第２の高ｋ材料層は前記ゲート金属の前記層と物理的に接触している、前記重ねるステップと、
前記ＮＦＥＴゲート・スタック及び前記ＰＦＥＴゲート・スタックについての前記ゲート金属の第１の層及び前記ゲート金属の第２の層を同時にパターン形成するステップと、
前記ＮＦＥＴゲート・スタック及び前記ＮＦＥＴゲート・スタックの近傍の上に第１の誘電体層を重ねるステップと、
前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスを酸素に曝露するステップであって、酸素は前記第２の高ｋ材料層に達し、かつ、前記ＰＦＥＴデバイスの閾値電圧の所定のシフトを引き起こし、前記第１の誘電体層によって、酸素が前記第１の高ｋ材料層に達することが防止される、前記曝露するステップと、
を含む方法。
【請求項１２】
前記ＰＦＥＴゲート・スタック及び前記ＰＦＥＴゲート絶縁体の近傍の上に第２の誘電体層を重ねるステップと、圧縮応力状態下にあるように前記第２の誘電体層を選択するステップをさらに含み、前記第２の誘電体層は前記圧縮応力を前記ｐ−チャネルに与える、請求項１１に記載の方法。
【請求項１３】
引張応力状態下にあるように前記第１の誘電体層を選択するステップをさらに含み、前記第１の誘電体層は前記引張応力を前記ｎ−チャネルに与える、請求項１２に記載の方法。
【請求項１４】
前記第１の誘電体層及び前記第２の誘電体層は、両方とも本質的にＳｉＮであるように選択される、請求項１３に記載の方法。
【請求項１５】
前記第１の高ｋ材料層及び前記第２の高ｋ材料層は同一の材料でできており、前記方法は、前記同一の材料の層から前記第１の高ｋ材料層及び前記第２の高ｋ材料層をパターン形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１６】
前記同一の材料は、ＨｆＯ２である、請求項１５に記載の方法。
【請求項１７】
前記ゲート金属は、Ｗ、Ｍｏ、Ｍｎ、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、Ｒｕ、Ｃｒ、Ｔａ、Ｎｂ、Ｖ、Ｍｎ、Ｒｅ、及びこれらの混合物からなる群から選択される、請求項１１に記載の方法。
【請求項１８】
前記ゲート金属は、本質的にＴｉＮである、請求項１７に記載の方法。
【請求項１９】
前記方法は、第１の電極を含むＮＦＥＴ電極を実装するステップであって、前記ＮＦＥＴ電極は前記ｎ−チャネルに隣接し、かつ、前記ｎ−チャネルと電気的に導電することが可能である、前記実装するステップと、第２の電極を含むＰＦＥＴ電極を実装するステップであって、前記ＰＦＥＴ電極は前記ｐ−チャネルに隣接し、かつ、前記ｐ−チャネルと電気的に導電することが可能である、前記実装するステップと、前記第１の電極及び前記第２の電極を直接物理的に接触した状態で突き合わせるステップとをさらに含む、請求項１１に記載の方法。
【請求項２０】
前記回路構造体は、ＣＭＯＳ構造体である、請求項１１に記載の方法。
【請求項１】
Ｓｉベース材料内に設けられるｎ−チャネルと、前記ｎ−チャネルの上に重なるＮＦＥＴゲート・スタックとを含む少なくとも１つのＮＦＥＴデバイスであって、前記ＮＦＥＴゲート・スタックは、６０ｎｍより短く、かつ、ゲート金属の第１の層を含む、少なくとも１つのＮＦＥＴデバイスと、
Ｓｉベース材料内に設けられるｐ−チャネルと、前記ｐ−チャネルの上に重なるＰＦＥＴゲート・スタックとを含む少なくとも１つのＰＦＥＴデバイスであって、前記ＰＦＥＴゲート・スタックは、６０ｎｍより短く、かつ、前記ゲート金属の第２の層を含む、少なくとも１つのＰＦＥＴデバイスと、
を含み、
前記ＮＦＥＴデバイスはＮＦＥＴゲート絶縁体をさらに含み、
前記ＮＦＥＴゲート絶縁体は第１の高ｋ材料層をさらに含み、前記第１の高ｋ材料層は前記第１の層と直接接しており、
前記ＰＦＥＴデバイスはＰＦＥＴゲート絶縁体をさらに含み、前記ＰＦＥＴゲート絶縁体は第２の高ｋ材料層を含み、前記第２の高ｋ材料層は前記第２の層と直接接しており、
前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスの飽和閾値の絶対値は０．５Ｖより高い、回路構造体。
【請求項２】
前記ＮＦＥＴゲート・スタック及び前記ＮＦＥＴゲート・スタックの近傍の上にある第１の誘電体層であって、前記第１の誘電体層及び前記ｎ−チャネルは引張応力状態下にあり、前記引張応力は、前記第１の誘電体層によって前記ｎ−チャネルに与えられる、第１の誘電体層と、
前記ＰＦＥＴゲート・スタック及び前記ＰＦＥＴゲート・スタックの近傍の上にある第２の誘電体層であって、前記第２の誘電体層及び前記ｐ−チャネルは圧縮応力状態下にあり、前記圧縮応力は、前記第２の誘電体層によって前記ｐ−チャネルに与えられる、第２の誘電体層と、
をさらに含む、請求項１に記載の回路構造体。
【請求項３】
前記第１の誘電体層及び前記第２の誘電体層は、両方とも本質的にＳｉＮから構成される、請求項２に記載の回路構造体。
【請求項４】
前記ゲート金属は、Ｗ、Ｍｏ、Ｍｎ、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、Ｒｕ、Ｃｒ、Ｔａ、Ｎｂ、Ｖ、Ｍｎ、Ｒｅ、及びこれらの混合物からなる群から選択される、請求項１に記載の回路構造体。
【請求項５】
前記ゲート金属は、本質的にＴｉＮから構成される、請求項４に記載の回路構造体。
【請求項６】
前記第１の高ｋ材料層は第１の濃度の電荷を有し、前記第２の高ｋ材料層は第２の濃度の電荷を有し、前記第２の濃度は前記第１の濃度よりも負の方向にあり、それにより前記第２の高ｋ材料層の酸素曝露の履歴が示される、請求項１に記載の回路構造体。
【請求項７】
前記第１の高ｋ材料層及び前記第２の高ｋ材料層は、両方とも本質的にＨｆＯ２から構成される、請求項６に記載の回路構造体。
【請求項８】
前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスの飽和閾値の前記絶対値は、０．５５Ｖから０．７５Ｖまでの間である、請求項１に記載の回路構造体。
【請求項９】
前記ＮＦＥＴデバイスは、第１の電極を含むＮＦＥＴ電極をさらに含み、前記ＮＦＥＴ電極は、前記ｎ−チャネルに隣接し、かつ、前記ｎ−チャネルと電気的に導電することが可能であり、前記ＰＦＥＴデバイスは、第２の電極を含むＰＦＥＴ電極をさらに含み、前記ＰＦＥＴ電極は、前記ｐ−チャネルに隣接し、かつ、前記ｐ−チャネルと電気的に導電することが可能であり、前記第１の電極及び前記第２の電極は、直接物理的に接触した状態で互いに突き合わせられる、請求項１に記載の回路構造体。
【請求項１０】
前記回路構造体は、ＣＭＯＳ構造体として特徴付けられる、請求項１に記載の回路構造体。
【請求項１１】
回路構造体を処理する方法であって、
ＮＦＥＴデバイスにおいて、ＮＦＥＴゲート・スタックと、ＮＦＥＴゲート絶縁体と、ｎ−チャネルとを実装するステップであって、前記ｎ−チャネルはＳｉベース材料内に設けられ、かつ、前記ＮＦＥＴゲート絶縁体の下にあり、前記ＮＦＥＴゲート絶縁体は第１の高ｋ材料層を含み、前記ＮＦＥＴゲート・スタックは６０ｎｍより短い、前記実装するステップと、
ＰＦＥＴデバイスにおいて、ＰＦＥＴゲート・スタックと、ＰＦＥＴゲート絶縁体と、ｐ−チャネルとを実装するステップであって、前記ｐ−チャネルはＳｉベース材料内に設けられ、かつ、前記ＰＦＥＴゲート絶縁体の下にあり、前記ＰＦＥＴゲート絶縁体は第２の高ｋ材料層を含み、前記ＰＦＥＴゲート・スタックは６０ｎｍより短い、前記実装するステップと、
前記第１の高ｋ材料層及び前記第２の高ｋ材料層の上にゲート金属の層を重ねるステップであって、前記第１の高ｋ材料層及び前記第２の高ｋ材料層は前記ゲート金属の前記層と物理的に接触している、前記重ねるステップと、
前記ＮＦＥＴゲート・スタック及び前記ＰＦＥＴゲート・スタックについての前記ゲート金属の第１の層及び前記ゲート金属の第２の層を同時にパターン形成するステップと、
前記ＮＦＥＴゲート・スタック及び前記ＮＦＥＴゲート・スタックの近傍の上に第１の誘電体層を重ねるステップと、
前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスを酸素に曝露するステップであって、酸素は前記第２の高ｋ材料層に達し、かつ、前記ＰＦＥＴデバイスの閾値電圧の所定のシフトを引き起こし、前記第１の誘電体層によって、酸素が前記第１の高ｋ材料層に達することが防止される、前記曝露するステップと、
を含む方法。
【請求項１２】
前記ＰＦＥＴゲート・スタック及び前記ＰＦＥＴゲート絶縁体の近傍の上に第２の誘電体層を重ねるステップと、圧縮応力状態下にあるように前記第２の誘電体層を選択するステップをさらに含み、前記第２の誘電体層は前記圧縮応力を前記ｐ−チャネルに与える、請求項１１に記載の方法。
【請求項１３】
引張応力状態下にあるように前記第１の誘電体層を選択するステップをさらに含み、前記第１の誘電体層は前記引張応力を前記ｎ−チャネルに与える、請求項１２に記載の方法。
【請求項１４】
前記第１の誘電体層及び前記第２の誘電体層は、両方とも本質的にＳｉＮであるように選択される、請求項１３に記載の方法。
【請求項１５】
前記第１の高ｋ材料層及び前記第２の高ｋ材料層は同一の材料でできており、前記方法は、前記同一の材料の層から前記第１の高ｋ材料層及び前記第２の高ｋ材料層をパターン形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１６】
前記同一の材料は、ＨｆＯ２である、請求項１５に記載の方法。
【請求項１７】
前記ゲート金属は、Ｗ、Ｍｏ、Ｍｎ、Ｔａ、ＴａＮ、ＴｉＮ、ＷＮ、Ｒｕ、Ｃｒ、Ｔａ、Ｎｂ、Ｖ、Ｍｎ、Ｒｅ、及びこれらの混合物からなる群から選択される、請求項１１に記載の方法。
【請求項１８】
前記ゲート金属は、本質的にＴｉＮである、請求項１７に記載の方法。
【請求項１９】
前記方法は、第１の電極を含むＮＦＥＴ電極を実装するステップであって、前記ＮＦＥＴ電極は前記ｎ−チャネルに隣接し、かつ、前記ｎ−チャネルと電気的に導電することが可能である、前記実装するステップと、第２の電極を含むＰＦＥＴ電極を実装するステップであって、前記ＰＦＥＴ電極は前記ｐ−チャネルに隣接し、かつ、前記ｐ−チャネルと電気的に導電することが可能である、前記実装するステップと、前記第１の電極及び前記第２の電極を直接物理的に接触した状態で突き合わせるステップとをさらに含む、請求項１１に記載の方法。
【請求項２０】
前記回路構造体は、ＣＭＯＳ構造体である、請求項１１に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２０１０−５３６１６９（Ｐ２０１０−５３６１６９Ａ）
【公表日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２０１０−５１９４３７（Ｐ２０１０−５１９４３７）
【出願日】平成２０年７月３０日（２００８．７．３０）
【国際出願番号】ＰＣＴ／ＥＰ２００８／０６００２２
【国際公開番号】ＷＯ２００９／０１９１８７
【国際公開日】平成２１年２月１２日（２００９．２．１２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２０年７月３０日（２００８．７．３０）
【国際出願番号】ＰＣＴ／ＥＰ２００８／０６００２２
【国際公開番号】ＷＯ２００９／０１９１８７
【国際公開日】平成２１年２月１２日（２００９．２．１２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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