半導体装置及びその製造方法
【課題】高誘電率ゲート誘電膜を用いるｐチャネルFETをゲート先作りプロセスにより形成すると閾値が大きくなる。
【解決手段】High-Kゲート誘電膜104の側面と接触するようにHigh-K誘電膜102を形成した後、酸素雰囲気中でアニールする。
【解決手段】High-Kゲート誘電膜104の側面と接触するようにHigh-K誘電膜102を形成した後、酸素雰囲気中でアニールする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜が高誘電率（High-K）膜からなるトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体分野では、トランジスタ数の増加、動作電圧の低下、及び動作の高速化を達成しながら、より高い回路密度を実現する傾向にある。このような傾向は、素子寸法の例えばサブミクロン・レベルの縮小化によって支えられている。トランジスタの縮小化は、ゲート絶縁膜のシュリンクによる部分が大きい。例えば、2nmの膜厚のシリコン酸化膜からなるゲート絶縁膜が使用できる。このような薄いゲート絶縁膜は、動作速度を増加させる反面、好ましくない問題を引き起こす。
【０００３】
一般に、トランジスタをシュリンクするとリーク電流が増加する。リーク電流はマイクロ電子デバイスの性能を抑制する。消費電力はゲートリークに大きく影響される。電子デバイスでは、マイクロ電子デバイスによって消費される電力を削減することが望ましい。これは、電池駆動による電子装置では、電池による駆動時間を延長するために、マイクロ電子デバイスによる消費電力を削減することが望ましいからである。ゲートリーク電流の管理は、信頼できる高速動作トランジスタを形成する際の重要な事項である。従って、トランジスタの縮小化を図る上で、ゲートリーク電流の管理はますます重要な要因となっている。
【０００４】
酸化シリコンにより形成された薄いゲート誘電体を備えた金属−酸化膜−半導体電界効果トランジスタ（MOSFET）では、しばしば承諾しがたいゲートリーク電流が発生する。酸化シリコンの代わりに高誘電率（High-K）誘電体材料でゲート誘電体を形成することにより、ゲートリークを削減することができる。しかし、High-K誘電体材料はポリシリコンと互換性をもたない。比較的薄いHigh-K誘電体層が酸化物を含む場合、この誘電体層は酸素空格子点および超過不純物準位を含む。酸素空格子点は、High-K誘電体層とゲート電極の間で不適当な相互作用を及ぼす懸念を生じさせる。また、ゲート電極がポリシリコンを含む場合、このような相互作用はゲート電極の仕事関数を変化させるか、あるいはゲート誘電体を介してデバイスをショートさせる。メタルゲート電極はポリシリコンよりもHigh-K誘電体とより互換性を有するので、High-K誘電体層を含むマイクロ電子デバイスでメタルゲート電極を使用することが望ましい。
【０００５】
メタルゲート電極は、ポリシリコン電極と比べていくつかの望ましい特徴を備えている。例えば、より少ないポリ・デプレッション（poly depletion）効果、そうでなければ、ポリ・デプレッション効果の完全な排除、及びチャネルに対するゲート制御性の向上などである。しかし、メタルゲート電極は、マイクロ電子デバイス全体に渡って一定の仕事関数を持っている。言いかえれば、ゲート電極の仕事関数は、ソース／ドレイン領域の一方からチャンネル領域を横切ってソース／ドレイン領域の他方に渡るまで一定である。
【０００６】
High-K誘電体層は、形成された当初ではわずかに不完全な分子構造が存在する。これを修復するために、High-K誘電体層を比較的高温でアニールする必要がある。しかし、メタルゲート電極で使用される材料は、High-K誘電体層をアニールする際の高温で処理することができない。その結果、メタルゲート電極にダメージを与えない程度にHigh-K誘電体層をアニールするような処理フローが採用される。特に、メタルゲート／High-Kゲート誘電体構造を形成するために、いわゆるゲート後作りプロセス（gate last process）がしばしば採用される。ゲート後作りプロセスとは、ポリシリコン堆積工程と関連のあるメタルゲートを形成するためのプロセスである。ゲート後作りプロセスは、ゲート置換プロセス（replacement gate process）としてしばしば知られている。
【０００７】
ゲート後作りプロセスに関する問題は、ゲート先作りプロセス（gate first process）と比べてコストが巨大になるということである。CMOS技術において、ゲート先作りプロセスはゲート後作りプロセスほど非常に高価ではないが、ｐチャネルFETの閾値（Vth）が大きくなるという問題を引き起こす。これは、アニールの際の高温がHigh-K誘電体に酸素空格子点（正荷電）を生成するからである。従って、酸素含有雰囲気中で酸化することにより、ｐチャネルFETのVthを縮小できる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート絶縁膜が高誘電率（High-K）膜からなるｐチャネルトランジスタの閾値を縮小できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板にメタルゲート及び高誘電率ゲート誘電膜を有する電界効果トランジスタを形成し、前記高誘電率ゲート誘電膜の側面を露出させた状態で高誘電率誘電膜を形成して前記高誘電率誘電膜を前記高誘電率ゲート誘電膜に接触させ、酸素を含む雰囲気中でアニールすることにより前記高誘電率誘電膜を介して前記高誘電率ゲート誘電膜に酸素を導入することを特徴する。
【００１０】
本発明の半導体装置の製造方法は、半導体基板にメタルゲート及び高誘電率ゲート誘電膜を有するｐチャネルの電界効果トランジスタを形成し、前記高誘電率ゲート誘電膜の側面を露出させた状態で高誘電率誘電膜を形成して前記高誘電率誘電膜を前記高誘電率ゲート誘電膜に接触させ、酸素を含む雰囲気中でアニールすることにより前記高誘電率誘電膜を介して前記高誘電率ゲート誘電膜に酸素を導入し、前記ｐチャネルの電界効果トランジスタの閾値をシフトさせることを特徴する。
【００１１】
本発明の半導体装置は、半導体基板の第１の領域に形成され、メタルゲート及び高誘電率ゲート誘電膜を有するｐチャネルの電界効果トランジスタと、前記半導体基板の第２の領域に形成され、メタルゲート及び高誘電率ゲート誘電膜を有するｎチャネルの電界効果トランジスタと、前記ｐチャネルの電界効果トランジスタの前記高誘電率ゲート誘電膜と接触するように前記第１の領域上に形成された高誘電率誘電膜とを具備したことを特徴する。
【発明の効果】
【００１２】
本発明によれば、ゲート絶縁膜が高誘電率（High-K）膜からなるｐチャネルトランジスタの閾値を縮小できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る半導体装置及びその製造方法を説明するための断面図。
【図２】本発明の第２の実施の形態に係る半導体装置及びその製造方法を説明するための断面図。
【図３】High-K誘電体膜がpFETから除去される１つの実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】High-K誘電体膜がpFET上に残される１つの実施形態に係る半導体装置の製造方法を説明するための断面図。
【図７】図６に続く工程を示す断面図。
【図８】高誘電率膜をゲート絶縁膜に用いた半導体装置においてゲート絶縁膜酸化後の閾値変化のゲート長依存性を示す特性図。
【図９】高誘電率膜をゲート絶縁膜に用いた半導体装置においてゲート絶縁膜に対するバックエンド工程中の加熱及び酸化による望ましくない閾値変化のゲート長依存性を示す特性図。
【発明を実施するための形態】
【００１４】
本発明では、高誘電率（High-K）膜を用いることにより、高誘電率（High-K）ゲート誘電体の横方向からの酸化を促進する。これについて以下説明する。
【００１５】
高誘電率（High-K）ゲート誘電体に対して、所定期間、高誘電率（High-K）膜を接触させることにより、マイクロ電子デバイスの特性に応じてHigh-Kゲート誘電体における横方向からの酸化の範囲を調整することができる。High-Kゲート誘電体の横方向からの酸化を達成するためのHigh-K膜の使用は、CMOSロジックデバイスの形成でしばしば使用されるゲート先作りプロセスに採用可能である。High-Kゲート誘電体（及び典型的にメタルゲート）を含むFET上にHigh-K膜が形成される。
【００１６】
ゲート先作りプロセスにおいて、High-Kゲート誘電体を酸化するに際して２つの問題がある。１つは閾値のシフト量がゲート長に依存することである。図８は、400℃の酸素雰囲気中で10分間酸化してアニールした後に、pFET及びnFETの閾値がどの程度シフトするかを示したものであり、縦軸はゲート長LDRAWN［μｍ］を、横軸は閾値のシフト量Vt shift［V］をそれぞれ示している。図８からわかるように、ゲート長が長くなる程、閾値（Vth）をシフトさせるためにより多くの酸素を必要とする。その理由は、酸素がゲートのエッジでHigh-Kゲート誘電体に導入されるからである。多くの場合、ゲート長が比較的長いと、Vthのシフト量は非常に小さなものとなる。単純に酸素の量を増加させてもこれを解決できない。なぜなら、強い酸化は、特にHigh-Kゲート誘電体層のエッジの近傍で、酸化シリコンの二面に挟まれた状態での再成長を引き起こすからである。
【００１７】
２つ目の問題は、後工程（ラインプロセスのバックエンド（BEOL））において繰り返し行われるアニールにより、Vthが不所望に増加することである。pFETにおける不所望の大きな閾値のシフトを軽減しようとする試みは、加熱処理がpFETのVthを再増加させる場合には無意味となる。図９は、バックエンドプロセスにおける加熱／酸化の結果、Vthが増加してしまう不所望の結果を示している。
【００１８】
以下に述べるHigh-K誘電体膜は、先の２つの問題を緩和する。具体的には、High-K誘電体膜は、High-Kゲート誘電体層のエッジの近傍で酸化シリコンの二面に挟まれた状態での再成長を引き起こすことなしに（あるいは最小限に）、High-Kゲート誘電体膜の中心への抑制された量の酸素進入を可能にする。High-K誘電体膜の存在は、BEOLプロセスにおけるアニールの際に、High-Kゲート誘電体層への抑制された量の酸素進入をさらに可能にする。
【００１９】
以下、本発明を種々の実施の形態により説明する。
【００２０】
図１は、本発明の第１の実施の形態に係る半導体装置及びその製造方法を説明するための断面図である。図１はCMOSデバイス100を示している。CMOSデバイス100は、pFET（ｐチャネル電界効果トランジスタ）領域108及びnFET（ｎチャネル電界効果トランジスタ）領域110を備えた基板106を含んでいる。また、必要に応じて素子分離構造112が設けられる。pFET領域108にはpFET 118が形成され、nFET領域110にはnFET 114が形成されている。pFET 118及びnFET 114は、pFET領域108またはnFET領域110に形成されたソース／ドレイン領域111、pFET領域108またはnFET領域110の表面上に形成されたHigh-Kゲート誘電体膜104、High-Kゲート誘電体膜104上に形成されたメタルゲート105、メタルゲート105上に形成されたポリシリコン膜107、ポリシリコン膜107上に形成されたシリサイド膜109を有する。nFET 114では、ゲート側壁に絶縁膜からなるスペーサ116が形成され、引張応力膜120が除去されずに残される。さらに、保護されていないpFET領域108におけるpFET 118の処理を行うために、保護層122がnFET領域110のnFET 114を覆うように形成される。
【００２１】
そして、High-K誘電体膜102が、pFET領域108のみを直接に覆うように形成される。酸素移送可能性を備えたHigh-K材料は、pFET 118のHigh-Kゲート誘電体膜104の中への酸素の導入を促進するために使用される。図１中に示される黒く塗りつぶされた矢印は、High-K誘電体膜102内における酸素の移動、特にHigh-K誘電体膜102からHigh-Kゲート誘電体膜104の中への酸素の移動を示している。また、図１中に示される白抜きの矢印は、周囲の雰囲気からHigh-K誘電体膜102への酸素（O2）の移動を示している。つまり、High-K誘電体膜102は、周囲から酸素を集めるゲッタとして作用する。
【００２２】
High-K誘電体膜102は、High-Kゲート誘電体膜104への制御された量の酸素の導入を可能にする。High-K誘電体膜102に含まれている酸素の量、及びHigh-Kゲート誘電体膜104へ移動することができる酸素の量は以下の要因に依存する。つまり、CMOSデバイスの周囲の雰囲気における酸素の量、CMOSデバイスの周囲の雰囲気の温度、High-K誘電体膜102の膜厚、High-K誘電体膜102を酸素雰囲気に晒している時間の長さ、High-K誘電体膜102をpFET上に残している時間の長さ、High-K誘電体膜102内のHigh-K材料の成分などである。
【００２３】
ところで、pFETのみを直接に覆うように形成されたHigh-K誘電体膜は除去し、その後、いったん中断された標準のCMOSプロセスを続行するようにしてもよく、または、High-K誘電体膜をそのまま残した状態でCMOSプロセスを続行してもよい。図２は、本発明の第２の実施の形態に係る半導体装置及びその製造方法を説明するための断面図である。なお、図２において、図１と対応する箇所には図１中の100番台の符号に代えて200番台の符号を付して説明する。CMOSデバイス200は、pFET領域208及びnFET領域210を備えた基板206を含んでいる。また、必要に応じて素子分離構造212が設けられる。pFET領域208にはpFET 218が形成され、nFET領域210にはnFET 214が形成されている。pFET 218及びnFET 214は、pFET領域208またはnFET領域210に形成されたソース／ドレイン領域211、pFET領域208またはnFET領域210の表面上に形成されたHigh-Kゲート誘電体膜204、High-Kゲート誘電体膜204上に形成されたメタルゲート205、メタルゲート205上に形成されたポリシリコン膜207、ポリシリコン膜207上に形成されたシリサイド膜209を有する。nFET 214では、ゲート側壁に絶縁膜からなるスペーサ216が形成され、引張応力膜220が除去されずに残される。さらに、保護されていないpFET領域208におけるpFET 218の処理を行うために、保護層222がnFET領域210のnFET 214を覆うように形成される。High-K誘電体膜202が、pFET領域208のみを直接に覆うように形成される。High-K誘電体膜202は、pFET 218のHigh-Kゲート誘電体膜204の中への酸素の導入を促進する酸素移送可能性を備えたHigh-K材料を含む。図２中に示される白抜きの矢印は、周囲の雰囲気からHigh-K誘電体膜202への酸素（O2）の移動を示している。つまり、High-K誘電体膜202は、周囲から酸素を集めるゲッタとして作用する。
【００２４】
所望する量の酸素がHigh-K誘電体膜202に導入されるのに十分な時間が経過した後に、High-K誘電体膜202で覆われているpFET 218が圧縮応力膜224により覆われる。圧縮応力膜224は、High-K誘電体膜202からの酸素の外方拡散を防止し、High-K誘電体膜202からHigh-Kゲート誘電体膜204に対し、制御された量の酸素の導入を可能にする。圧縮応力膜224の下部のHigh-K誘電体膜202中に示される白抜きの矢印は、High-K誘電体膜202内における酸素の移動、特にHigh-K誘電体膜202からHigh-Kゲート誘電体膜204の中への酸素の移動を示している。圧縮応力膜224はさらに、一般にHigh-K誘電体膜202からの酸素の外方拡散を防止し、かつHigh-Kゲート誘電体膜204からの酸素の外方拡散、特にアニール、酸化、シリサイド形成などの加熱処理を含む繰り返しプロセスにおける外方拡散を防止する。
【００２５】
High-K誘電体膜202に含まれている酸素の量、及びHigh-Kゲート誘電体膜204へ移動することができる酸素の量は以下の要因に依存する。つまり、CMOSデバイスの周囲の雰囲気における酸素の量、CMOSデバイスの周囲の雰囲気の温度、High-K誘電体膜202の膜厚、High-K誘電体膜202を酸素雰囲気に晒している時間の長さ、High-K誘電体膜202内のHigh-K材料の成分などである。
【００２６】
ここで、High-Kゲート誘電体及びHigh-K誘電体を構成するHigh-K材料または誘電体は、酸化シリコンよりも大きな誘電率を有する（酸化シリコンの誘電率は3.9である）。一例として、High-K材料は約10より大きな誘電率を有する。High-K誘電体として使用されるHigh-K材料は酸素の良好な移動性を有し、それ自体における酸素の移動を可能にし、High-Kゲート誘電体の酸化を促進させる。
【００２７】
ゲート誘電体の誘電率が高いとトランジスタの性能が向上する。具体的には、誘電率が比較的高いゲート誘電体はトランジスタ容量を増加させ、比較的少ないオフ電流と比較的大きなオン電流を実現して、オン状態とオフ状態との間の効率的で信頼できるスイッチングを可能にする。
【００２８】
High-Kゲート誘電体は、それがHigh-Kとしての特性に寄与する少なくとも１つのHigh-K原子を有する。一例として、High-Kゲート誘電体は、それがHigh-Kとしての特性に寄与する少なくとも２つのHigh-K原子を有する。High-K原子の一般的な例は、周期表のグループIVAの元素及び周期表のランタン系列の元素を含んでいる。High-K原子の具体例として、ジルコニウム、ハフニウム、ランタン及びガドリニウムがある。
【００２９】
High-K誘電体膜（及びHigh-Kゲート誘電体膜）の組成は、以下の化学式の１つ以上によって表わすことができる。すなわち、MO、M1M2O、MSiO、M1M2SiO、MxSi1-xO2であり、M、M1、及びM2は独立してグループIVAの元素あるいはランタン系列の元素であり、M2は窒素、グループIVAの元素あるいはランタン系列の元素であり、また、ｘは1 未満及び0を越えるものである。ｘが0 と1 の間にある場合の特定の例は、HfO2、ZrO2、HfxSi1-xO2、ZrxSi1-xO2、LaxSi1-xO2、HfxLa1-xO2、GdxSi1-xO2、HfZrSiO、HfLaSiO及びHfGdSiOを含んでいる。これらの組成において、いくつかの実例では、後述する種々の要因に依存して各原子の量が変わってもよいので数の添字は示されない。従って、各原子に数の添字が示されない場合、添字は任意の数でよい。
【００３０】
また、一例では、High-K誘電体膜の組成はHfSiONを含んでいない。ある環境においては、HfSiONは貧弱な酸素移動特性を示すからである。しかし、High-Kゲート誘電体のために使用できる材料の別の例ではHfSiON及びZrSiONを含んでいる。High-K誘電体膜及びHigh-Kゲート誘電体膜は、同じかもしくは異なる組成を含んでいてもよい。
【００３１】
一般的に、High-K誘電体膜は、金属・有機物CVD（MOCVD)、プラズマエンハンスト化学的気相成長法（PECVD)、低圧化学的気相成長法（LPCVD)などのような化学的気相成長法（CVD)技術により形成される。また、High-K誘電体膜は、要求される誘電率及び酸素移動特性を有するように、適切な量の酸素を含む雰囲気中で形成される。一例では、High-K誘電体膜が形成される期間に半導体デバイスが置かれる雰囲気の酸素量は、約5％または容量で約10ppmから、容量で約100％までである。他の例では、High-K誘電体膜が形成される期間に半導体デバイスが置かれる雰囲気の酸素量は、容量で約10％から容量で約90％までである。さらに他の例では、High-K誘電体膜が形成される期間に半導体デバイスが置かれる雰囲気の酸素量は、容量で約20％から容量で約75％までである。大量の酸素は、High-Kゲート誘電体膜に対して導入される酸素量を増加させ、酸素に晒している期間をより短くすることができる。
【００３２】
High-K誘電体膜は、要求される誘電率及び酸素移動特性を有するように、適切な温度の下で形成される。一例では、High-K誘電体膜が形成される期間の温度は約100℃から約400℃までである。他の例では、High-K誘電体膜が形成される期間の温度は約150℃から約350℃までである。さらに他の例では、High-K誘電体膜が形成される期間の温度は約200℃から約300℃までである。
【００３３】
High-K誘電体膜は、要求される誘電率及び酸素移動特性を有するように、適切な厚さに形成される。一例では、High-K誘電体膜の厚さは約1nmから約100nmまでに形成される。他の例では、High-K誘電体膜の厚さは約2nmから約70nmまでに形成される。さらに他の例では、High-K誘電体膜の厚さは約3nmから約50nmまでに形成される。High-K誘電体膜は、High-Kゲート誘電体膜と同じ厚さでもよく、または異なる厚さでもよい。
【００３４】
High-K誘電体膜は、要求された量の酸素が供給されるように、適切な時間の間、pFET上に残される。例えば、High-K誘電体膜は除去されず、そのままpFET上に残される。High-K誘電体膜がpFETから除去される一例では、High-K誘電体膜は約10秒から約5分までの間、pFET上に残される。High-K誘電体膜がpFETから除去される他の例では、High-K誘電体膜は約20秒から約3分までの間、pFET上に残される。High-K誘電体膜がpFETから除去されるさらに他の例では、High-K誘電体膜は約30秒から約2分までの間、pFET上に残される。
【００３５】
次に、High-K誘電体膜がpFETから除去される１つの実施形態について、図３ないし図５の断面図を参照して説明する。なお、図３ないし図５において、図１または図２と対応する箇所には、図１中の100番台の符号もしくは図２中の200番台の符号に代えて300番台の符号を付して説明する。
【００３６】
図３（ａ）に示すように、CMOSデバイス300はpFET領域308及びnFET領域310を備えた基板306を含んでいる。また、必要に応じて素子分離構造312が設けられる。基板306として、どのような基板が使用されてもよい。基板306は、例えば、単結晶シリコンのようなシリコン、ゲルマニウム、絶縁体（SOI）上のシリコン、炭化ケイ素（SiC）、不純物添加シリコン、砒化ガリウム（GaAs）のようなIII-V材料あるいは燐化インジウム（InP）などからなるウェハを含む。
【００３７】
pFET領域308にはpFET 318が形成され、nFET領域310にはnFET 314が形成されている。pFET 318及びnFET 314は、pFET領域308またはnFET領域310に形成されたソース／ドレイン領域311、pFET領域308またはnFET領域310の表面上に形成されたHigh-Kゲート誘電体膜304、High-Kゲート誘電体膜304上に形成されたメタルゲート305、メタルゲート305上に形成されたポリシリコン膜307、ポリシリコン膜307上に形成されたシリサイド膜309を有する。pFET 318及びnFET 314のゲートの側壁上には、必要に応じてスペーサ316が形成されている。
【００３８】
High-Kゲート誘電体膜304は、ゲートリーク電流を緩和するのに十分な厚さにされている。一例では、High-Kゲート誘電体膜304の厚さは約0.5nmから約10nmまである。他の例では、High-Kゲート誘電体膜304の厚さは約0.75nmから約5nmまである。さらに他の例では、High-Kゲート誘電体膜304の厚さは約1nmから約3nmまである。
【００３９】
メタルゲート305は金属、合金あるいは金属を含む化合物からなる。メタルゲート305の材料の一例として、窒化チタン、窒化タンタル、プラチナ、ルテニウム、アルミニウム、チタン、パラジウム、コバルト、ニッケル、タングステンの１つ以上、及びそれの合金などがある。
【００４０】
次に、図３（ｂ）に示すように、CMOSデバイス300の全面を覆うように、引張応力膜320が形成される。引張応力膜320は、シリコン窒化物またはシリコン酸窒化物を含む誘電体材料を含み、CMOSデバイス300内のストレスを抑制する。さらに、CMOSデバイス300の全面を覆うように保護膜322が形成される。保護層322は、pFET 318に対する処理が繰り返し行われる期間にnFET 314を保護する材料を含んでいる。例えば、保護層322はシリコン酸化物のような酸化物を含む。
【００４１】
次に、図３（ｃ）に示すように、引張応力膜320及び保護膜322がpFET 318の領域上から除去される。nFET 314における保護膜322をマスクし、かつpFET 318上を含む露出した保護膜322をエッチングするために、標準的なリソグラフィ技術が使用できる。pFET 318のゲート側壁上にスペーサ316が存在しているならば、このスペーサ316が除去される。
【００４２】
次に、図４（ａ）に示すように、High-K誘電体膜302がpFET 318のみを直接的に覆うように適切な厚さで形成される。このとき、High-K誘電体膜302はpFET 318の領域のみを覆うように部分的に形成してもよい。High-K誘電体膜302はCMOSデバイス300の全面を覆うように形成されてもよいが、nFET 314と直接的に接触しないように、High-K誘電体膜302はpFET 318と直接的に接触する。引張応力膜320及び保護層322は、nFET 314をHigh-K誘電体膜302から分離する。図示されていないが、nFET 314の領域はマスクされており、High-K誘電体膜302はpFET 318の領域を覆うように形成される。また、High-K誘電体膜302はpFET 318のHigh-Kゲート誘電体膜304と直接的に接触している。High-K誘電体膜302とHigh-Kゲート誘電体膜304とは同じ材料を含んでいてもよく、あるいは含んでいなくてもよい。
【００４３】
High-K誘電体膜302及びHigh-Kゲート誘電体膜304を形成するための技術は、例えばCVDや原子層堆積（ALD）技術を使用する方法を含む。High-Kゲート誘電体を形成する別の典型的な方法は、酸化シリコンのような通常のゲート誘電体の層を始めに形成する工程を含む。続いて、High-K原子の層が通常のゲート誘電体上に形成される。High-K原子の層はスパッタリング、物理的蒸着法などによって形成することができる。続いて、熱処理が行われることにより、High-K原子の層から通常のゲート誘電体層にHigh-K原子が導入され、High-K原子、シリコン、酸素、窒素の間で新しい共有結合が形成され、High-Kゲート誘電体が生成される。
【００４４】
図４（ｂ）中に示される白抜きの矢印は、周囲の雰囲気からHigh-K誘電体膜302への酸素（O2）の移動を示している。つまり、High-K誘電体膜302は、周囲から酸素を集める酸素ゲッタとして作用する。High-K誘電体膜302に対して酸素の導入を促進するために、温度、空気中の酸素の量などの種々の条件が適用される。High-K誘電体膜302中のHigh-K材料は酸素の移送可能特性を持つので、High-K誘電体膜302中での酸素の移動、及びHigh-K誘電体膜302からHigh-Kゲート誘電体膜304への酸素の導入が促進される。High-K誘電体膜302は、High-Kゲート誘電体膜304が酸化されるのに十分な時間だけCMOSデバイス300上に残される。
【００４５】
十分な時間が経過した後に、図４（ｃ）に示すように、High-K誘電体膜302がCMOSデバイス300上から除去される。High-K誘電体膜302を除去するために、ウェットエッチングまたはドライエッチング技術を使用することができる。一例では、High-Kゲート誘電体膜304のアンダーカットを防止するために異方性エッチング技術が使用される。High-K誘電体膜302を構成する材料に応じて、エッチング技術及びエッチング溶液が選択される。
【００４６】
次に、図５（ａ）に示すように、圧縮応力膜324が、nFET 314及びpFET 318の領域を含むCMOSデバイス300の全面上に形成される。しかし、圧縮応力膜324はpFET 318の領域にのみ形成してもよい。圧縮応力膜324は、窒化シリコン、酸窒化シリコンを含む誘電体材料などの材料を含み、CMOSデバイス300内のストレスを抑制する。続いて、第２の保護膜326がCMOSデバイス300の全面上、特にnFET 314及びpFET 318の領域の圧縮応力膜324を覆うように形成される。このとき、圧縮応力膜324がpFET 318の領域にのみ形成されている場合、第２の保護膜326はpFET 318の領域の圧縮応力膜324上にのみ形成される。第２の保護膜326は酸化シリコンなどの酸化物を含む。
【００４７】
次に、図５（ｂ）に示すように、nFET 314の領域のように、引張応力膜320と圧縮応力膜324の両方及び保護膜322と第２の保護膜326の両方を含むCMOSデバイス300の一部の領域において、第２の保護膜326と圧縮応力膜324が除去される。CMOSデバイス300のpFET 318の領域をマスクし、ウェットエッチング技術またはプラズマエッチング技術を用いることにより、nFET 314の領域から第２の保護膜326と圧縮応力膜324を除去することができる。
【００４８】
次に、図５（ｃ）に示すように、CMOSデバイス300の全面上に層間絶縁膜328が堆積される。さらに、層間絶縁膜328に図示しないコンタクトホールが開口され、層間絶縁膜328内にコンタクト330が形成される。コンタクト330は、メタル、合金、導電性高分子材料のような良好な導電性材料を含む。pFET 318では、High-K誘電体膜302を使用しているので、制御性良く酸化されたHigh-Kゲート誘電体膜304はゲート先作りプロセスによって形成される。High-Kゲート誘電体膜304のゲート長が比較的長い場合であっても、酸素はHigh-Kゲート誘電体膜304に対して効果的に導入され、センター部に達するので、所望のVthシフトが実現される。しかも、酸化シリコンの二面に挟まれた状態での、特にHigh-Kゲート誘電体層のエッジの近傍での再成長は引き起こされない。さらに、酸素されたHigh-Kゲート誘電体膜304がBEOLにおいて繰り返しアニールされても、Vthが不所望に増加する恐れは生じない。
【００４９】
次に、High-K誘電体膜がpFET上に残される１つの実施形態について、図６及び図７の断面図を参照して説明する。本実施形態において、先の実施形態における図３（ａ）ないし図４（ｂ）の工程までは同じである。なお、図６及び図７において、図１、図２、図３（ａ）ないし図４（ｂ）と対応する箇所には、図１中の100番台の符号、図２中の200番台の符号、図３（ａ）ないし図４（ｂ）中の300番台の符号に代えて、400番台の符号を付して説明する。
【００５０】
図６（ａ）は、図４（ｂ）の工程に対応している。High-K誘電体膜402がpFET 418のみを直接的に覆うように適切な厚さで形成される。このとき、High-K誘電体膜402はpFET 418の領域のみを覆うように部分的に形成してもよい。High-K誘電体膜402はCMOSデバイス400の全面を覆うように形成されてもよいが、nFET 414と直接的に接触しないように、High-K誘電体膜402はpFET 418と直接的に接触する。引張応力膜420及び保護層422は、nFET 414をHigh-K誘電体膜402から分離する。図示されていないが、nFET 414の領域はマスクされており、High-K誘電体膜402はpFET 418の領域を覆うように形成される。また、High-K誘電体膜402はpFET 418のHigh-Kゲート誘電体膜404と直接的に接触している。High-K誘電体膜402とHigh-Kゲート誘電体膜404とは同じ材料を含んでいてもよく、あるいは含んでいなくてもよい。CMOSデバイス400はnFET 414とpFET 418を含む。nFET 414とpFET 418のそれぞれは、High-Kゲート誘電体膜404とメタルゲート305を含み、ソース／ドレイン領域411を含む。図１２中に示される白抜きの矢印は、周囲の雰囲気からHigh-K誘電体膜402への酸素（O2）の移動を示している。
【００５１】
図６（ｂ）に示すように、High-K誘電体膜402に対して酸素の導入を促進するために、温度、空気中の酸素の量などの種々の条件が適用される。High-K誘電体膜402中のHigh-K材料は酸素の移送可能特性を持つので、High-K誘電体膜402中での酸素の移動、及びHigh-K誘電体膜402からHigh-Kゲート誘電体膜404への酸素の導入が促進される。High-K誘電体膜402は、High-Kゲート誘電体膜404が酸化されるのに十分な時間だけCMOSデバイス400上に残される。
【００５２】
次に、図６（ｃ）に示すように、圧縮応力膜424が、nFET 414及びpFET 418の領域を含むCMOSデバイス400の全面上に形成される。しかし、圧縮応力膜424はpFET 418の領域にのみ形成してもよい。High-K誘電体膜402はCMOSデバイス400上から除去されないので、圧縮応力膜424はHigh-K誘電体膜402を覆うように形成される。圧縮応力膜424は、窒化シリコン、酸窒化シリコンを含む誘電体材料などの材料を含み、CMOSデバイス400内のストレスを抑制する。また、圧縮応力膜424の材料は、High-K誘電体膜402からの酸素の外方拡散を防止する。続いて、第２の保護膜426がCMOSデバイス400の全面上、特にnFET 414及びpFET 418の領域の圧縮応力膜424を覆うように形成される。このとき、圧縮応力膜424がpFET 418の領域にのみ形成されている場合、第２の保護膜426はpFET 418の領域の圧縮応力膜424上にのみ形成される。第２の保護膜426は酸化シリコンなどの酸化物を含む。この場合、pFET 418のゲート側壁上にスペーサは形成されない。
【００５３】
次に、図７（ａ）に示すように、nFET 414の領域のように、引張応力膜420と圧縮応力膜424の両方及び保護膜422と第２の保護膜426の両方を含むCMOSデバイス400の一部の領域において、第２の保護膜426と圧縮応力膜424が除去され、High-K誘電体膜402も除去される。CMOSデバイス400のpFET 418の領域をマスクし、ウェットエッチング技術またはプラズマエッチング技術を用いることにより、nFET 414の領域から第２の保護膜426、圧縮応力膜424、及びHigh-K誘電体膜402を除去することができる。CMOSデバイス400上には、pFET 418の領域でHigh-Kゲート誘電体膜404と接触しているHigh-K誘電体膜402が残る。
【００５４】
次に、図７（ｂ）に示すように、CMOSデバイス400の全面上に層間絶縁膜428が堆積される。さらに、層間絶縁膜428に図示しないコンタクトホールが開口され、層間絶縁膜428内にコンタクト430が形成される。コンタクト430は、メタル、合金、導電性高分子材料のような良好な導電性材料を含む。pFET 418では、High-K誘電体膜402を使用しているので、制御性良く酸化されたHigh-Kゲート誘電体膜404はゲート先作りプロセスによって形成される。High-Kゲート誘電体膜404のゲート長が比較的長い場合であっても、酸素はHigh-Kゲート誘電体膜404に対して効果的に導入され、センター部に達するので、所望のVthシフトが実現される。しかも、酸化シリコンの二面に挟まれた状態での、特にHigh-Kゲート誘電体層のエッジの近傍での再成長は引き起こされない。さらに、High-K誘電体膜402及びHigh-Kゲート誘電体膜404がBEOLにおいて繰り返しアニールされても、Vthが不所望に増加する恐れは生じない。
【００５５】
上述した実施形態の半導体装置及びその製造方法は、CMOSトランジスタ、NMOSトランジスタ、PMOSトランジスタ、LOPトランジスタとLSTPトランジスタを含むコアロジックトランジスタ、I/Oトランジスタ、不揮発性メモリセルトランジスタや、RAM、フラッシュメモリ、DRAM、SRAM、SDRAM、FRAM、MRAM、ROM、PROM、EPROM、EEPROM、CPU、LSI、VLSI、ASIC、FPGA、DSPなどに搭載されるトランジスタに実施が可能である。すなわち、上述した実施形態の半導体装置及びその製造方法は、いかなるタイプの半導体集積回路（IC）チップやマイクロ電子デバイスを含むICチップセットに実施が可能である。
【００５６】
以上、実施形態を用いて本発明を説明したが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することができる。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出し得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５７】
102、302、402…High-K誘電体膜、104、204、304、404…High-Kゲート誘電体膜、106、206、306、406…基板、108、208、308、408…pFET領域、109、209、309、409…シリサイド膜、110、210、310、410…nFET領域、111、211、311、411…ソース／ドレイン領域、112、212、312、412…素子分離構造114、214、314、414…nFET、116、216、316、416…スペーサ、118、218、318、418…pFET、120、220、320、420…引張応力膜、122、222、322、422…保護層、224、324、424…圧縮応力膜、326、426…第２の保護膜、328、428…層間絶縁膜、330、430…コンタクト。
【技術分野】
【０００１】
本発明は、ゲート絶縁膜が高誘電率（High-K）膜からなるトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体分野では、トランジスタ数の増加、動作電圧の低下、及び動作の高速化を達成しながら、より高い回路密度を実現する傾向にある。このような傾向は、素子寸法の例えばサブミクロン・レベルの縮小化によって支えられている。トランジスタの縮小化は、ゲート絶縁膜のシュリンクによる部分が大きい。例えば、2nmの膜厚のシリコン酸化膜からなるゲート絶縁膜が使用できる。このような薄いゲート絶縁膜は、動作速度を増加させる反面、好ましくない問題を引き起こす。
【０００３】
一般に、トランジスタをシュリンクするとリーク電流が増加する。リーク電流はマイクロ電子デバイスの性能を抑制する。消費電力はゲートリークに大きく影響される。電子デバイスでは、マイクロ電子デバイスによって消費される電力を削減することが望ましい。これは、電池駆動による電子装置では、電池による駆動時間を延長するために、マイクロ電子デバイスによる消費電力を削減することが望ましいからである。ゲートリーク電流の管理は、信頼できる高速動作トランジスタを形成する際の重要な事項である。従って、トランジスタの縮小化を図る上で、ゲートリーク電流の管理はますます重要な要因となっている。
【０００４】
酸化シリコンにより形成された薄いゲート誘電体を備えた金属−酸化膜−半導体電界効果トランジスタ（MOSFET）では、しばしば承諾しがたいゲートリーク電流が発生する。酸化シリコンの代わりに高誘電率（High-K）誘電体材料でゲート誘電体を形成することにより、ゲートリークを削減することができる。しかし、High-K誘電体材料はポリシリコンと互換性をもたない。比較的薄いHigh-K誘電体層が酸化物を含む場合、この誘電体層は酸素空格子点および超過不純物準位を含む。酸素空格子点は、High-K誘電体層とゲート電極の間で不適当な相互作用を及ぼす懸念を生じさせる。また、ゲート電極がポリシリコンを含む場合、このような相互作用はゲート電極の仕事関数を変化させるか、あるいはゲート誘電体を介してデバイスをショートさせる。メタルゲート電極はポリシリコンよりもHigh-K誘電体とより互換性を有するので、High-K誘電体層を含むマイクロ電子デバイスでメタルゲート電極を使用することが望ましい。
【０００５】
メタルゲート電極は、ポリシリコン電極と比べていくつかの望ましい特徴を備えている。例えば、より少ないポリ・デプレッション（poly depletion）効果、そうでなければ、ポリ・デプレッション効果の完全な排除、及びチャネルに対するゲート制御性の向上などである。しかし、メタルゲート電極は、マイクロ電子デバイス全体に渡って一定の仕事関数を持っている。言いかえれば、ゲート電極の仕事関数は、ソース／ドレイン領域の一方からチャンネル領域を横切ってソース／ドレイン領域の他方に渡るまで一定である。
【０００６】
High-K誘電体層は、形成された当初ではわずかに不完全な分子構造が存在する。これを修復するために、High-K誘電体層を比較的高温でアニールする必要がある。しかし、メタルゲート電極で使用される材料は、High-K誘電体層をアニールする際の高温で処理することができない。その結果、メタルゲート電極にダメージを与えない程度にHigh-K誘電体層をアニールするような処理フローが採用される。特に、メタルゲート／High-Kゲート誘電体構造を形成するために、いわゆるゲート後作りプロセス（gate last process）がしばしば採用される。ゲート後作りプロセスとは、ポリシリコン堆積工程と関連のあるメタルゲートを形成するためのプロセスである。ゲート後作りプロセスは、ゲート置換プロセス（replacement gate process）としてしばしば知られている。
【０００７】
ゲート後作りプロセスに関する問題は、ゲート先作りプロセス（gate first process）と比べてコストが巨大になるということである。CMOS技術において、ゲート先作りプロセスはゲート後作りプロセスほど非常に高価ではないが、ｐチャネルFETの閾値（Vth）が大きくなるという問題を引き起こす。これは、アニールの際の高温がHigh-K誘電体に酸素空格子点（正荷電）を生成するからである。従って、酸素含有雰囲気中で酸化することにより、ｐチャネルFETのVthを縮小できる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート絶縁膜が高誘電率（High-K）膜からなるｐチャネルトランジスタの閾値を縮小できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板にメタルゲート及び高誘電率ゲート誘電膜を有する電界効果トランジスタを形成し、前記高誘電率ゲート誘電膜の側面を露出させた状態で高誘電率誘電膜を形成して前記高誘電率誘電膜を前記高誘電率ゲート誘電膜に接触させ、酸素を含む雰囲気中でアニールすることにより前記高誘電率誘電膜を介して前記高誘電率ゲート誘電膜に酸素を導入することを特徴する。
【００１０】
本発明の半導体装置の製造方法は、半導体基板にメタルゲート及び高誘電率ゲート誘電膜を有するｐチャネルの電界効果トランジスタを形成し、前記高誘電率ゲート誘電膜の側面を露出させた状態で高誘電率誘電膜を形成して前記高誘電率誘電膜を前記高誘電率ゲート誘電膜に接触させ、酸素を含む雰囲気中でアニールすることにより前記高誘電率誘電膜を介して前記高誘電率ゲート誘電膜に酸素を導入し、前記ｐチャネルの電界効果トランジスタの閾値をシフトさせることを特徴する。
【００１１】
本発明の半導体装置は、半導体基板の第１の領域に形成され、メタルゲート及び高誘電率ゲート誘電膜を有するｐチャネルの電界効果トランジスタと、前記半導体基板の第２の領域に形成され、メタルゲート及び高誘電率ゲート誘電膜を有するｎチャネルの電界効果トランジスタと、前記ｐチャネルの電界効果トランジスタの前記高誘電率ゲート誘電膜と接触するように前記第１の領域上に形成された高誘電率誘電膜とを具備したことを特徴する。
【発明の効果】
【００１２】
本発明によれば、ゲート絶縁膜が高誘電率（High-K）膜からなるｐチャネルトランジスタの閾値を縮小できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る半導体装置及びその製造方法を説明するための断面図。
【図２】本発明の第２の実施の形態に係る半導体装置及びその製造方法を説明するための断面図。
【図３】High-K誘電体膜がpFETから除去される１つの実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】High-K誘電体膜がpFET上に残される１つの実施形態に係る半導体装置の製造方法を説明するための断面図。
【図７】図６に続く工程を示す断面図。
【図８】高誘電率膜をゲート絶縁膜に用いた半導体装置においてゲート絶縁膜酸化後の閾値変化のゲート長依存性を示す特性図。
【図９】高誘電率膜をゲート絶縁膜に用いた半導体装置においてゲート絶縁膜に対するバックエンド工程中の加熱及び酸化による望ましくない閾値変化のゲート長依存性を示す特性図。
【発明を実施するための形態】
【００１４】
本発明では、高誘電率（High-K）膜を用いることにより、高誘電率（High-K）ゲート誘電体の横方向からの酸化を促進する。これについて以下説明する。
【００１５】
高誘電率（High-K）ゲート誘電体に対して、所定期間、高誘電率（High-K）膜を接触させることにより、マイクロ電子デバイスの特性に応じてHigh-Kゲート誘電体における横方向からの酸化の範囲を調整することができる。High-Kゲート誘電体の横方向からの酸化を達成するためのHigh-K膜の使用は、CMOSロジックデバイスの形成でしばしば使用されるゲート先作りプロセスに採用可能である。High-Kゲート誘電体（及び典型的にメタルゲート）を含むFET上にHigh-K膜が形成される。
【００１６】
ゲート先作りプロセスにおいて、High-Kゲート誘電体を酸化するに際して２つの問題がある。１つは閾値のシフト量がゲート長に依存することである。図８は、400℃の酸素雰囲気中で10分間酸化してアニールした後に、pFET及びnFETの閾値がどの程度シフトするかを示したものであり、縦軸はゲート長LDRAWN［μｍ］を、横軸は閾値のシフト量Vt shift［V］をそれぞれ示している。図８からわかるように、ゲート長が長くなる程、閾値（Vth）をシフトさせるためにより多くの酸素を必要とする。その理由は、酸素がゲートのエッジでHigh-Kゲート誘電体に導入されるからである。多くの場合、ゲート長が比較的長いと、Vthのシフト量は非常に小さなものとなる。単純に酸素の量を増加させてもこれを解決できない。なぜなら、強い酸化は、特にHigh-Kゲート誘電体層のエッジの近傍で、酸化シリコンの二面に挟まれた状態での再成長を引き起こすからである。
【００１７】
２つ目の問題は、後工程（ラインプロセスのバックエンド（BEOL））において繰り返し行われるアニールにより、Vthが不所望に増加することである。pFETにおける不所望の大きな閾値のシフトを軽減しようとする試みは、加熱処理がpFETのVthを再増加させる場合には無意味となる。図９は、バックエンドプロセスにおける加熱／酸化の結果、Vthが増加してしまう不所望の結果を示している。
【００１８】
以下に述べるHigh-K誘電体膜は、先の２つの問題を緩和する。具体的には、High-K誘電体膜は、High-Kゲート誘電体層のエッジの近傍で酸化シリコンの二面に挟まれた状態での再成長を引き起こすことなしに（あるいは最小限に）、High-Kゲート誘電体膜の中心への抑制された量の酸素進入を可能にする。High-K誘電体膜の存在は、BEOLプロセスにおけるアニールの際に、High-Kゲート誘電体層への抑制された量の酸素進入をさらに可能にする。
【００１９】
以下、本発明を種々の実施の形態により説明する。
【００２０】
図１は、本発明の第１の実施の形態に係る半導体装置及びその製造方法を説明するための断面図である。図１はCMOSデバイス100を示している。CMOSデバイス100は、pFET（ｐチャネル電界効果トランジスタ）領域108及びnFET（ｎチャネル電界効果トランジスタ）領域110を備えた基板106を含んでいる。また、必要に応じて素子分離構造112が設けられる。pFET領域108にはpFET 118が形成され、nFET領域110にはnFET 114が形成されている。pFET 118及びnFET 114は、pFET領域108またはnFET領域110に形成されたソース／ドレイン領域111、pFET領域108またはnFET領域110の表面上に形成されたHigh-Kゲート誘電体膜104、High-Kゲート誘電体膜104上に形成されたメタルゲート105、メタルゲート105上に形成されたポリシリコン膜107、ポリシリコン膜107上に形成されたシリサイド膜109を有する。nFET 114では、ゲート側壁に絶縁膜からなるスペーサ116が形成され、引張応力膜120が除去されずに残される。さらに、保護されていないpFET領域108におけるpFET 118の処理を行うために、保護層122がnFET領域110のnFET 114を覆うように形成される。
【００２１】
そして、High-K誘電体膜102が、pFET領域108のみを直接に覆うように形成される。酸素移送可能性を備えたHigh-K材料は、pFET 118のHigh-Kゲート誘電体膜104の中への酸素の導入を促進するために使用される。図１中に示される黒く塗りつぶされた矢印は、High-K誘電体膜102内における酸素の移動、特にHigh-K誘電体膜102からHigh-Kゲート誘電体膜104の中への酸素の移動を示している。また、図１中に示される白抜きの矢印は、周囲の雰囲気からHigh-K誘電体膜102への酸素（O2）の移動を示している。つまり、High-K誘電体膜102は、周囲から酸素を集めるゲッタとして作用する。
【００２２】
High-K誘電体膜102は、High-Kゲート誘電体膜104への制御された量の酸素の導入を可能にする。High-K誘電体膜102に含まれている酸素の量、及びHigh-Kゲート誘電体膜104へ移動することができる酸素の量は以下の要因に依存する。つまり、CMOSデバイスの周囲の雰囲気における酸素の量、CMOSデバイスの周囲の雰囲気の温度、High-K誘電体膜102の膜厚、High-K誘電体膜102を酸素雰囲気に晒している時間の長さ、High-K誘電体膜102をpFET上に残している時間の長さ、High-K誘電体膜102内のHigh-K材料の成分などである。
【００２３】
ところで、pFETのみを直接に覆うように形成されたHigh-K誘電体膜は除去し、その後、いったん中断された標準のCMOSプロセスを続行するようにしてもよく、または、High-K誘電体膜をそのまま残した状態でCMOSプロセスを続行してもよい。図２は、本発明の第２の実施の形態に係る半導体装置及びその製造方法を説明するための断面図である。なお、図２において、図１と対応する箇所には図１中の100番台の符号に代えて200番台の符号を付して説明する。CMOSデバイス200は、pFET領域208及びnFET領域210を備えた基板206を含んでいる。また、必要に応じて素子分離構造212が設けられる。pFET領域208にはpFET 218が形成され、nFET領域210にはnFET 214が形成されている。pFET 218及びnFET 214は、pFET領域208またはnFET領域210に形成されたソース／ドレイン領域211、pFET領域208またはnFET領域210の表面上に形成されたHigh-Kゲート誘電体膜204、High-Kゲート誘電体膜204上に形成されたメタルゲート205、メタルゲート205上に形成されたポリシリコン膜207、ポリシリコン膜207上に形成されたシリサイド膜209を有する。nFET 214では、ゲート側壁に絶縁膜からなるスペーサ216が形成され、引張応力膜220が除去されずに残される。さらに、保護されていないpFET領域208におけるpFET 218の処理を行うために、保護層222がnFET領域210のnFET 214を覆うように形成される。High-K誘電体膜202が、pFET領域208のみを直接に覆うように形成される。High-K誘電体膜202は、pFET 218のHigh-Kゲート誘電体膜204の中への酸素の導入を促進する酸素移送可能性を備えたHigh-K材料を含む。図２中に示される白抜きの矢印は、周囲の雰囲気からHigh-K誘電体膜202への酸素（O2）の移動を示している。つまり、High-K誘電体膜202は、周囲から酸素を集めるゲッタとして作用する。
【００２４】
所望する量の酸素がHigh-K誘電体膜202に導入されるのに十分な時間が経過した後に、High-K誘電体膜202で覆われているpFET 218が圧縮応力膜224により覆われる。圧縮応力膜224は、High-K誘電体膜202からの酸素の外方拡散を防止し、High-K誘電体膜202からHigh-Kゲート誘電体膜204に対し、制御された量の酸素の導入を可能にする。圧縮応力膜224の下部のHigh-K誘電体膜202中に示される白抜きの矢印は、High-K誘電体膜202内における酸素の移動、特にHigh-K誘電体膜202からHigh-Kゲート誘電体膜204の中への酸素の移動を示している。圧縮応力膜224はさらに、一般にHigh-K誘電体膜202からの酸素の外方拡散を防止し、かつHigh-Kゲート誘電体膜204からの酸素の外方拡散、特にアニール、酸化、シリサイド形成などの加熱処理を含む繰り返しプロセスにおける外方拡散を防止する。
【００２５】
High-K誘電体膜202に含まれている酸素の量、及びHigh-Kゲート誘電体膜204へ移動することができる酸素の量は以下の要因に依存する。つまり、CMOSデバイスの周囲の雰囲気における酸素の量、CMOSデバイスの周囲の雰囲気の温度、High-K誘電体膜202の膜厚、High-K誘電体膜202を酸素雰囲気に晒している時間の長さ、High-K誘電体膜202内のHigh-K材料の成分などである。
【００２６】
ここで、High-Kゲート誘電体及びHigh-K誘電体を構成するHigh-K材料または誘電体は、酸化シリコンよりも大きな誘電率を有する（酸化シリコンの誘電率は3.9である）。一例として、High-K材料は約10より大きな誘電率を有する。High-K誘電体として使用されるHigh-K材料は酸素の良好な移動性を有し、それ自体における酸素の移動を可能にし、High-Kゲート誘電体の酸化を促進させる。
【００２７】
ゲート誘電体の誘電率が高いとトランジスタの性能が向上する。具体的には、誘電率が比較的高いゲート誘電体はトランジスタ容量を増加させ、比較的少ないオフ電流と比較的大きなオン電流を実現して、オン状態とオフ状態との間の効率的で信頼できるスイッチングを可能にする。
【００２８】
High-Kゲート誘電体は、それがHigh-Kとしての特性に寄与する少なくとも１つのHigh-K原子を有する。一例として、High-Kゲート誘電体は、それがHigh-Kとしての特性に寄与する少なくとも２つのHigh-K原子を有する。High-K原子の一般的な例は、周期表のグループIVAの元素及び周期表のランタン系列の元素を含んでいる。High-K原子の具体例として、ジルコニウム、ハフニウム、ランタン及びガドリニウムがある。
【００２９】
High-K誘電体膜（及びHigh-Kゲート誘電体膜）の組成は、以下の化学式の１つ以上によって表わすことができる。すなわち、MO、M1M2O、MSiO、M1M2SiO、MxSi1-xO2であり、M、M1、及びM2は独立してグループIVAの元素あるいはランタン系列の元素であり、M2は窒素、グループIVAの元素あるいはランタン系列の元素であり、また、ｘは1 未満及び0を越えるものである。ｘが0 と1 の間にある場合の特定の例は、HfO2、ZrO2、HfxSi1-xO2、ZrxSi1-xO2、LaxSi1-xO2、HfxLa1-xO2、GdxSi1-xO2、HfZrSiO、HfLaSiO及びHfGdSiOを含んでいる。これらの組成において、いくつかの実例では、後述する種々の要因に依存して各原子の量が変わってもよいので数の添字は示されない。従って、各原子に数の添字が示されない場合、添字は任意の数でよい。
【００３０】
また、一例では、High-K誘電体膜の組成はHfSiONを含んでいない。ある環境においては、HfSiONは貧弱な酸素移動特性を示すからである。しかし、High-Kゲート誘電体のために使用できる材料の別の例ではHfSiON及びZrSiONを含んでいる。High-K誘電体膜及びHigh-Kゲート誘電体膜は、同じかもしくは異なる組成を含んでいてもよい。
【００３１】
一般的に、High-K誘電体膜は、金属・有機物CVD（MOCVD)、プラズマエンハンスト化学的気相成長法（PECVD)、低圧化学的気相成長法（LPCVD)などのような化学的気相成長法（CVD)技術により形成される。また、High-K誘電体膜は、要求される誘電率及び酸素移動特性を有するように、適切な量の酸素を含む雰囲気中で形成される。一例では、High-K誘電体膜が形成される期間に半導体デバイスが置かれる雰囲気の酸素量は、約5％または容量で約10ppmから、容量で約100％までである。他の例では、High-K誘電体膜が形成される期間に半導体デバイスが置かれる雰囲気の酸素量は、容量で約10％から容量で約90％までである。さらに他の例では、High-K誘電体膜が形成される期間に半導体デバイスが置かれる雰囲気の酸素量は、容量で約20％から容量で約75％までである。大量の酸素は、High-Kゲート誘電体膜に対して導入される酸素量を増加させ、酸素に晒している期間をより短くすることができる。
【００３２】
High-K誘電体膜は、要求される誘電率及び酸素移動特性を有するように、適切な温度の下で形成される。一例では、High-K誘電体膜が形成される期間の温度は約100℃から約400℃までである。他の例では、High-K誘電体膜が形成される期間の温度は約150℃から約350℃までである。さらに他の例では、High-K誘電体膜が形成される期間の温度は約200℃から約300℃までである。
【００３３】
High-K誘電体膜は、要求される誘電率及び酸素移動特性を有するように、適切な厚さに形成される。一例では、High-K誘電体膜の厚さは約1nmから約100nmまでに形成される。他の例では、High-K誘電体膜の厚さは約2nmから約70nmまでに形成される。さらに他の例では、High-K誘電体膜の厚さは約3nmから約50nmまでに形成される。High-K誘電体膜は、High-Kゲート誘電体膜と同じ厚さでもよく、または異なる厚さでもよい。
【００３４】
High-K誘電体膜は、要求された量の酸素が供給されるように、適切な時間の間、pFET上に残される。例えば、High-K誘電体膜は除去されず、そのままpFET上に残される。High-K誘電体膜がpFETから除去される一例では、High-K誘電体膜は約10秒から約5分までの間、pFET上に残される。High-K誘電体膜がpFETから除去される他の例では、High-K誘電体膜は約20秒から約3分までの間、pFET上に残される。High-K誘電体膜がpFETから除去されるさらに他の例では、High-K誘電体膜は約30秒から約2分までの間、pFET上に残される。
【００３５】
次に、High-K誘電体膜がpFETから除去される１つの実施形態について、図３ないし図５の断面図を参照して説明する。なお、図３ないし図５において、図１または図２と対応する箇所には、図１中の100番台の符号もしくは図２中の200番台の符号に代えて300番台の符号を付して説明する。
【００３６】
図３（ａ）に示すように、CMOSデバイス300はpFET領域308及びnFET領域310を備えた基板306を含んでいる。また、必要に応じて素子分離構造312が設けられる。基板306として、どのような基板が使用されてもよい。基板306は、例えば、単結晶シリコンのようなシリコン、ゲルマニウム、絶縁体（SOI）上のシリコン、炭化ケイ素（SiC）、不純物添加シリコン、砒化ガリウム（GaAs）のようなIII-V材料あるいは燐化インジウム（InP）などからなるウェハを含む。
【００３７】
pFET領域308にはpFET 318が形成され、nFET領域310にはnFET 314が形成されている。pFET 318及びnFET 314は、pFET領域308またはnFET領域310に形成されたソース／ドレイン領域311、pFET領域308またはnFET領域310の表面上に形成されたHigh-Kゲート誘電体膜304、High-Kゲート誘電体膜304上に形成されたメタルゲート305、メタルゲート305上に形成されたポリシリコン膜307、ポリシリコン膜307上に形成されたシリサイド膜309を有する。pFET 318及びnFET 314のゲートの側壁上には、必要に応じてスペーサ316が形成されている。
【００３８】
High-Kゲート誘電体膜304は、ゲートリーク電流を緩和するのに十分な厚さにされている。一例では、High-Kゲート誘電体膜304の厚さは約0.5nmから約10nmまである。他の例では、High-Kゲート誘電体膜304の厚さは約0.75nmから約5nmまである。さらに他の例では、High-Kゲート誘電体膜304の厚さは約1nmから約3nmまである。
【００３９】
メタルゲート305は金属、合金あるいは金属を含む化合物からなる。メタルゲート305の材料の一例として、窒化チタン、窒化タンタル、プラチナ、ルテニウム、アルミニウム、チタン、パラジウム、コバルト、ニッケル、タングステンの１つ以上、及びそれの合金などがある。
【００４０】
次に、図３（ｂ）に示すように、CMOSデバイス300の全面を覆うように、引張応力膜320が形成される。引張応力膜320は、シリコン窒化物またはシリコン酸窒化物を含む誘電体材料を含み、CMOSデバイス300内のストレスを抑制する。さらに、CMOSデバイス300の全面を覆うように保護膜322が形成される。保護層322は、pFET 318に対する処理が繰り返し行われる期間にnFET 314を保護する材料を含んでいる。例えば、保護層322はシリコン酸化物のような酸化物を含む。
【００４１】
次に、図３（ｃ）に示すように、引張応力膜320及び保護膜322がpFET 318の領域上から除去される。nFET 314における保護膜322をマスクし、かつpFET 318上を含む露出した保護膜322をエッチングするために、標準的なリソグラフィ技術が使用できる。pFET 318のゲート側壁上にスペーサ316が存在しているならば、このスペーサ316が除去される。
【００４２】
次に、図４（ａ）に示すように、High-K誘電体膜302がpFET 318のみを直接的に覆うように適切な厚さで形成される。このとき、High-K誘電体膜302はpFET 318の領域のみを覆うように部分的に形成してもよい。High-K誘電体膜302はCMOSデバイス300の全面を覆うように形成されてもよいが、nFET 314と直接的に接触しないように、High-K誘電体膜302はpFET 318と直接的に接触する。引張応力膜320及び保護層322は、nFET 314をHigh-K誘電体膜302から分離する。図示されていないが、nFET 314の領域はマスクされており、High-K誘電体膜302はpFET 318の領域を覆うように形成される。また、High-K誘電体膜302はpFET 318のHigh-Kゲート誘電体膜304と直接的に接触している。High-K誘電体膜302とHigh-Kゲート誘電体膜304とは同じ材料を含んでいてもよく、あるいは含んでいなくてもよい。
【００４３】
High-K誘電体膜302及びHigh-Kゲート誘電体膜304を形成するための技術は、例えばCVDや原子層堆積（ALD）技術を使用する方法を含む。High-Kゲート誘電体を形成する別の典型的な方法は、酸化シリコンのような通常のゲート誘電体の層を始めに形成する工程を含む。続いて、High-K原子の層が通常のゲート誘電体上に形成される。High-K原子の層はスパッタリング、物理的蒸着法などによって形成することができる。続いて、熱処理が行われることにより、High-K原子の層から通常のゲート誘電体層にHigh-K原子が導入され、High-K原子、シリコン、酸素、窒素の間で新しい共有結合が形成され、High-Kゲート誘電体が生成される。
【００４４】
図４（ｂ）中に示される白抜きの矢印は、周囲の雰囲気からHigh-K誘電体膜302への酸素（O2）の移動を示している。つまり、High-K誘電体膜302は、周囲から酸素を集める酸素ゲッタとして作用する。High-K誘電体膜302に対して酸素の導入を促進するために、温度、空気中の酸素の量などの種々の条件が適用される。High-K誘電体膜302中のHigh-K材料は酸素の移送可能特性を持つので、High-K誘電体膜302中での酸素の移動、及びHigh-K誘電体膜302からHigh-Kゲート誘電体膜304への酸素の導入が促進される。High-K誘電体膜302は、High-Kゲート誘電体膜304が酸化されるのに十分な時間だけCMOSデバイス300上に残される。
【００４５】
十分な時間が経過した後に、図４（ｃ）に示すように、High-K誘電体膜302がCMOSデバイス300上から除去される。High-K誘電体膜302を除去するために、ウェットエッチングまたはドライエッチング技術を使用することができる。一例では、High-Kゲート誘電体膜304のアンダーカットを防止するために異方性エッチング技術が使用される。High-K誘電体膜302を構成する材料に応じて、エッチング技術及びエッチング溶液が選択される。
【００４６】
次に、図５（ａ）に示すように、圧縮応力膜324が、nFET 314及びpFET 318の領域を含むCMOSデバイス300の全面上に形成される。しかし、圧縮応力膜324はpFET 318の領域にのみ形成してもよい。圧縮応力膜324は、窒化シリコン、酸窒化シリコンを含む誘電体材料などの材料を含み、CMOSデバイス300内のストレスを抑制する。続いて、第２の保護膜326がCMOSデバイス300の全面上、特にnFET 314及びpFET 318の領域の圧縮応力膜324を覆うように形成される。このとき、圧縮応力膜324がpFET 318の領域にのみ形成されている場合、第２の保護膜326はpFET 318の領域の圧縮応力膜324上にのみ形成される。第２の保護膜326は酸化シリコンなどの酸化物を含む。
【００４７】
次に、図５（ｂ）に示すように、nFET 314の領域のように、引張応力膜320と圧縮応力膜324の両方及び保護膜322と第２の保護膜326の両方を含むCMOSデバイス300の一部の領域において、第２の保護膜326と圧縮応力膜324が除去される。CMOSデバイス300のpFET 318の領域をマスクし、ウェットエッチング技術またはプラズマエッチング技術を用いることにより、nFET 314の領域から第２の保護膜326と圧縮応力膜324を除去することができる。
【００４８】
次に、図５（ｃ）に示すように、CMOSデバイス300の全面上に層間絶縁膜328が堆積される。さらに、層間絶縁膜328に図示しないコンタクトホールが開口され、層間絶縁膜328内にコンタクト330が形成される。コンタクト330は、メタル、合金、導電性高分子材料のような良好な導電性材料を含む。pFET 318では、High-K誘電体膜302を使用しているので、制御性良く酸化されたHigh-Kゲート誘電体膜304はゲート先作りプロセスによって形成される。High-Kゲート誘電体膜304のゲート長が比較的長い場合であっても、酸素はHigh-Kゲート誘電体膜304に対して効果的に導入され、センター部に達するので、所望のVthシフトが実現される。しかも、酸化シリコンの二面に挟まれた状態での、特にHigh-Kゲート誘電体層のエッジの近傍での再成長は引き起こされない。さらに、酸素されたHigh-Kゲート誘電体膜304がBEOLにおいて繰り返しアニールされても、Vthが不所望に増加する恐れは生じない。
【００４９】
次に、High-K誘電体膜がpFET上に残される１つの実施形態について、図６及び図７の断面図を参照して説明する。本実施形態において、先の実施形態における図３（ａ）ないし図４（ｂ）の工程までは同じである。なお、図６及び図７において、図１、図２、図３（ａ）ないし図４（ｂ）と対応する箇所には、図１中の100番台の符号、図２中の200番台の符号、図３（ａ）ないし図４（ｂ）中の300番台の符号に代えて、400番台の符号を付して説明する。
【００５０】
図６（ａ）は、図４（ｂ）の工程に対応している。High-K誘電体膜402がpFET 418のみを直接的に覆うように適切な厚さで形成される。このとき、High-K誘電体膜402はpFET 418の領域のみを覆うように部分的に形成してもよい。High-K誘電体膜402はCMOSデバイス400の全面を覆うように形成されてもよいが、nFET 414と直接的に接触しないように、High-K誘電体膜402はpFET 418と直接的に接触する。引張応力膜420及び保護層422は、nFET 414をHigh-K誘電体膜402から分離する。図示されていないが、nFET 414の領域はマスクされており、High-K誘電体膜402はpFET 418の領域を覆うように形成される。また、High-K誘電体膜402はpFET 418のHigh-Kゲート誘電体膜404と直接的に接触している。High-K誘電体膜402とHigh-Kゲート誘電体膜404とは同じ材料を含んでいてもよく、あるいは含んでいなくてもよい。CMOSデバイス400はnFET 414とpFET 418を含む。nFET 414とpFET 418のそれぞれは、High-Kゲート誘電体膜404とメタルゲート305を含み、ソース／ドレイン領域411を含む。図１２中に示される白抜きの矢印は、周囲の雰囲気からHigh-K誘電体膜402への酸素（O2）の移動を示している。
【００５１】
図６（ｂ）に示すように、High-K誘電体膜402に対して酸素の導入を促進するために、温度、空気中の酸素の量などの種々の条件が適用される。High-K誘電体膜402中のHigh-K材料は酸素の移送可能特性を持つので、High-K誘電体膜402中での酸素の移動、及びHigh-K誘電体膜402からHigh-Kゲート誘電体膜404への酸素の導入が促進される。High-K誘電体膜402は、High-Kゲート誘電体膜404が酸化されるのに十分な時間だけCMOSデバイス400上に残される。
【００５２】
次に、図６（ｃ）に示すように、圧縮応力膜424が、nFET 414及びpFET 418の領域を含むCMOSデバイス400の全面上に形成される。しかし、圧縮応力膜424はpFET 418の領域にのみ形成してもよい。High-K誘電体膜402はCMOSデバイス400上から除去されないので、圧縮応力膜424はHigh-K誘電体膜402を覆うように形成される。圧縮応力膜424は、窒化シリコン、酸窒化シリコンを含む誘電体材料などの材料を含み、CMOSデバイス400内のストレスを抑制する。また、圧縮応力膜424の材料は、High-K誘電体膜402からの酸素の外方拡散を防止する。続いて、第２の保護膜426がCMOSデバイス400の全面上、特にnFET 414及びpFET 418の領域の圧縮応力膜424を覆うように形成される。このとき、圧縮応力膜424がpFET 418の領域にのみ形成されている場合、第２の保護膜426はpFET 418の領域の圧縮応力膜424上にのみ形成される。第２の保護膜426は酸化シリコンなどの酸化物を含む。この場合、pFET 418のゲート側壁上にスペーサは形成されない。
【００５３】
次に、図７（ａ）に示すように、nFET 414の領域のように、引張応力膜420と圧縮応力膜424の両方及び保護膜422と第２の保護膜426の両方を含むCMOSデバイス400の一部の領域において、第２の保護膜426と圧縮応力膜424が除去され、High-K誘電体膜402も除去される。CMOSデバイス400のpFET 418の領域をマスクし、ウェットエッチング技術またはプラズマエッチング技術を用いることにより、nFET 414の領域から第２の保護膜426、圧縮応力膜424、及びHigh-K誘電体膜402を除去することができる。CMOSデバイス400上には、pFET 418の領域でHigh-Kゲート誘電体膜404と接触しているHigh-K誘電体膜402が残る。
【００５４】
次に、図７（ｂ）に示すように、CMOSデバイス400の全面上に層間絶縁膜428が堆積される。さらに、層間絶縁膜428に図示しないコンタクトホールが開口され、層間絶縁膜428内にコンタクト430が形成される。コンタクト430は、メタル、合金、導電性高分子材料のような良好な導電性材料を含む。pFET 418では、High-K誘電体膜402を使用しているので、制御性良く酸化されたHigh-Kゲート誘電体膜404はゲート先作りプロセスによって形成される。High-Kゲート誘電体膜404のゲート長が比較的長い場合であっても、酸素はHigh-Kゲート誘電体膜404に対して効果的に導入され、センター部に達するので、所望のVthシフトが実現される。しかも、酸化シリコンの二面に挟まれた状態での、特にHigh-Kゲート誘電体層のエッジの近傍での再成長は引き起こされない。さらに、High-K誘電体膜402及びHigh-Kゲート誘電体膜404がBEOLにおいて繰り返しアニールされても、Vthが不所望に増加する恐れは生じない。
【００５５】
上述した実施形態の半導体装置及びその製造方法は、CMOSトランジスタ、NMOSトランジスタ、PMOSトランジスタ、LOPトランジスタとLSTPトランジスタを含むコアロジックトランジスタ、I/Oトランジスタ、不揮発性メモリセルトランジスタや、RAM、フラッシュメモリ、DRAM、SRAM、SDRAM、FRAM、MRAM、ROM、PROM、EPROM、EEPROM、CPU、LSI、VLSI、ASIC、FPGA、DSPなどに搭載されるトランジスタに実施が可能である。すなわち、上述した実施形態の半導体装置及びその製造方法は、いかなるタイプの半導体集積回路（IC）チップやマイクロ電子デバイスを含むICチップセットに実施が可能である。
【００５６】
以上、実施形態を用いて本発明を説明したが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することができる。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出し得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５７】
102、302、402…High-K誘電体膜、104、204、304、404…High-Kゲート誘電体膜、106、206、306、406…基板、108、208、308、408…pFET領域、109、209、309、409…シリサイド膜、110、210、310、410…nFET領域、111、211、311、411…ソース／ドレイン領域、112、212、312、412…素子分離構造114、214、314、414…nFET、116、216、316、416…スペーサ、118、218、318、418…pFET、120、220、320、420…引張応力膜、122、222、322、422…保護層、224、324、424…圧縮応力膜、326、426…第２の保護膜、328、428…層間絶縁膜、330、430…コンタクト。
【特許請求の範囲】
【請求項１】
半導体基板にメタルゲート及び高誘電率ゲート誘電膜を有する電界効果トランジスタを形成し、
前記高誘電率ゲート誘電膜の側面を露出させた状態で高誘電率誘電膜を形成して前記高誘電率誘電膜を前記高誘電率ゲート誘電膜に接触させ、
酸素を含む雰囲気中でアニールすることにより前記高誘電率誘電膜を介して前記高誘電率ゲート誘電膜に酸素を導入することを特徴する半導体装置の製造方法。
【請求項２】
前記アニール後に、前記高誘電率誘電膜を除去することを特徴する請求項１記載の半導体装置の製造方法。
【請求項３】
前記アニール後に、前記高誘電率誘電膜上にシリコン窒化膜を形成することを特徴する請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板にメタルゲート及び高誘電率ゲート誘電膜を有するｐチャネルの電界効果トランジスタを形成し、
前記高誘電率ゲート誘電膜の側面を露出させた状態で高誘電率誘電膜を形成して前記高誘電率誘電膜を前記高誘電率ゲート誘電膜に接触させ、
酸素を含む雰囲気中でアニールすることにより前記高誘電率誘電膜を介して前記高誘電率ゲート誘電膜に酸素を導入し、前記ｐチャネルの電界効果トランジスタの閾値をシフトさせることを特徴する半導体装置の製造方法。
【請求項５】
半導体基板の第１の領域に形成され、メタルゲート及び高誘電率ゲート誘電膜を有するｐチャネルの電界効果トランジスタと、
前記半導体基板の第２の領域に形成され、メタルゲート及び高誘電率ゲート誘電膜を有するｎチャネルの電界効果トランジスタと、
前記ｐチャネルの電界効果トランジスタの前記高誘電率ゲート誘電膜と接触するように前記第１の領域上に形成された高誘電率誘電膜と
を具備したことを特徴する半導体装置。
【請求項１】
半導体基板にメタルゲート及び高誘電率ゲート誘電膜を有する電界効果トランジスタを形成し、
前記高誘電率ゲート誘電膜の側面を露出させた状態で高誘電率誘電膜を形成して前記高誘電率誘電膜を前記高誘電率ゲート誘電膜に接触させ、
酸素を含む雰囲気中でアニールすることにより前記高誘電率誘電膜を介して前記高誘電率ゲート誘電膜に酸素を導入することを特徴する半導体装置の製造方法。
【請求項２】
前記アニール後に、前記高誘電率誘電膜を除去することを特徴する請求項１記載の半導体装置の製造方法。
【請求項３】
前記アニール後に、前記高誘電率誘電膜上にシリコン窒化膜を形成することを特徴する請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板にメタルゲート及び高誘電率ゲート誘電膜を有するｐチャネルの電界効果トランジスタを形成し、
前記高誘電率ゲート誘電膜の側面を露出させた状態で高誘電率誘電膜を形成して前記高誘電率誘電膜を前記高誘電率ゲート誘電膜に接触させ、
酸素を含む雰囲気中でアニールすることにより前記高誘電率誘電膜を介して前記高誘電率ゲート誘電膜に酸素を導入し、前記ｐチャネルの電界効果トランジスタの閾値をシフトさせることを特徴する半導体装置の製造方法。
【請求項５】
半導体基板の第１の領域に形成され、メタルゲート及び高誘電率ゲート誘電膜を有するｐチャネルの電界効果トランジスタと、
前記半導体基板の第２の領域に形成され、メタルゲート及び高誘電率ゲート誘電膜を有するｎチャネルの電界効果トランジスタと、
前記ｐチャネルの電界効果トランジスタの前記高誘電率ゲート誘電膜と接触するように前記第１の領域上に形成された高誘電率誘電膜と
を具備したことを特徴する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−２８３９０６（Ｐ２００９−２８３９０６Ａ）
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願番号】特願２００９−６４９８０（Ｐ２００９−６４９８０）
【出願日】平成２１年３月１７日（２００９．３．１７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
２．ＥＥＰＲＯＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願日】平成２１年３月１７日（２００９．３．１７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
２．ＥＥＰＲＯＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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