半導体装置及びその製造方法
【課題】3次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングを防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第1基柱2にチャネル部5と、チャネル部5の上下に形成された拡散層6,7と、チャネル部5の周りにゲート絶縁膜を介して形成されたゲート電極8とを備えた3次元トランジスタ1が、導電型の第2基柱3を囲むようにウェル領域上に複数配置され、複数個の3次元トランジスタ1が1つの第2基柱3を共有して、各々のチャネル部5がチャネル連結部4によって第2基柱3に接続されていることを特徴とする。また、6個からなる3次元トランジスタ1が、1個の第2基柱3を共有することができる。
【解決手段】第1基柱2にチャネル部5と、チャネル部5の上下に形成された拡散層6,7と、チャネル部5の周りにゲート絶縁膜を介して形成されたゲート電極8とを備えた3次元トランジスタ1が、導電型の第2基柱3を囲むようにウェル領域上に複数配置され、複数個の3次元トランジスタ1が1つの第2基柱3を共有して、各々のチャネル部5がチャネル連結部4によって第2基柱3に接続されていることを特徴とする。また、6個からなる3次元トランジスタ1が、1個の第2基柱3を共有することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、3次元トランジスタを用いた半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体分野では高集積化の要請に伴い、素子の微細化が進んでいる。そのため、従来のプレーナ型トランジスタに代わり、少ない設置面積により多くの素子を集積できるよう縦型にして立体的に配置した3次元構造のトランジスタが開発されている。
【0003】
こうした3次元トランジスタの一般的な構造として、SGT(Surrounding Gate Transistor)が知られている。
SGTの構造は、例えば、図13に示すように、基板100の上に3次元トランジスタを構成するシリコン柱101が配置され、シリコン柱101にはチャネル部102とその上下にソース・ドレイン拡散層103とが形成されている。シリコン柱101の中央部のチャネル部(p型Si部)102は、その周囲をゲート絶縁膜104およびゲート電極105に囲まれた構造であり、下の拡散層(ソース拡散層)103bの下部にソース電極106を設け、上の拡散層(ドレイン拡散層)103aの上部にドレイン電極107を設け、ソース・ドレイン拡散層103がチャネル部102の上下に配置された構造である。
【0004】
特許文献1には、チャネル部102の外周から中心部に向かう空乏層を制御した3次元トランジスタと、それを用いたDRAM(Dynamic Random Access Memory)が記載されている。
また、特許文献2には、MIS(Metal Insulatator Semiconductor)型DRAMが記載されている。
また、特許文献3及び特許文献4には、このような3次元トランジスタを用いてメモリセルを構成した半導体装置が記載されている。
【0005】
図14に、従来の3次元トランジスタを備えたメモリセルの構造の一例を示す。このトランジスタでは、シリコン基板200の上に、縦方向の並行に配置された複数のビット線205上に3次元トランジスタ201が等間隔で複数配置され、3次元トランジスタ201の間には、2本一組のゲート電極(ワード線)206a、206bがビット線205上を横切るように横方向に並行に配置されている。
各3次元トランジスタ201は、ビット線205上に、下部拡散層203b、チャネル部202、上部拡散層203aを有し、それらの上にキャパシタ204が順次堆積された構造とされて、メモリセルが構成されている。
【特許文献1】特開平5−160408号公報
【特許文献2】特許第294103号公報
【特許文献3】米国特許6150687号明細書
【特許文献4】特開平5−136374号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、チャネル部の電位が基板で制御されている通常のプレーナ型トランジスタに対し、図4に示すような3次元トランジスタの構造では、上下の拡散層では電位が制御されているものの、これらに挟まれたチャネル部の電位は制御されずフローティング領域となってしまう。そのため、トランジスタを動作させるとチャネル部に正電荷が蓄積され、トランジスタのしきい値電圧が変動してしまう(フローティングボディー効果)という問題があった。
これを防止するために、図14に示したメモリセルでは、ゲート電極206a、206bの一方をチャネル部202に接続する構造も提案されているが、この構造では高集積化することが困難である。
【0007】
本発明は、上記事情に鑑みてなされたものであり、3次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングの問題を防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するため、本発明の半導体装置は、第1基柱にチャネル部と、前記チャネル部の上下に形成された拡散層と、前記チャネル部の周りにゲート絶縁膜を介して形成されたゲート電極とを備えた3次元トランジスタが、導電型の第2基柱を囲むようにウェル領域上に複数配置され、複数個の前記3次元トランジスタが1つの前記第2基柱を共有して、各々の前記チャネル部がチャネル連結部によって前記第2基柱に接続されていることを特徴とする。
また、本発明の半導体装置は、6個の前記3次元トランジスタが、1個の前記第2基柱を共有して、この周囲に配置され接続されていることとした。
また、本発明の半導体装置は、各前記3次元トランジスタが、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接して有しており、かつ、前記第2基柱を中心にした六角形の頂点となるように、ウェル領域で囲まれてモジュールとして配置されていることとした。
また、本発明の半導体装置は、前記モジュールがハニカム状に配置されていることとした。
【0009】
本発明の半導体装置の製造方法は、第1基柱にチャネル部を形成し、前記チャネル部の上下に拡散層を形成し、前記チャネル部の周りにゲート絶縁膜を介してゲート電極を形成した3次元トランジスタを、導電型の第2基柱を囲むようにウェル領域上に複数配置し、複数個の前記3次元トランジスタが1つの前記第2基柱を共有するように、各々の前記チャネル部をチャネル連結部によって前記基柱に接続することを特徴とする。
また、本発明の半導体装置の製造方法は、6個の前記3次元トランジスタが、1個の前記第2基柱を共有するように、この周囲に配置して接続形成することとした。
また、本発明の半導体装置の製造方法は、各前記3次元トランジスタを、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接するように形成し、かつ、前記第2基柱を中心とした六角形の頂点となるように、ウェル領域で囲むモジュールとして配置することとした。
また、本発明の半導体装置の製造方法は、前記モジュールをハニカム状に配置することとした。
【発明の効果】
【0010】
本発明の半導体装置によれば、第1基柱にチャネル部と、前記チャネル部の上下に形成された拡散層と、前記チャネル部の周りにゲート絶縁膜を介して形成されたゲート電極とを備えた3次元トランジスタが、導電型の第2基柱を囲むようにウェル領域上に複数配置され、複数個の前記3次元トランジスタが1つの前記第2基柱を共有して、各々の前記チャネル部がチャネル連結部によって前記第2基柱に接続されていることで、前記チャネル部の電位が前記第2基柱によって固定されるため、フローティングボディー効果が抑制される。
【0011】
また、本発明の半導体装置は、6個の前記3次元トランジスタが、1個の前記第2基柱を共有して、この周囲に配置され接続されていることで、最密充填の配置となるため、高集積化された半導体装置が可能となる。
また、本発明の半導体装置は、各前記3次元トランジスタは、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接して有しており、かつ、前記第2基柱を中心にした六角形の頂点となるように、ウェル領域で囲まれてモジュールとして配置されていることで、このモジュールを1つのユニットとして複数のユニットでトランジスタを構成することができ、より大きく複雑な構造の半導体装置が可能となる。
また、本発明の半導体装置は、前記モジュールがハニカム状に配置されていることで、最密充填構造となるため、レイアウト的にも微細化され、より高集積化された半導体装置が可能となる。
【0012】
本発明の半導体装置の製造方法は、第1基柱にチャネル部を形成し、前記チャネル部の上下に拡散層を形成し、前記チャネル部の周りにゲート絶縁膜を介してゲート電極を形成した3次元トランジスタを、導電型の第2基柱を囲むようにウェル領域上に複数配置し、複数個の前記3次元トランジスタが1つの前記基柱を共有するように、各々の前記チャネル部をチャネル連結部によって前記第2基柱に接続することで、前記チャネル部の電位を前記第2基柱によって固定できるため、フローティングボディー効果を抑制できる。
【0013】
また、本発明の半導体装置の製造方法は、6個の前記3次元トランジスタが、1個の前記第2基柱を共有するように、この周囲に配置して接続することとで、最密充填の配置となるため、半導体装置を高集積化することが可能となる。
また、本発明の半導体装置の製造方法は、各前記3次元トランジスタを、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接するように形成し、かつ、前記第2基柱を中心とした六角形の頂点となるように、ウェル領域で囲むモジュールとして配置することで、このモジュールを1つのユニットとして複数のユニットでトランジスタを構成することができ、半導体装置の構造をより大きく複雑にすることが可能となる。
また、本発明の半導体装置の製造方法は、前記モジュールをハニカム状に配置することとで、最密充填構造となるため、半導体装置をレイアウト的にも微細化でき、より高集積化することが可能となる。
【発明を実施するための最良の形態】
【0014】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
図1は、Nチャネル型MOS(N−MOS)3次元トランジスタ1の基本構造部分(シリコン部分)のみを示したものである。この基本構造部分は中央に1個、その周囲に等間隔に6個、合わせて7個の基柱によって構成され、中央を除く周りの6個の第1基柱2が6個のトランジスタとなる部分である。中央には第2基柱3が配置され、P型のチャネル連結部4を介して、6個の第1基柱2のチャネル部5の側壁と連結している。
【0015】
第1基柱2は、中央部がP型Siからなるチャネル部5であり、チャネル部5の上下にN型Siからなる上部拡散層6、下部拡散層7を備えている。上部拡散層6は、下部がN−層60からなり、上部がN+層61からなる。チャネル部5はP型ウェル領域への電位供給源となり、上部拡散層6、下部拡散層7がN−MOSトランジスタ1のソース・ドレインとして作用する。
さらに、図2に示すように、各々のチャネル部5の周囲を囲むようにゲート絶縁膜80(図2には図示せず。図3参照。)を介して、ゲート電極8を配置し、3次元トランジスタ1の基本構成となる。
【0016】
図3に示すように、1つの第1基柱2の外側には、柱状の下部拡散層引出部9と、柱状のゲート電極引出部10とを備え、トランジスタの基本部分はこの3つの部分で構成されている。(なお、図中のN+はN型の高濃度領域を示し、N−はN型の低濃度領域を示す。図中のP+はP型の高濃度領域を示し、P−はP型の低濃度領域を示す。)
第1基柱2、第2基柱3、下部拡散層引出部9、ゲート電極引出部10はいずれも、P型ウェル領域(ウェル領域)11上に形成され、上方には上部拡散層コンタクト12a、ウェルコンタクト12、下部拡散層コンタクト12b、ゲートコンタクト12cが形成されている。
【0017】
第2基柱3は、中央部から下部まではP−層30からなり、上部はP+層31からなる。ウェルコンタクト12の電位によってP型ウェル領域11の電位を固定することができる。
つまり、第1基柱2の下方部分のP型ウェル領域11の電位も固定できることで、下部拡散層7を介してチャネル部5の電位を固定できるため、本発明の目的であるフローティングボディー効果の抑制に作用する。
なお、P型ウェル領域(ウェル領域)11の周囲、及びトランジスタの基本部分のチャネル連結部4の下部までは第1絶縁層11aが堆積され、第1絶縁層11aの上方はトランジスタの基本部分の周囲を囲むように上部拡散層6の高さまで第2絶縁層11bが堆積され、第2絶縁層11bの上方には、上部拡散層コンタクト12a、ウェルコンタクト12、下部拡散層コンタクト12b、ゲートコンタクト12cを囲むように、これらのコンタクトと同じ高さまで第3絶縁層11cが堆積されている。
【0018】
図4に示すように、下部拡散層引出部9は、第1基柱2と同様に、中央部がP−型のチャネル部5aを備え、チャネル部5aはゲート絶縁膜80aを介してゲート電極8aに囲まれている。
チャネル部5aの上下には、N+型の上部拡散層6aとN−型の下部拡散層7aとを備え、下部拡散層7aは、第1基柱2の下部拡散層7と電気的に接続されるように下方でN型の底部拡散層13を共有している。
すなわち、下部拡散層引出部9は通常のトランジスタと同じ構造であり、ゲート電極8aによってトランジスタのゲート電位がON状態になると、チャネル部5aが反転し、上部拡散層6aと下部拡散層7aが導通するため、下部拡散層コンタクト12bの電位により、第1基柱2の下部拡散層7の電位を制御できる。
また、図5に示すように、下部拡散層引出部9Aは、全体をN+型にしてもよい。このようにすることで、下部拡散層引出部9Aの上部に形成された下部拡散層コンタクト12bの電位により、底部拡散層13の電位を制御できる。
【0019】
図6に示すように、ゲート電極引出部10は、中央部がゲート電極8bに囲まれており、ゲート電極8bは埋め込みプラグ14を介してゲート電極8と連結し、第1基柱2と電気的に接続されている。
ゲート電極引出部10にはゲート絶縁膜が無く、ゲート電極8bが直接ゲート電極引出部10に接続されており、ゲート電極引出部10全体がN+化している。これにより、ゲートコンタクト12cの電位により、第1基柱2のゲート電極8の電位を制御できる。
【0020】
また、図7に示すように、ゲート電極引出部10は、もう1つの埋め込みプラグ14を介して、ゲート電極8bとゲート電極8aとが連結し、下部拡散層引出部9Aとも電気的に接続されている。そして、ゲート電極引出部10に形成されたゲートコンタクト12cの電位により、下部拡散層引出部9Aのゲート電極8aの電位を制御できる。
【0021】
図8に、先に説明した6個のトランジスタ基本部分の配置例を示す。
第2基柱3、すなわちP型ウェル領域11の電位を固定できるウェルコンタクト12を中心に、3次元トランジスタとなる6個の第1基柱2が配置され、さらにその外側に下部拡散層引出部9が6個と、ゲート電極引出部10が6個配置されている。(図8において、拡散層引出部9とゲート電極引出部10の一部は略記している。)
このようにすると、最密充填の配置となるため、高集積化された半導体装置が可能となる。この配置を1つのモジュールMとする。
【0022】
図9は、モジュールMの配置構造を簡単に示したものである。図9(a)はN-MOS6個モジュールM1を示し、図8に示したモジュールMと同じであるが、図9(b)はP-MOS6個モジュールM2を示す。N-MOS6個モジュールM1は、六角形のP型ウェル領域11の上に形成される。
先の説明では、N−MOSの構造について説明したが、本発明をP−MOSに適用する場合に、P-MOSの各トランジスタの断面は、図1〜図8に示したN記号全てをP記号に変えれば、代用できる。そして、第1基柱2、第2基柱3、下部拡散層引出部9、ゲート電極引出部10の各コンタクト(上部拡散層コンタクト12a、ウェルコンタクト12、下部拡散層コンタクト12b、ゲートコンタクト12c)を、P-MOS用の上部拡散層コンタクト15a、ウェルコンタクト15、下部拡散層コンタクト15b、ゲートコンタクト15cとして代用する。
なお、P-MOS6個モジュールM2は、六角形のN型ウェル領域11aの上に形成される。
【0023】
図9に示すようなモジュールMを組み合わせることで、例えば、図10に示すように、N-MOS6個モジュールM1を2セット、P-MOS6個モジュールM2を1セット配置してSRAM(Static Random Access Memory)を構成することができる。
ここでは、SRAMのメモリセルをN-MOS4個(N1,N2,N3,N4)とP-MOS2個(P1,P2)で構成している。これらのメモリセルは、上層配線、下層配線、下部拡散層接続によって接続する。
なお、下部拡散層接続とは、N4の下部拡散層7aとN2の下部拡散層7aとの間に、第1絶縁層11aを形成しないことで達成できる。それにより、N4とN2の下部拡散層7a,7aは、同じN型拡散層を共有していることになる。例えば、下部拡散層の電位を柱上部から供給する場合のように、2つの柱の下部拡散層が繋がっている状態である。
図中のWLはワード線、BLとBL_1はビット線、Vは電源、Eはアースを示す。
【0024】
このメモリセルの回路図を図11に示す。メモリセルN1,N2は、アースEに接地しながらの上部拡散層12a同士を接続し、メモリセルP1,P2は、電源Vに接続しながら上部拡散層コンタクト15a同士を接続する。
また、メモリセルN1とP1、N2とP2を、下部拡散層コンタクト12b,15b同士で接続し、ゲートコンタクト12c,15c同士で接続する。
また、メモリセルN1,P1の下部拡散層コンタクト12b,15b接続と、メモリセルN2,P2のゲートコンタクト12c,15c接続と、メモリセルN3の上部コンタクト12aとを接続する。
また、メモリセルN1,P1のゲートコンタクト12c,15c接続と、メモリセルN2,P2の下部拡散層コンタクト12b,15b接続と、メモリセルN4の上部コンタクト12aとを接続する。
また、メモリセルN3,N4は、各ゲートコンタクト12cをワード線WLに接続し、メモリセルN3の下部拡散層コンタクト12bをビット線BLに、メモリセルN4の下部拡散層コンタクト12bをビット線BL_1に接続する。
このようにして、SRAMのメモリセルの回路が構成できる。
【0025】
以上説明したように、本実施形態の半導体装置(MOSトランジスタ1)によれば、第1基柱2にチャネル部5と、チャネル部5の上に形成された上部拡散層6と、下に形成された下部拡散層7と、チャネル部5の周りにゲート絶縁膜8aを介して形成されたゲート電極8とを備えた3次元トランジスタが、導電型の第2基柱3を囲むようにP型ウェル領域11上に複数配置され、複数個の3次元トランジスタが1つの第2基柱3を共有して、各々のチャネル部5がチャネル連結部4によって第2基柱3に接続されていることで、チャネル部5の電位が第2基柱3によって固定されるため、フローティングボディー効果が抑制される。
【0026】
また、本実施形態のMOSトランジスタ1は、6個の3次元トランジスタが、1個の第2基柱3を共有して、この周囲に配置され接続されていることで、最密充填の配置となるため、高集積化された半導体装置が可能となる。
また、本発明のMOSトランジスタ1は、各3次元トランジスタが、下部拡散層引出部9と、ゲート電極引出部10とを第1基柱2に隣接して有しており、かつ、第2基柱3を中心にした六角形の頂点となるように、P型ウェル領域11で囲まれてモジュールM1として配置されていることで、このモジュールM1を1つのユニットとして複数のユニットでトランジスタを構成することができ、より大きく複雑な構造の半導体装置が可能となる。
また、本実施形態のMOSトランジスタ1は、モジュールM1がハニカム状に配置されていることで、最密充填構造となるため、レイアウト的にも微細化され、より高集積化された半導体装置が可能となる。
【0027】
さらに、SRAMセルを多数配置する場合には、図12に示すように、各MOS6個モジュールM1、M2を配置する。このようにハニカム状に配置することで、最密充填構造となるため、レイアウト的にも微細化され、より高集積化された半導体装置が提供可能となる。
【産業上の利用可能性】
【0028】
本発明の活用例として、各種メモリを搭載した半導体装置などが挙げられる。
【図面の簡単な説明】
【0029】
【図1】本発明の実施形態に係る3次元トランジスタの基本構造部分の斜視図である。
【図2】本発明の実施形態に係る3次元トランジスタの斜視図である。
【図3】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のA−B線における断面図(b)である。
【図4】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のC−D線における断面図(b)である。
【図5】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のC´−D´線における断面図(b)である。
【図6】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のE−F線における断面図(b)である。
【図7】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のG−H線における断面図(b)である。
【図8】本発明の実施形態に係る3次元トランジスタにおいて、6個のトランジスタ基本部分の配置した平面図である。
【図9】本発明の実施形態に係る3次元トランジスタにおけるモジュールを示す図であり、(a)はN-MOS6個モジュールを示す模式図、(b)はP-MOS6個モジュールを示す模式図である。
【図10】図9における各モジュールで構成したSRAMの模式図である。
【図11】図10におけるSRAMセルの回路図である。
【図12】図9における各モジュールを用い、複数のSRAMセルを構成したSRAMの模式図である。
【図13】従来例におけるSGT型3次元トランジスタの斜視図である。
【図14】従来例における3次元トランジスタを用いたメモリセルの斜視図である。
【符号の説明】
【0030】
1・・・MOSトランジスタ、2・・・第1基柱、3・・・第2基柱、4・・・チャネル連結部、5・・・チャネル部、6・・・上部拡散層、7・・・下部拡散層、8・・・ゲート電極、9・・・下部拡散層引出部、10・・・ゲート電極引出部、11・・・P型ウェル領域、12・・・ウェルコンタクト、12a・・・上部拡散層コンタクト、12b・・・下部拡散層コンタクト、12c・・・ゲートコンタクト、13・・・底部拡散層、14・・・埋め込みプラグ、15・・・ウェルコンタクト、15a・・・上部拡散層コンタクト、15b・・・下部拡散層コンタクト、15c・・・ゲートコンタクト。
【技術分野】
【0001】
本発明は、3次元トランジスタを用いた半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体分野では高集積化の要請に伴い、素子の微細化が進んでいる。そのため、従来のプレーナ型トランジスタに代わり、少ない設置面積により多くの素子を集積できるよう縦型にして立体的に配置した3次元構造のトランジスタが開発されている。
【0003】
こうした3次元トランジスタの一般的な構造として、SGT(Surrounding Gate Transistor)が知られている。
SGTの構造は、例えば、図13に示すように、基板100の上に3次元トランジスタを構成するシリコン柱101が配置され、シリコン柱101にはチャネル部102とその上下にソース・ドレイン拡散層103とが形成されている。シリコン柱101の中央部のチャネル部(p型Si部)102は、その周囲をゲート絶縁膜104およびゲート電極105に囲まれた構造であり、下の拡散層(ソース拡散層)103bの下部にソース電極106を設け、上の拡散層(ドレイン拡散層)103aの上部にドレイン電極107を設け、ソース・ドレイン拡散層103がチャネル部102の上下に配置された構造である。
【0004】
特許文献1には、チャネル部102の外周から中心部に向かう空乏層を制御した3次元トランジスタと、それを用いたDRAM(Dynamic Random Access Memory)が記載されている。
また、特許文献2には、MIS(Metal Insulatator Semiconductor)型DRAMが記載されている。
また、特許文献3及び特許文献4には、このような3次元トランジスタを用いてメモリセルを構成した半導体装置が記載されている。
【0005】
図14に、従来の3次元トランジスタを備えたメモリセルの構造の一例を示す。このトランジスタでは、シリコン基板200の上に、縦方向の並行に配置された複数のビット線205上に3次元トランジスタ201が等間隔で複数配置され、3次元トランジスタ201の間には、2本一組のゲート電極(ワード線)206a、206bがビット線205上を横切るように横方向に並行に配置されている。
各3次元トランジスタ201は、ビット線205上に、下部拡散層203b、チャネル部202、上部拡散層203aを有し、それらの上にキャパシタ204が順次堆積された構造とされて、メモリセルが構成されている。
【特許文献1】特開平5−160408号公報
【特許文献2】特許第294103号公報
【特許文献3】米国特許6150687号明細書
【特許文献4】特開平5−136374号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、チャネル部の電位が基板で制御されている通常のプレーナ型トランジスタに対し、図4に示すような3次元トランジスタの構造では、上下の拡散層では電位が制御されているものの、これらに挟まれたチャネル部の電位は制御されずフローティング領域となってしまう。そのため、トランジスタを動作させるとチャネル部に正電荷が蓄積され、トランジスタのしきい値電圧が変動してしまう(フローティングボディー効果)という問題があった。
これを防止するために、図14に示したメモリセルでは、ゲート電極206a、206bの一方をチャネル部202に接続する構造も提案されているが、この構造では高集積化することが困難である。
【0007】
本発明は、上記事情に鑑みてなされたものであり、3次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングの問題を防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するため、本発明の半導体装置は、第1基柱にチャネル部と、前記チャネル部の上下に形成された拡散層と、前記チャネル部の周りにゲート絶縁膜を介して形成されたゲート電極とを備えた3次元トランジスタが、導電型の第2基柱を囲むようにウェル領域上に複数配置され、複数個の前記3次元トランジスタが1つの前記第2基柱を共有して、各々の前記チャネル部がチャネル連結部によって前記第2基柱に接続されていることを特徴とする。
また、本発明の半導体装置は、6個の前記3次元トランジスタが、1個の前記第2基柱を共有して、この周囲に配置され接続されていることとした。
また、本発明の半導体装置は、各前記3次元トランジスタが、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接して有しており、かつ、前記第2基柱を中心にした六角形の頂点となるように、ウェル領域で囲まれてモジュールとして配置されていることとした。
また、本発明の半導体装置は、前記モジュールがハニカム状に配置されていることとした。
【0009】
本発明の半導体装置の製造方法は、第1基柱にチャネル部を形成し、前記チャネル部の上下に拡散層を形成し、前記チャネル部の周りにゲート絶縁膜を介してゲート電極を形成した3次元トランジスタを、導電型の第2基柱を囲むようにウェル領域上に複数配置し、複数個の前記3次元トランジスタが1つの前記第2基柱を共有するように、各々の前記チャネル部をチャネル連結部によって前記基柱に接続することを特徴とする。
また、本発明の半導体装置の製造方法は、6個の前記3次元トランジスタが、1個の前記第2基柱を共有するように、この周囲に配置して接続形成することとした。
また、本発明の半導体装置の製造方法は、各前記3次元トランジスタを、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接するように形成し、かつ、前記第2基柱を中心とした六角形の頂点となるように、ウェル領域で囲むモジュールとして配置することとした。
また、本発明の半導体装置の製造方法は、前記モジュールをハニカム状に配置することとした。
【発明の効果】
【0010】
本発明の半導体装置によれば、第1基柱にチャネル部と、前記チャネル部の上下に形成された拡散層と、前記チャネル部の周りにゲート絶縁膜を介して形成されたゲート電極とを備えた3次元トランジスタが、導電型の第2基柱を囲むようにウェル領域上に複数配置され、複数個の前記3次元トランジスタが1つの前記第2基柱を共有して、各々の前記チャネル部がチャネル連結部によって前記第2基柱に接続されていることで、前記チャネル部の電位が前記第2基柱によって固定されるため、フローティングボディー効果が抑制される。
【0011】
また、本発明の半導体装置は、6個の前記3次元トランジスタが、1個の前記第2基柱を共有して、この周囲に配置され接続されていることで、最密充填の配置となるため、高集積化された半導体装置が可能となる。
また、本発明の半導体装置は、各前記3次元トランジスタは、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接して有しており、かつ、前記第2基柱を中心にした六角形の頂点となるように、ウェル領域で囲まれてモジュールとして配置されていることで、このモジュールを1つのユニットとして複数のユニットでトランジスタを構成することができ、より大きく複雑な構造の半導体装置が可能となる。
また、本発明の半導体装置は、前記モジュールがハニカム状に配置されていることで、最密充填構造となるため、レイアウト的にも微細化され、より高集積化された半導体装置が可能となる。
【0012】
本発明の半導体装置の製造方法は、第1基柱にチャネル部を形成し、前記チャネル部の上下に拡散層を形成し、前記チャネル部の周りにゲート絶縁膜を介してゲート電極を形成した3次元トランジスタを、導電型の第2基柱を囲むようにウェル領域上に複数配置し、複数個の前記3次元トランジスタが1つの前記基柱を共有するように、各々の前記チャネル部をチャネル連結部によって前記第2基柱に接続することで、前記チャネル部の電位を前記第2基柱によって固定できるため、フローティングボディー効果を抑制できる。
【0013】
また、本発明の半導体装置の製造方法は、6個の前記3次元トランジスタが、1個の前記第2基柱を共有するように、この周囲に配置して接続することとで、最密充填の配置となるため、半導体装置を高集積化することが可能となる。
また、本発明の半導体装置の製造方法は、各前記3次元トランジスタを、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接するように形成し、かつ、前記第2基柱を中心とした六角形の頂点となるように、ウェル領域で囲むモジュールとして配置することで、このモジュールを1つのユニットとして複数のユニットでトランジスタを構成することができ、半導体装置の構造をより大きく複雑にすることが可能となる。
また、本発明の半導体装置の製造方法は、前記モジュールをハニカム状に配置することとで、最密充填構造となるため、半導体装置をレイアウト的にも微細化でき、より高集積化することが可能となる。
【発明を実施するための最良の形態】
【0014】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
図1は、Nチャネル型MOS(N−MOS)3次元トランジスタ1の基本構造部分(シリコン部分)のみを示したものである。この基本構造部分は中央に1個、その周囲に等間隔に6個、合わせて7個の基柱によって構成され、中央を除く周りの6個の第1基柱2が6個のトランジスタとなる部分である。中央には第2基柱3が配置され、P型のチャネル連結部4を介して、6個の第1基柱2のチャネル部5の側壁と連結している。
【0015】
第1基柱2は、中央部がP型Siからなるチャネル部5であり、チャネル部5の上下にN型Siからなる上部拡散層6、下部拡散層7を備えている。上部拡散層6は、下部がN−層60からなり、上部がN+層61からなる。チャネル部5はP型ウェル領域への電位供給源となり、上部拡散層6、下部拡散層7がN−MOSトランジスタ1のソース・ドレインとして作用する。
さらに、図2に示すように、各々のチャネル部5の周囲を囲むようにゲート絶縁膜80(図2には図示せず。図3参照。)を介して、ゲート電極8を配置し、3次元トランジスタ1の基本構成となる。
【0016】
図3に示すように、1つの第1基柱2の外側には、柱状の下部拡散層引出部9と、柱状のゲート電極引出部10とを備え、トランジスタの基本部分はこの3つの部分で構成されている。(なお、図中のN+はN型の高濃度領域を示し、N−はN型の低濃度領域を示す。図中のP+はP型の高濃度領域を示し、P−はP型の低濃度領域を示す。)
第1基柱2、第2基柱3、下部拡散層引出部9、ゲート電極引出部10はいずれも、P型ウェル領域(ウェル領域)11上に形成され、上方には上部拡散層コンタクト12a、ウェルコンタクト12、下部拡散層コンタクト12b、ゲートコンタクト12cが形成されている。
【0017】
第2基柱3は、中央部から下部まではP−層30からなり、上部はP+層31からなる。ウェルコンタクト12の電位によってP型ウェル領域11の電位を固定することができる。
つまり、第1基柱2の下方部分のP型ウェル領域11の電位も固定できることで、下部拡散層7を介してチャネル部5の電位を固定できるため、本発明の目的であるフローティングボディー効果の抑制に作用する。
なお、P型ウェル領域(ウェル領域)11の周囲、及びトランジスタの基本部分のチャネル連結部4の下部までは第1絶縁層11aが堆積され、第1絶縁層11aの上方はトランジスタの基本部分の周囲を囲むように上部拡散層6の高さまで第2絶縁層11bが堆積され、第2絶縁層11bの上方には、上部拡散層コンタクト12a、ウェルコンタクト12、下部拡散層コンタクト12b、ゲートコンタクト12cを囲むように、これらのコンタクトと同じ高さまで第3絶縁層11cが堆積されている。
【0018】
図4に示すように、下部拡散層引出部9は、第1基柱2と同様に、中央部がP−型のチャネル部5aを備え、チャネル部5aはゲート絶縁膜80aを介してゲート電極8aに囲まれている。
チャネル部5aの上下には、N+型の上部拡散層6aとN−型の下部拡散層7aとを備え、下部拡散層7aは、第1基柱2の下部拡散層7と電気的に接続されるように下方でN型の底部拡散層13を共有している。
すなわち、下部拡散層引出部9は通常のトランジスタと同じ構造であり、ゲート電極8aによってトランジスタのゲート電位がON状態になると、チャネル部5aが反転し、上部拡散層6aと下部拡散層7aが導通するため、下部拡散層コンタクト12bの電位により、第1基柱2の下部拡散層7の電位を制御できる。
また、図5に示すように、下部拡散層引出部9Aは、全体をN+型にしてもよい。このようにすることで、下部拡散層引出部9Aの上部に形成された下部拡散層コンタクト12bの電位により、底部拡散層13の電位を制御できる。
【0019】
図6に示すように、ゲート電極引出部10は、中央部がゲート電極8bに囲まれており、ゲート電極8bは埋め込みプラグ14を介してゲート電極8と連結し、第1基柱2と電気的に接続されている。
ゲート電極引出部10にはゲート絶縁膜が無く、ゲート電極8bが直接ゲート電極引出部10に接続されており、ゲート電極引出部10全体がN+化している。これにより、ゲートコンタクト12cの電位により、第1基柱2のゲート電極8の電位を制御できる。
【0020】
また、図7に示すように、ゲート電極引出部10は、もう1つの埋め込みプラグ14を介して、ゲート電極8bとゲート電極8aとが連結し、下部拡散層引出部9Aとも電気的に接続されている。そして、ゲート電極引出部10に形成されたゲートコンタクト12cの電位により、下部拡散層引出部9Aのゲート電極8aの電位を制御できる。
【0021】
図8に、先に説明した6個のトランジスタ基本部分の配置例を示す。
第2基柱3、すなわちP型ウェル領域11の電位を固定できるウェルコンタクト12を中心に、3次元トランジスタとなる6個の第1基柱2が配置され、さらにその外側に下部拡散層引出部9が6個と、ゲート電極引出部10が6個配置されている。(図8において、拡散層引出部9とゲート電極引出部10の一部は略記している。)
このようにすると、最密充填の配置となるため、高集積化された半導体装置が可能となる。この配置を1つのモジュールMとする。
【0022】
図9は、モジュールMの配置構造を簡単に示したものである。図9(a)はN-MOS6個モジュールM1を示し、図8に示したモジュールMと同じであるが、図9(b)はP-MOS6個モジュールM2を示す。N-MOS6個モジュールM1は、六角形のP型ウェル領域11の上に形成される。
先の説明では、N−MOSの構造について説明したが、本発明をP−MOSに適用する場合に、P-MOSの各トランジスタの断面は、図1〜図8に示したN記号全てをP記号に変えれば、代用できる。そして、第1基柱2、第2基柱3、下部拡散層引出部9、ゲート電極引出部10の各コンタクト(上部拡散層コンタクト12a、ウェルコンタクト12、下部拡散層コンタクト12b、ゲートコンタクト12c)を、P-MOS用の上部拡散層コンタクト15a、ウェルコンタクト15、下部拡散層コンタクト15b、ゲートコンタクト15cとして代用する。
なお、P-MOS6個モジュールM2は、六角形のN型ウェル領域11aの上に形成される。
【0023】
図9に示すようなモジュールMを組み合わせることで、例えば、図10に示すように、N-MOS6個モジュールM1を2セット、P-MOS6個モジュールM2を1セット配置してSRAM(Static Random Access Memory)を構成することができる。
ここでは、SRAMのメモリセルをN-MOS4個(N1,N2,N3,N4)とP-MOS2個(P1,P2)で構成している。これらのメモリセルは、上層配線、下層配線、下部拡散層接続によって接続する。
なお、下部拡散層接続とは、N4の下部拡散層7aとN2の下部拡散層7aとの間に、第1絶縁層11aを形成しないことで達成できる。それにより、N4とN2の下部拡散層7a,7aは、同じN型拡散層を共有していることになる。例えば、下部拡散層の電位を柱上部から供給する場合のように、2つの柱の下部拡散層が繋がっている状態である。
図中のWLはワード線、BLとBL_1はビット線、Vは電源、Eはアースを示す。
【0024】
このメモリセルの回路図を図11に示す。メモリセルN1,N2は、アースEに接地しながらの上部拡散層12a同士を接続し、メモリセルP1,P2は、電源Vに接続しながら上部拡散層コンタクト15a同士を接続する。
また、メモリセルN1とP1、N2とP2を、下部拡散層コンタクト12b,15b同士で接続し、ゲートコンタクト12c,15c同士で接続する。
また、メモリセルN1,P1の下部拡散層コンタクト12b,15b接続と、メモリセルN2,P2のゲートコンタクト12c,15c接続と、メモリセルN3の上部コンタクト12aとを接続する。
また、メモリセルN1,P1のゲートコンタクト12c,15c接続と、メモリセルN2,P2の下部拡散層コンタクト12b,15b接続と、メモリセルN4の上部コンタクト12aとを接続する。
また、メモリセルN3,N4は、各ゲートコンタクト12cをワード線WLに接続し、メモリセルN3の下部拡散層コンタクト12bをビット線BLに、メモリセルN4の下部拡散層コンタクト12bをビット線BL_1に接続する。
このようにして、SRAMのメモリセルの回路が構成できる。
【0025】
以上説明したように、本実施形態の半導体装置(MOSトランジスタ1)によれば、第1基柱2にチャネル部5と、チャネル部5の上に形成された上部拡散層6と、下に形成された下部拡散層7と、チャネル部5の周りにゲート絶縁膜8aを介して形成されたゲート電極8とを備えた3次元トランジスタが、導電型の第2基柱3を囲むようにP型ウェル領域11上に複数配置され、複数個の3次元トランジスタが1つの第2基柱3を共有して、各々のチャネル部5がチャネル連結部4によって第2基柱3に接続されていることで、チャネル部5の電位が第2基柱3によって固定されるため、フローティングボディー効果が抑制される。
【0026】
また、本実施形態のMOSトランジスタ1は、6個の3次元トランジスタが、1個の第2基柱3を共有して、この周囲に配置され接続されていることで、最密充填の配置となるため、高集積化された半導体装置が可能となる。
また、本発明のMOSトランジスタ1は、各3次元トランジスタが、下部拡散層引出部9と、ゲート電極引出部10とを第1基柱2に隣接して有しており、かつ、第2基柱3を中心にした六角形の頂点となるように、P型ウェル領域11で囲まれてモジュールM1として配置されていることで、このモジュールM1を1つのユニットとして複数のユニットでトランジスタを構成することができ、より大きく複雑な構造の半導体装置が可能となる。
また、本実施形態のMOSトランジスタ1は、モジュールM1がハニカム状に配置されていることで、最密充填構造となるため、レイアウト的にも微細化され、より高集積化された半導体装置が可能となる。
【0027】
さらに、SRAMセルを多数配置する場合には、図12に示すように、各MOS6個モジュールM1、M2を配置する。このようにハニカム状に配置することで、最密充填構造となるため、レイアウト的にも微細化され、より高集積化された半導体装置が提供可能となる。
【産業上の利用可能性】
【0028】
本発明の活用例として、各種メモリを搭載した半導体装置などが挙げられる。
【図面の簡単な説明】
【0029】
【図1】本発明の実施形態に係る3次元トランジスタの基本構造部分の斜視図である。
【図2】本発明の実施形態に係る3次元トランジスタの斜視図である。
【図3】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のA−B線における断面図(b)である。
【図4】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のC−D線における断面図(b)である。
【図5】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のC´−D´線における断面図(b)である。
【図6】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のE−F線における断面図(b)である。
【図7】本発明の実施形態に係る3次元トランジスタの平面図(a)、及び(a)のG−H線における断面図(b)である。
【図8】本発明の実施形態に係る3次元トランジスタにおいて、6個のトランジスタ基本部分の配置した平面図である。
【図9】本発明の実施形態に係る3次元トランジスタにおけるモジュールを示す図であり、(a)はN-MOS6個モジュールを示す模式図、(b)はP-MOS6個モジュールを示す模式図である。
【図10】図9における各モジュールで構成したSRAMの模式図である。
【図11】図10におけるSRAMセルの回路図である。
【図12】図9における各モジュールを用い、複数のSRAMセルを構成したSRAMの模式図である。
【図13】従来例におけるSGT型3次元トランジスタの斜視図である。
【図14】従来例における3次元トランジスタを用いたメモリセルの斜視図である。
【符号の説明】
【0030】
1・・・MOSトランジスタ、2・・・第1基柱、3・・・第2基柱、4・・・チャネル連結部、5・・・チャネル部、6・・・上部拡散層、7・・・下部拡散層、8・・・ゲート電極、9・・・下部拡散層引出部、10・・・ゲート電極引出部、11・・・P型ウェル領域、12・・・ウェルコンタクト、12a・・・上部拡散層コンタクト、12b・・・下部拡散層コンタクト、12c・・・ゲートコンタクト、13・・・底部拡散層、14・・・埋め込みプラグ、15・・・ウェルコンタクト、15a・・・上部拡散層コンタクト、15b・・・下部拡散層コンタクト、15c・・・ゲートコンタクト。
【特許請求の範囲】
【請求項1】
第1基柱にチャネル部と、前記チャネル部の上下に形成された拡散層と、前記チャネル部の周りにゲート絶縁膜を介して形成されたゲート電極とを備えた3次元トランジスタが、導電型の第2基柱を囲むようにウェル領域上に複数配置され、複数個の前記3次元トランジスタが1つの前記第2基柱を共有して、各々の前記チャネル部がチャネル連結部によって前記第2基柱に接続されていることを特徴とする半導体装置。
【請求項2】
6個の前記3次元トランジスタが、1個の前記第2基柱を共有して、この周囲に配置され接続されていることを特徴とする請求項1記載の半導体装置。
【請求項3】
各前記3次元トランジスタは、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接して有しており、かつ、前記第2基柱を中心にした六角形の頂点となるように、ウェル領域で囲まれてモジュールとして配置されていることを特徴とする請求項2記載の半導体装置。
【請求項4】
前記モジュールが、ハニカム状に配置されていることを特徴とする請求項3記載の半導体装置。
【請求項5】
第1基柱にチャネル部を形成し、前記チャネル部の上下に拡散層を形成し、前記チャネル部の周りにゲート絶縁膜を介してゲート電極を形成した3次元トランジスタを、導電型の第2基柱を囲むようにウェル領域上に複数配置し、複数個の前記3次元トランジスタが1つの前記第2基柱を共有するように、各々の前記チャネル部をチャネル連結部によって前記基柱に接続することを特徴とする半導体装置の製造方法。
【請求項6】
6個の前記3次元トランジスタが、1個の前記第2基柱を共有するように、この周囲に配置して接続形成することを特徴とする請求項5記載の半導体装置の製造方法。
【請求項7】
各前記3次元トランジスタを、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接するように形成し、かつ、前記第2基柱を中心とした六角形の頂点となるように、ウェル領域で囲むモジュールとして配置することを特徴とする請求項6記載の半導体装置の製造方法。
【請求項8】
前記モジュールを、ハニカム状に配置することを特徴とする請求項7記載の半導体装置の製造方法。
【請求項1】
第1基柱にチャネル部と、前記チャネル部の上下に形成された拡散層と、前記チャネル部の周りにゲート絶縁膜を介して形成されたゲート電極とを備えた3次元トランジスタが、導電型の第2基柱を囲むようにウェル領域上に複数配置され、複数個の前記3次元トランジスタが1つの前記第2基柱を共有して、各々の前記チャネル部がチャネル連結部によって前記第2基柱に接続されていることを特徴とする半導体装置。
【請求項2】
6個の前記3次元トランジスタが、1個の前記第2基柱を共有して、この周囲に配置され接続されていることを特徴とする請求項1記載の半導体装置。
【請求項3】
各前記3次元トランジスタは、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接して有しており、かつ、前記第2基柱を中心にした六角形の頂点となるように、ウェル領域で囲まれてモジュールとして配置されていることを特徴とする請求項2記載の半導体装置。
【請求項4】
前記モジュールが、ハニカム状に配置されていることを特徴とする請求項3記載の半導体装置。
【請求項5】
第1基柱にチャネル部を形成し、前記チャネル部の上下に拡散層を形成し、前記チャネル部の周りにゲート絶縁膜を介してゲート電極を形成した3次元トランジスタを、導電型の第2基柱を囲むようにウェル領域上に複数配置し、複数個の前記3次元トランジスタが1つの前記第2基柱を共有するように、各々の前記チャネル部をチャネル連結部によって前記基柱に接続することを特徴とする半導体装置の製造方法。
【請求項6】
6個の前記3次元トランジスタが、1個の前記第2基柱を共有するように、この周囲に配置して接続形成することを特徴とする請求項5記載の半導体装置の製造方法。
【請求項7】
各前記3次元トランジスタを、下部拡散層引出部と、ゲート電極引出部とを前記第1基柱に隣接するように形成し、かつ、前記第2基柱を中心とした六角形の頂点となるように、ウェル領域で囲むモジュールとして配置することを特徴とする請求項6記載の半導体装置の製造方法。
【請求項8】
前記モジュールを、ハニカム状に配置することを特徴とする請求項7記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2008−305896(P2008−305896A)
【公開日】平成20年12月18日(2008.12.18)
【国際特許分類】
【出願番号】特願2007−150284(P2007−150284)
【出願日】平成19年6月6日(2007.6.6)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成20年12月18日(2008.12.18)
【国際特許分類】
【出願日】平成19年6月6日(2007.6.6)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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